KR100239882B1 - 기입 동작시 소모되는 전류를 줄이기 위한 워드라인 구동회로 및 이를 이용한 sram 장치 - Google Patents

기입 동작시 소모되는 전류를 줄이기 위한 워드라인 구동회로 및 이를 이용한 sram 장치 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 기입 동작시 메모리 셀을 통해 소모되는 전류를 줄이기 위한 워드라인 구동회로 및 SRAM 장치에 관한 것으로서, 제 1 및 제 2 비트라인들 사이에 복수개의 메모리 셀들이 연결되며, 상기 각 메모리 셀에 대응되는 워드라인들이 연결된 셀 어레이와; 소정 신호에 응답하여, 상기 제 1 및 제 2 비트라인들을 소정 전압레벨로 프리챠지하는 비트라인 프리챠지부를 구비한 SRAM 장치의 워드라인 구동회로에 있어서, 외부로부터 인가되는 TTL 레벨의 어드레스 신호를 입력받아, 이를 CMOS 레벨의 어드레스 신호로 변환하여 출력하는 어드레스 버퍼와; 외부로부터 인가되는 제 1 신호를 입력받아, 상기 제 1 신호의 상태 천이를 검출하여 소정 펄스 폭을 갖는 제 1 검출신호를 출력하는 제 1 검출부와; TTL 레벨의 상기 어드레스 신호를 입력받아, 상기 어드레스 신호의 상태 천이를 검출하여 소정 펄스 폭을 갖는 제 2 검출신호 및 제 3 검출신호를 출력하는 제 2 검출부와; 상기 제 1 및 제 2 검출신호들을 입력받아, 이에 응답하여 소정 레벨의 제어신호를 출력하는 펄스 서메이터와; 상기 어드레스 버퍼로부터 출력되는 CMOS 레벨의 어드레스 신호와 상기 펄스 서메이터로부터 출력된 상기 제어신호를 입력받아, 상기 어드레스 신호에 응답하여 상기 셀 어레이의 워드라인들 중 어느 하나를 선택하고 상기 제어신호에 응답하여 선택되는 소정 워드라인을 활성화시키며 미리 예정된 시간 후 비 활성화시키는 디코더로 구성되어 있다.

Description

기입 동작시 소모되는 전류를 줄이기 위한 워드라인 구동회로 및 이를 이용한 SRAM 장치.
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 기입 동작시 메모리 셀을 통해 소모되는 전류를 줄이기 위한 워드라인 구동회로 및 SRAM 장치에 관한 것이다.
도 1은 종래 독출 및 기입 패스에 따른 SRAM 장치의 워드라인 구동회로의 구성을 보여주는 블록도가 도시되어 있다.
도 1를 참조하면, SRAM 장치의 워드라인 구동회로는 셀 어레이(100), 어드레스 상태 천이 검출부(110), 비트라인 프리챠지부(120), 디코더(280), 데이터 입출력 버퍼들(140, 180), 기입 드라이버(150), 칼럼 패스 게이트부(160), 그리고 센스 앰프(170)로 구성되어 있다.
상기 셀 어레이(100)는 복수개의 메모리 셀들(MC_A - MC_B)로 이루어졌다. 상기 각 메모리 셀(MC_A - MC_B)은 상기 셀 어레이(100)에 전기적으로 연결된 제 1 및 제 2 비트라인들(BL,
Figure kpo00001
) 사이에 연결되며, 각 메모리 셀(MC_A - MC_B)은 대응되는 워드라인들(WL_A - WL_B)이 연결되어 있다. 상기 각 메모리 셀(MC_A - MC_B)은 상기 각 워드라인(WL_A - WL_B)에 제어되는 NMOS 트랜지스터들(12, 13)과 상기 NMOS 트랜지스터들(12, 13)을 통해 상기 제 1 및 제 2 비트라인들(BL,
Figure kpo00002
)에 게이트 단자가 연결된 NMOS 트랜지스터들(14, 15)과 상기 NMOS 트랜지스터들(14, 15)로 일정 전류를 흘려주기 위한 로드(L1, L2)로 이루어졌다.
상기 어드레스 상태 천이 검출부(110)는 외부로부터 인가되는 어드레스 신호(X-Address)를 입력받아, 상기 어드레스 신호(X-Address)의 상태가 천이되는 것을 검출하여 이에 대응되는 소정 펄스 폭을 갖는 펄스 신호(pulse_A)와 제어신호(ψ)를 출력한다.
그리고, 상기 비트라인 프리챠지부(120)는 상기 어드레스 상태 천이 검출부(110)로부터 출력된 상기 펄스신호(pulse_A)에 응답하여 상기 비트라인들(BL,
Figure kpo00003
)을 소정 전압레벨로 프리챠지한다. 상기 비트라인 프리챠지부(120)는 상기 각 비트라인(BL,
Figure kpo00004
)과 전원전압(Vcc)이 인가되는 전원단자(1) 사이에 연결되어 있다. 즉, 상기 비트라인 프리챠지부(120)는 상기 어드레스 상태 천이 검출부(110)로부터 출력되는 펄스신호(pulse_A)에 제어되는 제 1 프리챠지 트랜지스터들(10A, 10B)과 항시 턴-온되어 있는 제 2 프리챠지 트랜지스터들(11A, 11B)로 이루어졌다.
상기 제 1 프리챠지 트랜지스터들(10A, 10B)은 워드라인 선택전에 제 1 및 제 2 비트라인들(BL,
Figure kpo00005
)의 전압을 소정 레벨로 프리챠지함으로써 메모리 셀의 안정적인 동작을 가능하게 한다. 그리고, 상기 제 1 프리챠지 트랜지스터들(10A, 10B)은 상기 전원단자(1)와 상기 제 1 및 제 2 비트라인들(BL,
Figure kpo00006
) 사이에 채널이 연결되며, 상기 펄스신호(pulse_A)가 전달되는 도전경로(L1)에 각 게이트 단자가 연결되어 있다. 상기 제 2 프리챠지 트랜지스터들(11A, 11B)은 상기 전원단자(1)와 상기 제 1 및 제 2 비트라인들(BL,
Figure kpo00007
) 사이에 채널이 각각 연결되며, 접지전압(Vss)이 인가되는 접지단자(2) 사이에 게이트 단자가 연결되어 있다. 상기 제 2 프리챠지 트랜지스터들(11A, 11B)은 비트라인, 특히 하이 상태의 비트라인 전압레벨이 누수전류(leakage current)에 의해 저하되는 것을 보상해주는 역할을 한다.
상기 디코더(280)는 상기 어드레스 신호(X-Address)와 상기 어드레스 상태 천이 검출부(110)로부터 출력된 상기 제어신호(ψ)에 응답하여, 상기 각 메모리 셀(MC_A - MC_B)에 연결된 워드라인들(WL_A - WL_B) 중 어느 하나를 선택한다. 상기 데이터 입력 버퍼(140)는 기입 동작시 활성화되며, 외부로부터 인가되는 데이터를 입력받아 이를 기입 드라이버(150)를 통해 대응되는 데이터 라인들(DL,
Figure kpo00008
)로 전달한다. 그리고, 상기 데이터 라인들(DL,
Figure kpo00009
)로 전달된 외부 데이터는 상기 칼럼 패스 게이트부(160)를 통해 각각 상기 제 1 및 제 2 비트라인들(BL,
Figure kpo00010
)로 전달된다. 상기 센스 앰프(170)는 독출 동작시 선택된 소정 메모리 셀에 연결된 제 1 및 제 2 비트라인들(BL,
Figure kpo00011
)을 통해 선택된 셀 데이터를 감지하고 증폭하여 상기 데이터 출력 버퍼(180)를 통해 외부로 출력한다.
도 2에는 종래 기술에 따른 동작 타이밍도 도시되어 있다. 도 1 내지 도 2를 참조하면서, 종래 기술에 따른 기입 및 독출 동작을 설명하면 다음과 같다. 셀 어레이(100)의 메모리 셀들(MC_A - MC_B)중 제 1 메모리 셀(MC_A)에는 기입동작이 수행되고, 제 2 메모리 셀(MC_B)에는 저장된 데이터를 독출하는 것으로 가정하여 이하 설명한다.
도 2에 도시되 바와같이, 기입 명령(XWE-B)이 로우 레벨(low level)일 경우 상기 제 1 메모리 셀(MC_A)에 기입 동작이 시작된다. 상기 제 1 메모리 셀(MC_A)에 기입될 데이터는 데이터 입력 버퍼(140), 기입 드라이버(150), 데이터 라인들(DL,
Figure kpo00012
), 그리고 칼럼 패스 게이트부(160)를 통해 대응되는 제 1 및 제 2 비트라인들(BL,
Figure kpo00013
)로 전달된다. 그리고, 외부로부터 인가되는 어드레스 신호(X_Address)의 조합에 의해 디코더(280)를 통해 제 1 워드라인(WL_A)은 하이 레벨(high level)로 활성화되어 있다. 이로써, 상기 제 1 메모리 셀(MC_A)의 선택 트랜지스터들 즉, NMOS 트랜지스터들(12, 13)이 턴-온되어 이의 채널을 통해 각 비트라인(BL,
Figure kpo00014
)으로 전달된 데이터가 저장(또는 래치)된다.
상기 제 1 메모리 셀(MC_A)에 데이터를 기입한 후 상기 제 2 메모리 셀(MC_B)에 저장(또는 래치)된 데이터를 독출할 경우 기입 명령(XWE-B)이 로우 레벨에서 하이 레벨로 천이된다. 이로인해, 상기 데이터 입력 버퍼(140)와 기입 드라이버(150)가 비 활성화되고, 센스 앰프(170)와 데이터 출력 버퍼(180)는 활성화된다. 그리고, 외부로부터 인가되는 어드레스 신호(X-Address)가 천이할 경우 이를 감지한 어드레스 상태 천이 검출부(110)는 소정 폭을 갖는 펄스신호(pulse_A) 및 제어신호(ψ)를 출력한다. 상기 펄스신호(pulse_A)에 제어되는 비트라인 프리챠지부(120)의 상기 제 1 프리챠지 트랜지스터들(10A, 10B)이 턴-온되어 소정 펄스 구간동안 제 1 및 제 2 비트라인들(BL,
Figure kpo00015
)을 대략 전원전압(Vcc) 레벨까지 프리챠지한다.
그리고, 상기 제 1 및 제 2 비트라인들(BL,
Figure kpo00016
)의 전압이 전원전압(Vcc)으로 프리챠지된 후 상기 어드레스 신호(X-Address) 및 상기 제어신호(ψ)를 입력받은 디코더(280)에 의해 제 2 워드라인(WL_B)이 활성화된다. 이로써, 상기 제 2 메모리 셀(MC_B)에 저장된 데이터는 제 1 및 제 2 비트라인들(BL,
Figure kpo00017
), 칼럼 패스 게이트부(160), 데이터 라인들(DL,
Figure kpo00018
), 센스 앰프(170), 그리고 데이터 출력 버퍼(180)를 통해 외부로 출력된다. 이후, 독출 동작이 완료되면 어드레스 상태 천이 검출부(110)로부터 출력된 상기 제어신호(Φ)에 의해 상기 선택된 제 2 워드라인(WL_B)이 비 활성화되어 제 1 프리챠지 트랜지스터들(10A, 10B)을 통해 상기 제 2 메모리 셀(MC_B)로 흐르는 전류(i1)를 차단하게 된다.
그러나, 상술한 바와같은 종래 SRAM 장치의 워드라인 구동회로에 의하면, 독출 동작이 이루어지는 동안 메모리 셀에 의해 소모되는 전류는 워드라인이 소정 기간동안 활성화됨으로써 전류 감소가 가능하다. 반면, 기입 동작이 이루어지는 동안 제 1 워드라인(WL_A)이, 도 2에 도시된 바와같이, 항상 활성화된다. 그리고, 제 2 프리챠지 트랜지스터들(11A, 11B)을 통해 공급되는 전류(I2)가 제 1 메모리 셀(MC_A)의 NMOS 트랜지스터들(12, 14)의 채널을 따라 접지단자(2)로 흘러 소모되는 문제점이 생겼다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 기입 동작시 프리챠지 트랜지스터들을 통해 공급되는 전류가 메모리 셀을 통해 흐르는 것을 차단하기 함으로써 소모되는 전류를 줄일 수 있는 워드라인 구동회로를 제공하는데 있다.
본 발명의 다른 목적은, 기입 동작시 프리챠지 트랜지스터들을 통해 공급되는 전류가 메모리 셀을 통해 흐르는 것을 차단하기 함으로써 소모되는 전류를 줄일 수 있는 SRAM 장치를 제공하는데 있다.
도 1은 종래 독출 및 기입 패스에 따른 SRAM 장치의 워드라인 구동회로의 구성을 보여주는 블록도;
도 2는 종래 기입 및 독출 동작시의 동작 타이밍도;
도 3은 본 발명의 독출 및 기입 패스에 따른 SRAM 장치의 워드라인 구동회로의 구성을 보여주는 블록도;
도 4는 본 발명에 따른 기입 및 독출 동작시의 동작 타이밍도,
*도면의 주요 부분에 대한 부호 설명
100 : 셀 어레이 110 : 어드레스 상태 천이 검출부
120 : 비트라인 프리챠지부 140 : 데이터 입력 버퍼
150 : 기입 드라이버 160 : 데이터 출력 버퍼
170 : 센스 앰프 180 : 컬럼 패스 게이트부
200 : 어드레스 버퍼 220 : 제 1 검출부
240 : 제 2 검출부 260 : 펄스 서메이터
300 : 워드라인 제어부
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 제 1 및 제 2 비트라인들 사이에 복수개의 메모리 셀들이 연결되며, 상기 각 메모리 셀에 대응되는 워드라인들이 연결된 셀 어레이와; 소정 신호에 응답하여, 상기 제 1 및 제 2 비트라인들을 소정 전압레벨로 프리챠지하는 비트라인 프리챠지부를 구비한 SRAM 장치의 워드라인 구동회로에 있어서, 외부로부터 인가되는 TTL 레벨의 어드레스 신호를 입력받아, 이를 CMOS 레벨의 어드레스 신호로 변환하여 출력하는 어드레스 버퍼와; 외부로부터 인가되는 제 1 신호를 입력받아, 상기 제 1 신호의 상태 천이를 검출하여 소정 펄스 폭을 갖는 제 1 검출신호를 출력하는 제 1 검출부와; TTL 레벨의 상기 어드레스 신호를 입력받아, 상기 어드레스 신호의 상태 천이를 검출하여 소정 펄스 폭을 갖는 제 2 검출신호 및 제 3 검출신호를 출력하는 제 2 검출부와; 상기 제 1 및 제 2 검출신호들을 입력받아, 이에 응답하여 소정 레벨의 제어신호를 출력하는 펄스 서메이터와; 상기 어드레스 버퍼로부터 출력되는 CMOS 레벨의 어드레스 신호와 상기 펄스 서메이터로부터 출력된 상기 제어신호를 입력받아, 상기 어드레스 신호에 응답하여 상기 셀 어레이의 워드라인들 중 어느 하나를 선택하고 상기 제어신호에 응답하여 선택되는 소정 워드라인을 활성화시키며 미리 예정된 시간 후 비 활성화시키는 디코더를 포함한다.
이 실시예에 있어서, 제 1 및 제 2 비트라인들 사이에 복수개의 메모리 셀들이 연결되며, 상기 각 메모리 셀에 대응되는 워드라인들이 연결된 셀 어레이와; 소정 신호에 응답하여, 상기 제 1 및 제 2 비트라인들을 소정 전압레벨로 프리챠지하는 비트라인 프리챠지부를 구비한 SRAM 장치에 있어서, 외부로부터 인가되는 제 1 신호와 어드레스 신호를 입력받아, 기입 동작시 상기 제 1 신호가 로우 레벨에서 하이 레벨로 상태 천이할 경우 이를 검출하여 발생되는 소정 폭을 갖는 제 1 제어신호에 응답하여 상기 어드레스 신호에 대응되는 소정 워드라인을 활성화시켜 선택되는 소정 메모리 셀로 외부 데이터를 기입하고, 미리 예정된 시간 후 선택된 소정 워드라인을 비 활성화시켜 상기 비트라인 프리챠지부로부터 공급되는 소정 전류가 선택된 소정 메모리 셀로 흐르는 것을 차단하며; 독출 동작시 상기 어드레스 신호가 상태 천이할 경우 이를 검출하여 발생되는 소정 폭을 갖는 제 2 제어신호에 응답하여 상기 어드레스 신호에 대응되는 소정 워드라인을 활성화시켜 선택되는 소정 메모리 셀로부터 셀 데이터를 독출하고, 미리 예정된 시간 후 선택된 소정 워드라인을 비 활성화시켜 상기 비트라인 프리챠지부로부터 공급되는 소정 전류가 선택된 소정 메모리 셀로 흐르는 것을 차단하는 워드라인 제어부를 포함한다.
이 실시예에 있어서, 상기 워드라인 제어부는, 외부로부터 인가되는 TTL 레벨의 어드레스 신호를 입력받아, 이를 CMOS 레벨의 어드레스 신호로 변환하여 출력하는 어드레스 버퍼와; 외부로부터 인가되는 제 1 신호를 입력받아, 상기 제 1 신호의 상태 천이를 검출하여 소정 펄스 폭을 갖는 제 1 검출신호를 출력하는 제 1 검출부와; TTL 레벨의 상기 어드레스 신호를 입력받아, 상기 어드레스 신호의 상태 천이를 검출하여 소정 펄스 폭을 갖는 제 2 검출신호 및 제 3 검출신호를 출력하는 제 2 검출부와; 상기 제 1 및 제 2 검출신호들을 입력받아, 이에 응답하여 소정 레벨의 제어신호를 출력하는 펄스 서메이터와; 상기 어드레스 버퍼로부터 출력되는 CMOS 레벨의 어드레스 신호와 상기 펄스 서메이터로부터 출력된 상기 제어신호를 입력받아, 상기 어드레스 신호에 응답하여 상기 셀 어레이의 워드라인들 중 어느 하나를 선택하고 상기 제어신호에 응답하여 선택되는 소정 워드라인을 활성화시키며 미리 예정된 시간 후 비 활성화시키는 디코더를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 기입 동작시와 독출 동작시 선택되는 소정 워드라인이 활성화되는 구간은 상기 독출 동작에 따른 활성화 구간이 상기 기입 동작에 따른 활성화 구간에 비해 길도록 제어되는 것을 특징으로 한다.
제 1 및 제 2 비트라인들 사이에 복수개의 메모리 셀들이 연결되며, 상기 각 메모리 셀에 대응되는 워드라인들이 연결된 셀 어레이와; 소정 신호에 응답하여, 상기 제 1 및 제 2 비트라인들을 소정 전압레벨로 프리챠지하는 비트라인 프리챠지부와; 외부로부터 인가되는 TTL 레벨의 어드레스 신호를 CMOS 레벨의 어드레스 신호로 변환하여 출력하는 어드레스 버퍼와; 외부로부터 인가되는 제 1 신호를 입력받아, 상기 제 1 신호의 상태 천이를 검출하여 소정 펄스 폭을 갖는 제 1 검출신호를 출력하는 제 1 검출부와; 외부로부터 인가되는 어드레스 신호를 입력받아, 상기 어드레스 신호의 상태 천이를 검출하여 소정 펄스 폭을 갖는 제 2 검출신호 및 제 3 검출신호를 출력하는 제 2 검출부와; 상기 제 1 및 제 2 검출신호를 입력받아, 상기 제 1 및 제 2 검출신호들 중 어느 하나가 활성화될 경우 제어신호를 출력하는 펄스 서메이터와; 상기 어드레스 버퍼로부터 출력되는 CMOS 레벨의 어드레스 신호와 상기 펄스 서메이터로부터 출력된 상기 제어신호에 응답하여, 상기 셀 어레이의 워드라인들 중 어느 하나를 선택하고 소정 시간후 상기 선택된 워드라인을 비 활성화시키는 디코더를 포함한다.
본 발명의 다른 특징에 의하면, 제 1 및 제 2 비트라인들 사이에 복수개의 메모리 셀들이 연결되며, 상기 각 메모리 셀에 대응되는 워드라인들이 연결된 셀 어레이와; 소정 신호에 응답하여, 상기 제 1 및 제 2 비트라인들을 소정 전압레벨로 프리챠지하는 비트라인 프리챠지부를 구비한 SRAM 장치의 워드라인 제어회로에 있어서, 외부로부터 인가되는 제 1 신호와 어드레스 신호를 입력받아, 기입 동작시 상기 제 1 신호가 로우 레벨에서 하이 레벨로 상태 천이할 경우 이를 검출하여 소정 워드라인을 활성화시켜 대응되는 메모리 셀로 데이터를 기입하고, 미리 예정된 시간 후 상기 선택된 워드라인을 비 활성화시켜 상기 비트라인 프리챠지부로부터 공급되는 전류가 상기 선택된 메모리 셀로 흐르는 것을 차단하며; 독출 동작시 상기 어드레스 신호가 상태 천이할 경우 이를 검출하여 소정 워드라인을 활성화시켜 대응되는 메모리 셀로부터 셀 데이터를 독출하고, 미리 예정된 시간 후 상기 선택된 워드라인을 비 활성화시켜 상기 비트라인 프리챠지부로부터 공급되는 전류가 상기 선택된 메모리 셀로 흐르는 것을 차단하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 워드라인 제어회로는, 외부로부터 인가되는 TTL 레벨의 어드레스 신호를 CMOS 레벨의 어드레스 신호로 변환하여 출력하는 어드레스 버퍼와; 외부로부터 인가되는 제 1 신호를 입력받아, 상기 제 1 신호의 상태 천이를 검출하여 소정 펄스 폭을 갖는 제 1 검출신호를 출력하는 제 1 검출부와; 외부로부터 인가되는 어드레스 신호를 입력받아, 상기 어드레스 신호의 상태 천이를 검출하여 소정 펄스 폭을 갖는 제 2 검출신호 및 제 3 검출신호를 출력하는 제 2 검출부와; 상기 제 1 및 제 2 검출신호를 입력받아, 상기 제 1 및 제 2 검출신호들 중 어느 하나가 활성화될 경우 제어신호를 출력하는 펄스 서메이터와; 상기 어드레스 버퍼로부터 출력되는 CMOS 레벨의 어드레스 신호와 상기 펄스 서메이터로부터 출력된 상기 제어신호에 응답하여, 상기 셀 어레이의 워드라인들 중 어느 하나를 선택하고 소정 시간후 상기 선택된 워드라인을 비 활성화시키는 디코더를 포함한다.
이 실시예에 있어서, 상기 기입 동작시와 독출 동작시 선택된 워드라인이 활성화되는 구간은 상기 독출 동작의 활성화 구간이 상기 기입 동작의 활성화 구간에 비해 길도록 제어되는 것을 특징으로 한다.
이와같은 회로로 의해서, 기입 동작시 미리 워드라인을 활성화시키지 않고 단지 수십 nS 동안만 활성화시킴으로써 비트라인 프리챠지부를 통해 공급되는 전류가 메모리 셀을 통해 흐르지 못하도록 제어함으로써 전류 소모를 줄일 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 3 내지 도 4에 의거하여 상세히 설명한다.
도 3 내지 도 4에 있어서, 도 1 내지 도 2에 도시된 구성요소와 동일한 기능을 갖는 구성요소에 대해서 동일한 참조번호를 병기한다.
도 3에는 본 발명의 독출 및 기입 패스에 따른 SRAM 장치의 워드라인 구동회로의 구성을 보여주는 블록도가 도시되어 있다.
도 3를 참조하면, 셀 어레이(100), 비트라인 프리챠지부(120), 데이터 입출력 버퍼들(140, 180), 기입 드라이버(140), 칼럼 패스 게이트부(160), 그리고 센스 앰프(170)를 구비한 SRAM 장치의 워드라인 구동회로는 어드레스 버퍼(200), 제 1 및 제 2 검출부들(220, 240), 펄스 서메이터(260), 그리고 디코더(280)로 구성되어 있다.
상기 셀 어레이(100)는 제 1 및 제 2 비트라인들(BL,
Figure kpo00019
) 사이에 복수개의 메모리 셀들(MC_A - MC_B)이 연결되며, 상기 각 메모리 셀(MC_A - MC_B)에 대응되는 워드라인들(WL_A - WL_B)이 연결되어 있다. 상기 비트라인 프리챠지부(120)는 상기제 2 검출부(240)로부터 출력되는 신호(pulse_A)에 응답하여, 상기 제 1 및 제 2 비트라인들(BL,
Figure kpo00020
)을 소정 전압레벨로 프리챠지한다. 상기 비트라인 프리챠지부(120)는 상기 제 2 검출부(240)로부터 출력되는 pulse_A 신호에 제어되는 제 1 프리챠지 트랜지스터들(10A, 10B)과 항시 턴-온되어 있는 제 2 프리챠지 트랜지스터들(11A, 11B)로 이루어졌다. 각 트랜지스터의 기능은 종래와 동일한 기능을 갖는다.
상기 어드레스 버퍼(200)는 외부로부터 인가되는 TTL 레벨의 어드레스 신호(X_Address)를 입력받아, 이를 CMOS 레벨의 어드레스 신호로 변환하여 출력한다. 상기 제 1 검출부(220)는 외부로부터 인가되는 기입 명령 신호(XWE-B)를 입력받아, 상기 기입 명령 신호(XWE-B)의 상태 천이를 검출하여 소정 펄스 폭을 갖는 제 1 검출신호(pulse_D)를 출력한다. 그리고, 상기 제 2 검출부(240)는 TTL 레벨의 상기 어드레스 신호(X_Address)를 입력받아, 상기 어드레스 신호(X_Address)의 상태 천이를 검출하여 소정 펄스 폭을 갖는 제 2 검출신호(ψ1) 및 제 3 검출신호(pulse_A)를 출력한다.
상기 펄스 서메이터(260)는 상기 제 1 및 제 2 검출신호들(pulse_D, ψ1)을 입력받아, 이에 응답하여 소정 레벨의 제어신호(ψ2)를 출력한다. 그리고, 상기 디코더(280)는 상기 어드레스 버퍼(200)로부터 출력되는 CMOS 레벨의 어드레스 신호와 상기 펄스 서메이터(260)로부터 출력된 상기 제어신호(Φ2)를 입력받아 상기 어드레스 신호에 응답하여 상기 셀 어레이(100)의 워드라인들(WL_A - WL_B) 중 어느 하나를 선택한다. 그리고, 상기 제어신호(ψ2)에 응답하여 선택되는 소정 워드라인을 활성화시키며 미리 예정된 시간 후 선택된 소정 워드라인을 비 활성화시켜 상기 비트라인 프리챠지부(120)로부터 공급되는 전류가 선택된 메모리 셀(MC)을 통해 흐르지 못하록 제어하게 된다.
상기 데이터 입력 버퍼(140)는 기입 동작시 활성화되며, 외부로부터 인가되는 데이터를 입력받아 이를 기입 드라이버(150)를 통해 대응되는 데이터 라인들(DL,
Figure kpo00021
)로 전달한다. 그리고, 상기 데이터 라인들(DL,
Figure kpo00022
)로 전달된 외부 데이터는 상기 칼럼 패스 게이트부(160)를 통해 각각 상기 제 1 및 제 2 비트라인들(BL,
Figure kpo00023
)로 전달된다. 상기 센스 앰프(170)는 독출 동작시 선택된 소정 메모리 셀에 연결된 제 1 및 제 2 비트라인들(BL,
Figure kpo00024
)을 통해 선택된 셀 데이터를 감지하고 증폭하여 상기 데이터 출력 버퍼(180)를 통해 외부로 출력한다.
도 4에는 본 발명에 따른 기입 및 독출 동작시의 동작 타이밍도가 도시되어 있다. 도 3 내지 도 4를 참조하면서, 본 발명에 따른 기입 동작 및 독출 동작을 설명하면 다음과 같다. 셀 어레이(100)의 메모리 셀들(MC_A - MC_B)중 제 1 메모리 셀(MC_A)에는 기입동작이 수행되고, 제 2 메모리 셀(MC_B)에는 저장된 데이터를 독출하는 것으로 가정하여 이하 설명한다.
도 4에 도시된 바와같이, 기입 명령(XWE-B)이 로우 레벨일 경우 상기 제 1 메모리 셀(MC_A)에 기입 동작이 시작된다. 상기 제 1 메모리 셀(MC_A)에 기입될 데이터는 데이터 입력 버퍼(140), 기입 드라이버(150), 데이터 라인들(DL,
Figure kpo00025
), 그리고 칼럼 패스 게이트부(160)를 통해 대응되는 제 1 및 제 2 비트라인들(BL,
Figure kpo00026
)로 전달된다. 이때, 상기 제 1 메모리 셀(MC_A)에 연결된 제 1 워드라인(WL_A)은 비 활성화되어 있다. 그리고, 상기 기입 명령(XWE-B)이 로우 레벨에서 하이 레벨로 천이하면, 제 1 검출부(220)는 상기 기입 명령(XWE-B)의 상태 천이를 검출하여 소정 시간동안 로우 레벨로 활성화된 제 1 검출신호(pulse_D)를 출력한다.
도 3에 도시된 펄스 서메이터(260)는 상기 제 1 검출부(220)로부터 출력된 상기 제 1 검출신호(pulse_D)와 제 2 검출부(240)로부터 출력되는 제 2 검출신호(Φ1)를 입력받아, 소정 시간 로우 레벨로 활성화되는 제어신호(Φ2)를 출력한다. 그리고, 디코더(280)는 상기 펄스 서메이터(260)로부터 출력된 상기 제어신호(Φ2)와 어드레스 버퍼(200)로부터 출력되는 어드레스 신호에 응답하여 제 1 워드라인(WL_A)을 하이 레벨로 활성화시킨다. 이로써, 상기 제 1 메모리 셀(MC_A)의 선택 트랜지스터들(12, 13)이 턴-온되어 이의 채널을 통해 각 비트라인(BL,
Figure kpo00027
)으로 전달된 데이터가 셀에 저장(또는 래치)된다. 그리고, 소정 시간 후 상기 제 1 검출신호(pulse_D)가 하이 레벨로 천이되며, 이에 의해 상기 제 1 워드라인(WL_A)은 하이 레벨에서 로우 레벨로 천이된다.
이와 같이, 기입 동작시 미리 워드라인을 활성화시키지 않고 단지 수십 nS 동안만 활성화시킴으로써 비트라인 프리챠지부(120)의 제 2 프리챠지 트랜지스터들(11A, 11B)을 통해 공급되는 전류가 상기 제 1 메모리 셀(MC_A)을 통해 접지단자(2)로 흐르지 못하도록 제어할 수 있게 되었다. 결국, 기입 동작시 워드라인을 미리 활성화시킨 종래와 달리 기입 명령이 천이되는 것을 검출하는 제 1 검출부(220)를 통해 출력되는 제 1 검출신호(pulse_D)에 의해 수십 nS 동안만 활성화시킴으로써 전류 소모를 줄일 수 있게 된다.
상기 제 1 메모리 셀(MC_A)에 데이터를 기입한 후 상기 제 2 메모리 셀(MC_B)에 저장된 데이터를 독출할 경우 기입 명령(XWE-B)은 하이 레벨로 유지된다. 이로인해, 상기 데이터 입력 버퍼(140)와 기입 드라이버(150)가 비 활성화되고, 센스 앰프(170)와 데이터 출력 버퍼(180)는 활성화된다. 그리고, 외부로부터 인가되는 어드레스 신호(X-Address)가 천이할 경우 이를 감지한 제 2 검출부(240)로부터 제 2 검출신호(ψ1)와 제 3 검출신호(pulse_A)를 출력한다. 상기 제 3 검출신호(pulse_A)에 제어되는 상기 비트라인 프리챠지부(120)중 제 1 프리챠지 트랜지스터들(10A, 10B)이 턴-온되어 소정 펄스 구간동안 제 1 및 제 2 비트라인들(BL,
Figure kpo00028
)을 대략 전원전압 레벨(Vcc)까지 프리챠지한다.
그리고, 제 1 및 제 2 비트라인들(BL,
Figure kpo00029
)의 전압이 전원전압(Vcc)으로 프리챠지된 후 상기 어드레스 신호(X-Address) 및 펄스 서메이터(260)로부터 출력되는 제어신호(ψ2)를 입력받은 디코더(280)에 의해 제 2 워드라인(WL_B)이 활성화된다. 이로써, 상기 제 2 메모리 셀(MC_B)에 저장된 데이터는 제 1 및 제 2 비트라인들(BL,
Figure kpo00030
), 칼럼 패스 게이트부(160), 데이터 라인들(DL,
Figure kpo00031
), 센스 앰프(170), 그리고 데이터 출력 버퍼(180)를 통해 외부로 출력된다. 이후, 독출 동작이 완료되면 상기 펄스 서메이터(260)로부터 출력된 상기 제어신호(Φ2)에 의해 선택된 상기 제 2 워드라인(WL_B)이 비 활성화되어 제 2 프리챠지 트랜지스터들(11A, 11B)을 통해 상기 제 2 메모리 셀(MC_B)로 흐르는 전류(i1)를 차단하게 된다.
상기한 바와같이, 기입 동작시 기입될 데이터를 대응되는 메모리 셀로 저장하기 위해 선택되는 워드라인을 기입 명령이 로우 레벨에서 하이 레벨로 천이되는 것을 검출한 검출신호에 의해 일정 기간동안만 활성화시킨다. 이로써, 기입동작시 수십 nS 동안만 워드라인을 활성화시킨 후 비 활성화시킴으로써 프리챠지 트랜지스터들로부터 공급되는 전류를 선택된 메모리 셀을 통해 흐르는 전류를 차단할 수 있게 되었다. 따라서, 기입 동작시 전류 소모를 줄일 수 있는 SRAM 장치의 워드라인 구동회로를 구현할 수 있다.

Claims (4)

  1. 제 1 및 제 2 비트라인들(BL,
    Figure kpo00032
    ) 사이에 복수개의 메모리 셀들(MC_A - MC_B)이 연결되며, 상기 각 메모리 셀(MC_A - MC_B)에 대응되는 워드라인들(WL_A - WL_B)이 연결된 셀 어레이(100)와; 소정 신호(pulse_A)에 응답하여, 상기 제 1 및 제 2 비트라인들(BL,
    Figure kpo00033
    )을 소정 전압레벨로 프리챠지하는 비트라인 프리챠지부(120)를 구비한 SRAM 장치의 워드라인 구동회로에 있어서,
    외부로부터 인가되는 TTL 레벨의 어드레스 신호(X_Address)를 입력받아, 이를 CMOS 레벨의 어드레스 신호로 변환하여 출력하는 어드레스 버퍼(200)와;
    외부로부터 인가되는 제 1 신호(XWE-B)를 입력받아, 상기 제 1 신호(XWE-B)의 상태 천이를 검출하여 소정 펄스 폭을 갖는 제 1 검출신호(pulse_D)를 출력하는 제 1 검출부(220)와;
    TTL 레벨의 상기 어드레스 신호(X_Address)를 입력받아, 상기 어드레스 신호(X_Address)의 상태 천이를 검출하여 소정 펄스 폭을 갖는 제 2 검출신호(ψ1) 및 제 3 검출신호(pulse_A)를 출력하는 제 2 검출부(240)와;
    상기 제 1 및 제 2 검출신호들(pulse_D, ψ1)을 입력받아, 이에 응답하여 소정 레벨의 제어신호(ψ2)를 출력하는 펄스 서메이터(260)와;
    상기 어드레스 버퍼(200)로부터 출력되는 CMOS 레벨의 어드레스 신호와 상기 펄스 서메이터(260)로부터 출력된 상기 제어신호(Φ2)를 입력받아, 상기 어드레스 신호에 응답하여 상기 셀 어레이(100)의 워드라인들(WL_A - WL_B) 중 어느 하나를 선택하고 상기 제어신호(ψ2)에 응답하여 선택되는 소정 워드라인을 활성화시키며 미리 예정된 시간 후 비 활성화시키는 디코더(280)를 포함하는 것을 특징으로 하는 SRAM 장치의 워드라인 구동회로.
  2. 제 1 및 제 2 비트라인들(BL,
    Figure kpo00034
    ) 사이에 복수개의 메모리 셀들(MC_A - MC_B)이 연결되며, 상기 각 메모리 셀(MC_A - MC_B)에 대응되는 워드라인들(WL_A - WL_B)이 연결된 셀 어레이(100)와; 소정 신호(pulse_A)에 응답하여, 상기 제 1 및 제 2 비트라인들(BL,
    Figure kpo00035
    )을 소정 전압레벨로 프리챠지하는 비트라인 프리챠지부(120)를 구비한 SRAM 장치에 있어서,
    외부로부터 인가되는 제 1 신호(XWE-B)와 어드레스 신호(X_Address)를 입력받아,
    기입 동작시 상기 제 1 신호(XWE-B)가 로우 레벨(low level)에서 하이 레벨(high level)로 상태 천이할 경우 이를 검출하여 발생되는 소정 폭을 갖는 제 1 제어신호(pulse_D)에 응답하여 상기 어드레스 신호(X_Address)에 대응되는 소정 워드라인을 활성화시켜 선택되는 소정 메모리 셀로 외부 데이터를 기입하고, 미리 예정된 시간 후 선택된 소정 워드라인을 비 활성화시켜 상기 비트라인 프리챠지부(120)로부터 공급되는 소정 전류가 선택된 소정 메모리 셀로 흐르는 것을 차단하며;
    독출 동작시 상기 어드레스 신호가 상태 천이할 경우 이를 검출하여 발생되는 소정 폭을 갖는 제 2 제어신호(ψ2)에 응답하여 상기 어드레스 신호(X_Address)에 대응되는 소정 워드라인을 활성화시켜 선택되는 소정 메모리 셀로부터 셀 데이터를 독출하고, 미리 예정된 시간 후 선택된 소정 워드라인을 비 활성화시켜 상기 비트라인 프리챠지부(120)로부터 공급되는 소정 전류가 선택된 소정 메모리 셀로 흐르는 것을 차단하는 워드라인 제어부(300)를 포함하는 것을 특징으로 하는 SRAM 장치.
  3. 제 2 항에 있어서,
    상기 워드라인 제어부(300)는, 외부로부터 인가되는 TTL 레벨의 어드레스 신호(X_Address)를 입력받아, 이를 CMOS 레벨의 어드레스 신호로 변환하여 출력하는 어드레스 버퍼(200)와;
    외부로부터 인가되는 제 1 신호(XWE-B)를 입력받아, 상기 제 1 신호(XWE-B)의 상태 천이를 검출하여 소정 펄스 폭을 갖는 제 1 검출신호(pulse_D)를 출력하는 제 1 검출부(220)와;
    TTL 레벨의 상기 어드레스 신호(X_Address)를 입력받아, 상기 어드레스 신호(X_Address)의 상태 천이를 검출하여 소정 펄스 폭을 갖는 제 2 검출신호(ψ1) 및 제 3 검출신호(pulse_A)를 출력하는 제 2 검출부(240)와;
    상기 제 1 및 제 2 검출신호들(pulse_D, ψ1)을 입력받아, 이에 응답하여 소정 레벨의 제어신호(ψ2)를 출력하는 펄스 서메이터(260)와;
    상기 어드레스 버퍼(200)로부터 출력되는 CMOS 레벨의 어드레스 신호와 상기 펄스 서메이터(260)로부터 출력된 상기 제어신호(Φ2)를 입력받아, 상기 어드레스 신호에 응답하여 상기 셀 어레이(100)의 워드라인들(WL_A - WL_B) 중 어느 하나를 선택하고 상기 제어신호(ψ2)에 응답하여 선택되는 소정 워드라인을 활성화시키며 미리 예정된 시간 후 비 활성화시키는 디코더(280)를 포함하는 것을 특징으로 하는 SRAM 장치.
  4. 제 2 항에 있어서,
    상기 기입 동작시와 독출 동작시 선택되는 소정 워드라인이 활성화되는 구간은 상기 독출 동작에 따른 활성화 구간이 상기 기입 동작에 따른 활성화 구간에 비해 길도록 제어되는 것을 특징으로 하는 SRAM 장치.
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