JP2980797B2 - Ｍｏｓ型スタティックメモリ装置 - Google Patents
Ｍｏｓ型スタティックメモリ装置Info
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- JP2980797B2 JP2980797B2 JP5304281A JP30428193A JP2980797B2 JP 2980797 B2 JP2980797 B2 JP 2980797B2 JP 5304281 A JP5304281 A JP 5304281A JP 30428193 A JP30428193 A JP 30428193A JP 2980797 B2 JP2980797 B2 JP 2980797B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、書き込み、読みだし回
路を有するＭＯＳ型スタティックメモリ装置に関する。
路を有するＭＯＳ型スタティックメモリ装置に関する。
【０００２】
【従来の技術】近年、ＳＲＡＭが１Ｍ，４Ｍ，１６Ｍと
大容量化するに従い、チップサイズが大きくなるため、
データを伝送する配線が長くなってデータ伝送時間が長
くかかるようになってきた。データの伝送時間を短縮す
るため、これらの大容量ＳＲＡＭではメモリアレー近辺
にローカルセンスアンプにより増幅し外部に出力してい
る。このようなＳＲＡＭの一例として、ＩＥＥＥ ＪＯ
ＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣ
ＵＩＴＥＳ，ＶＯＬ．２５，ＮＯ．５，ＯＣＴＯＢＥＲ
１９９０ １０７５―１０８１”Ａ ２３―ｎｓ ４
―Ｍｂ ＣＭＯＳＳＲＡＭ ｗｉｔｈ ０．２μＡ Ｓ
ｔａｎｄｂｙ Ｃｕｒｒｅｎｔ”（以下、資料１とい
う）に、メモリアレー近辺に置かれるローカルセンスア
ンプとして１６個のトランジスタを組み合わした例が示
されている。
大容量化するに従い、チップサイズが大きくなるため、
データを伝送する配線が長くなってデータ伝送時間が長
くかかるようになってきた。データの伝送時間を短縮す
るため、これらの大容量ＳＲＡＭではメモリアレー近辺
にローカルセンスアンプにより増幅し外部に出力してい
る。このようなＳＲＡＭの一例として、ＩＥＥＥ ＪＯ
ＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣ
ＵＩＴＥＳ，ＶＯＬ．２５，ＮＯ．５，ＯＣＴＯＢＥＲ
１９９０ １０７５―１０８１”Ａ ２３―ｎｓ ４
―Ｍｂ ＣＭＯＳＳＲＡＭ ｗｉｔｈ ０．２μＡ Ｓ
ｔａｎｄｂｙ Ｃｕｒｒｅｎｔ”（以下、資料１とい
う）に、メモリアレー近辺に置かれるローカルセンスア
ンプとして１６個のトランジスタを組み合わした例が示
されている。
【０００３】また、ＳＲＡＭの動作電圧の低下、大容量
化に伴う浮遊容量によるビット線間干渉の増大によりメ
モリセル内に記憶されてい情報が破壊されやすくなって
いる。以下、この現象をメモリ破壊と称する。このよう
なメモリ破壊を防ぐ手段として、公開特許公報Ｓ６３―
１２８６６２（以下、資料２という）によれば、フリッ
プフロップ型センスアンプによりビット線上に生じたわ
ずかな電位差を再生し、データを再書込することにより
データ破壊を防いでいる。さらに、このセンスアンプは
わずか６個のトランジスタで構成されている。
化に伴う浮遊容量によるビット線間干渉の増大によりメ
モリセル内に記憶されてい情報が破壊されやすくなって
いる。以下、この現象をメモリ破壊と称する。このよう
なメモリ破壊を防ぐ手段として、公開特許公報Ｓ６３―
１２８６６２（以下、資料２という）によれば、フリッ
プフロップ型センスアンプによりビット線上に生じたわ
ずかな電位差を再生し、データを再書込することにより
データ破壊を防いでいる。さらに、このセンスアンプは
わずか６個のトランジスタで構成されている。
【０００４】
【発明が解決しようとする課題】しかし、上記従来のメ
モリ装置では、ローカルにセンスアンプを置くことはす
べてのメモリアレイの一辺にセンスアンプを置くことに
なり、大きな面積を必要とする。資料１における４−Ｍ
ｂ ＳＲＡＭ ｃｈｉｐを図３に示す。図３を見るとロ
ーカルセンスアンプ（ＳＥＮＳＥ ＡＭＰＬＩＦＩＥ
Ｒ）にかなりの面積を必要としており、全体の約４％を
占めている。この点、上述した資料２のフリップフロッ
プ型センスアンプは６素子で構成され、その内の２素子
はまとめることができ、面積上かなり資料１に比べると
有利である。しかし、このフリップフロップ型センスア
ンプによりビット線電位を再生するとビット線がフルス
ウイングし、ビット線の充放電電流は非常に大きなもの
となる。その大きさはビット線容量（Ｃ）を、例えば３
ｐＦ、１秒当りの充放電回数すなわち動作周波数（Ｆ）
を１０ＭＨｚ、ビット線の電圧変化巾（Ｖ）を３．３
Ｖ、同時に動作するビット線ペア数（Ｎ）を１２８とす
ると、電流（Ｉ）は Ｉ＝Ｃ×Ｖ×Ｆ×Ｎ ＝３×１０-12×３．３×１０×１０6×１２８ ＝１２．７ｍＡ と見積られ、大きな電流が流れることになる。
モリ装置では、ローカルにセンスアンプを置くことはす
べてのメモリアレイの一辺にセンスアンプを置くことに
なり、大きな面積を必要とする。資料１における４−Ｍ
ｂ ＳＲＡＭ ｃｈｉｐを図３に示す。図３を見るとロ
ーカルセンスアンプ（ＳＥＮＳＥ ＡＭＰＬＩＦＩＥ
Ｒ）にかなりの面積を必要としており、全体の約４％を
占めている。この点、上述した資料２のフリップフロッ
プ型センスアンプは６素子で構成され、その内の２素子
はまとめることができ、面積上かなり資料１に比べると
有利である。しかし、このフリップフロップ型センスア
ンプによりビット線電位を再生するとビット線がフルス
ウイングし、ビット線の充放電電流は非常に大きなもの
となる。その大きさはビット線容量（Ｃ）を、例えば３
ｐＦ、１秒当りの充放電回数すなわち動作周波数（Ｆ）
を１０ＭＨｚ、ビット線の電圧変化巾（Ｖ）を３．３
Ｖ、同時に動作するビット線ペア数（Ｎ）を１２８とす
ると、電流（Ｉ）は Ｉ＝Ｃ×Ｖ×Ｆ×Ｎ ＝３×１０-12×３．３×１０×１０6×１２８ ＝１２．７ｍＡ と見積られ、大きな電流が流れることになる。
【０００５】本発明は、上記従来の問題を解決するもの
で、小面積で低消費電力であるセンスアンプを用いたＭ
ＯＳ型スタティックメモリ装置を提供することを目的と
する。
で、小面積で低消費電力であるセンスアンプを用いたＭ
ＯＳ型スタティックメモリ装置を提供することを目的と
する。
【０００６】
【課題を解決するための手段】本発明のＭＯＳ型スタテ
ィックメモリ装置は、メモリセルが接続されるビット線
およびビットバー線のビット線ペア毎にセンスアンプを
設け、該センスアンプの両端部とビット線およびビット
バー線との間にそれぞれ第１のトランスファーゲートを
それぞれ設け、該センスアンプの両端部とデータバスお
よびデータバーバスとの間にそれぞれ第２のトランスフ
ァーゲートをそれぞれ設けたものであり、該メモリセル
にデータを書き込むため、該第２のトランスファーゲー
トをオフした後、該センスアンプをスタートさせ、その
ことにより上記目的が達成される。
ィックメモリ装置は、メモリセルが接続されるビット線
およびビットバー線のビット線ペア毎にセンスアンプを
設け、該センスアンプの両端部とビット線およびビット
バー線との間にそれぞれ第１のトランスファーゲートを
それぞれ設け、該センスアンプの両端部とデータバスお
よびデータバーバスとの間にそれぞれ第２のトランスフ
ァーゲートをそれぞれ設けたものであり、該メモリセル
にデータを書き込むため、該第２のトランスファーゲー
トをオフした後、該センスアンプをスタートさせ、その
ことにより上記目的が達成される。
【０００７】また、本発明のＭＯＳ型スタティックメモ
リ装置は、メモリセルが接続されるビット線およびビッ
トバー線のビット線ペア毎にセンスアンプを設け、該セ
ンスアンプの両端部とビット線およびビットバー線との
間にそれぞれ、オン抵抗の低い第１のトランスファーゲ
ートとオン抵抗の高い第２のトランスファーゲートとの
並列回路をそれぞれ設け、該センスアンプの両端部とデ
ータバスおよびデータバーバスとの間にそれぞれ第３の
トランスファーゲートをそれぞれ設けたものであり、そ
のことにより上記目的が達成される。該メモリセルから
データを読み出す場合、該センスアンプがセンスする
前、該第１のトランスファーゲートがオフであり、該第
２のトランスファーゲートがオンであってもよい。該メ
モリセルにデータを書き込む場合、該センスアンプがセ
ンスした後、該第１のトランスファーゲートがオンであ
ってもよい。
リ装置は、メモリセルが接続されるビット線およびビッ
トバー線のビット線ペア毎にセンスアンプを設け、該セ
ンスアンプの両端部とビット線およびビットバー線との
間にそれぞれ、オン抵抗の低い第１のトランスファーゲ
ートとオン抵抗の高い第２のトランスファーゲートとの
並列回路をそれぞれ設け、該センスアンプの両端部とデ
ータバスおよびデータバーバスとの間にそれぞれ第３の
トランスファーゲートをそれぞれ設けたものであり、そ
のことにより上記目的が達成される。該メモリセルから
データを読み出す場合、該センスアンプがセンスする
前、該第１のトランスファーゲートがオフであり、該第
２のトランスファーゲートがオンであってもよい。該メ
モリセルにデータを書き込む場合、該センスアンプがセ
ンスした後、該第１のトランスファーゲートがオンであ
ってもよい。
【０００８】
【作用】上記請求項１の構成により、リード時には、ま
ず、ビット線およびビットバー線にメモリセル内にスト
レージされていたデータに応じた電位差が生じ、この
時、ビット線およびビットバー線とセンスアンプとの間
の第１のトランスファーゲートは開いておき、センスア
ンプはまだセンスをスタートさせない。しばらく時間が
経過した後、センスアンプの両端部にセンスするのに充
分な電位差が生じた時、ビット線およびビットバー線と
センスアンプとの間の第１のトランスファーゲートを閉
じ、センスアンプのセンスをスタートさせる。そして、
センスが終了しセンスアンプの両端部に大きな電位差が
生じたところで第２のトランスファーゲートを開き、デ
ータバスおよびデータバーバスとにデータを乗せる。こ
のように、ビット線およびビットバー線とセンスアンプ
との間に第１のトランスファーゲートを設けているの
で、リードセンス時にビット線およびビットバー線とセ
ンスアンプとを第１のトランスファーゲートで分離し、
ビット線が大きく振幅することを防いでいる。従って、
この１連の動作でビット線およびビットバー線はメモリ
セルによりわずかに電位差が生じているのみでほとんど
充放電電流は流れない。
ず、ビット線およびビットバー線にメモリセル内にスト
レージされていたデータに応じた電位差が生じ、この
時、ビット線およびビットバー線とセンスアンプとの間
の第１のトランスファーゲートは開いておき、センスア
ンプはまだセンスをスタートさせない。しばらく時間が
経過した後、センスアンプの両端部にセンスするのに充
分な電位差が生じた時、ビット線およびビットバー線と
センスアンプとの間の第１のトランスファーゲートを閉
じ、センスアンプのセンスをスタートさせる。そして、
センスが終了しセンスアンプの両端部に大きな電位差が
生じたところで第２のトランスファーゲートを開き、デ
ータバスおよびデータバーバスとにデータを乗せる。こ
のように、ビット線およびビットバー線とセンスアンプ
との間に第１のトランスファーゲートを設けているの
で、リードセンス時にビット線およびビットバー線とセ
ンスアンプとを第１のトランスファーゲートで分離し、
ビット線が大きく振幅することを防いでいる。従って、
この１連の動作でビット線およびビットバー線はメモリ
セルによりわずかに電位差が生じているのみでほとんど
充放電電流は流れない。
【０００９】また、ライト時には、このセンスアンプを
使わなくてもデーターバスおよびデータバーバスをフル
スウイングさせてビット線およびビットバー線とセンス
アンプとの間の第１のトランスファーゲートおよび第２
のトランスファーゲートを同時に開ければ書き込むこと
ができるが、しかし、センスアンプを動作せることによ
り、より早くより低消費電力で書き込むことができる。
この書き込み時には、まず、データバスおよびデータバ
ーバスはフルスウイングさせず、データに応じたわずか
な電位差を乗せ、第２のトランスファーゲートを開き、
センスアンプの両端部にデータを送り込む。次に、セン
スアンプの両端部にセンスするに充分な電位差が送り込
まれた時点で、第２のトランスファーゲートを閉じ、セ
ンスアンプをスタートさせる。センスアンプの両端部に
充分大きな電位差がセンスできた時点で、ビット線およ
びビットバー線とセンスアンプとの間の第１のトランス
ファーゲートをそれぞれ開き、ビット線およびビットバ
ー線をドライブしてメモリセルに書き込みを行う。この
ように、データバスおよびデータバーバスを大振幅させ
ないので、より早くより低消費電力で書き込むことがで
きる。
使わなくてもデーターバスおよびデータバーバスをフル
スウイングさせてビット線およびビットバー線とセンス
アンプとの間の第１のトランスファーゲートおよび第２
のトランスファーゲートを同時に開ければ書き込むこと
ができるが、しかし、センスアンプを動作せることによ
り、より早くより低消費電力で書き込むことができる。
この書き込み時には、まず、データバスおよびデータバ
ーバスはフルスウイングさせず、データに応じたわずか
な電位差を乗せ、第２のトランスファーゲートを開き、
センスアンプの両端部にデータを送り込む。次に、セン
スアンプの両端部にセンスするに充分な電位差が送り込
まれた時点で、第２のトランスファーゲートを閉じ、セ
ンスアンプをスタートさせる。センスアンプの両端部に
充分大きな電位差がセンスできた時点で、ビット線およ
びビットバー線とセンスアンプとの間の第１のトランス
ファーゲートをそれぞれ開き、ビット線およびビットバ
ー線をドライブしてメモリセルに書き込みを行う。この
ように、データバスおよびデータバーバスを大振幅させ
ないので、より早くより低消費電力で書き込むことがで
きる。
【００１０】次に、請求項２の構成により、リード時、
まず、ビット線およびビットバー線にメモリセル内にス
トレージされていたデータに応じた電位差が生じ、この
時、オン抵抗の低い、ビット線およびビットバー線とセ
ンスアンプとの間の第１のトランスファーゲートはそれ
ぞれ開いておき、センスアンプはまだセンスをスタート
させない。この時点では、オン抵抗の高い第２のトラン
スファーゲートを開けても閉じても良い。しばらく時間
が経過した後、センスアンプの両端部にセンスするに充
分な電位差が生じた時、ビット線およびビットバー線と
センスアンプとの間の第１のトランスファーゲートをそ
れぞれ閉じ、ビット線およびビットバー線とセンスアン
プとの間の第２のトランスファーゲートを開け、センス
アンプのセンスをスタートさせる。さらに、センスが終
了してセンスアンプの両端部に大きな電位差が生じたと
ころで第３のトランスファーゲートを開き、データバス
およびデータバーバスにデータを乗せる。この１連の動
作で、ビット線およびビットバー線は低インピーダンス
のセンスアンプで駆動されるので、メモリ破壊に対して
も耐性がある。即ち、ビット線およびビットバー線を弱
いながらもオン抵抗が高いながらも第２のトランスファ
ーゲートを介してセンスアンプで駆動し、即ち、第２の
トランスファーゲートをオンさせてビット線がセンスア
ンプにより弱く支えられるようにしているので、請求項
１の構成に比べるとビット線およびビットバー線の振幅
が多少は大きくなり消費電力も多少は大きくなるが、メ
モリ破壊に対して耐性がある。
まず、ビット線およびビットバー線にメモリセル内にス
トレージされていたデータに応じた電位差が生じ、この
時、オン抵抗の低い、ビット線およびビットバー線とセ
ンスアンプとの間の第１のトランスファーゲートはそれ
ぞれ開いておき、センスアンプはまだセンスをスタート
させない。この時点では、オン抵抗の高い第２のトラン
スファーゲートを開けても閉じても良い。しばらく時間
が経過した後、センスアンプの両端部にセンスするに充
分な電位差が生じた時、ビット線およびビットバー線と
センスアンプとの間の第１のトランスファーゲートをそ
れぞれ閉じ、ビット線およびビットバー線とセンスアン
プとの間の第２のトランスファーゲートを開け、センス
アンプのセンスをスタートさせる。さらに、センスが終
了してセンスアンプの両端部に大きな電位差が生じたと
ころで第３のトランスファーゲートを開き、データバス
およびデータバーバスにデータを乗せる。この１連の動
作で、ビット線およびビットバー線は低インピーダンス
のセンスアンプで駆動されるので、メモリ破壊に対して
も耐性がある。即ち、ビット線およびビットバー線を弱
いながらもオン抵抗が高いながらも第２のトランスファ
ーゲートを介してセンスアンプで駆動し、即ち、第２の
トランスファーゲートをオンさせてビット線がセンスア
ンプにより弱く支えられるようにしているので、請求項
１の構成に比べるとビット線およびビットバー線の振幅
が多少は大きくなり消費電力も多少は大きくなるが、メ
モリ破壊に対して耐性がある。
【００１１】また、ライト動作は請求項１の構成の場合
と同様に、このセンスアンプを使わなくても、データバ
スおよびデータバーバスをフルスウイングさせてビット
線およびビットバー線とセンスアンプとの間の第１のト
ランスファーゲート、第３のトランスファーゲートを同
時に開ければ書き込むことができるが、しかし、センス
アンプを動作させることにより、より早くより低消費電
力で書き込むことができる。この書き込み時に、まず、
データバスおよびデータバーバスはフルスウイングさせ
ず、データに応じてわずかな電位差を乗せ、第３のトラ
ンスファーゲートを開き、センスアンプの両端部にデー
タを送り込む。次に、センスアンプの両端部にセンスす
るに充分な電位差が送り込まれた時点で、第３のトラン
スファーゲートを閉じ、センスアンプをスタートさせ
る。センスアンプの両端部に充分大きな電位差がセンス
できた時点で、ビット線およびビットバー線とセンスア
ンプとの間の第１のトランスファーゲートを開き、ビッ
ト線およびビットバー線をドライブしてメモリセルにデ
ータの書き込みを行う。このように、データバスおよび
データバーバスを大振幅させないので、より早くより低
消費電力で書き込むことができる。
と同様に、このセンスアンプを使わなくても、データバ
スおよびデータバーバスをフルスウイングさせてビット
線およびビットバー線とセンスアンプとの間の第１のト
ランスファーゲート、第３のトランスファーゲートを同
時に開ければ書き込むことができるが、しかし、センス
アンプを動作させることにより、より早くより低消費電
力で書き込むことができる。この書き込み時に、まず、
データバスおよびデータバーバスはフルスウイングさせ
ず、データに応じてわずかな電位差を乗せ、第３のトラ
ンスファーゲートを開き、センスアンプの両端部にデー
タを送り込む。次に、センスアンプの両端部にセンスす
るに充分な電位差が送り込まれた時点で、第３のトラン
スファーゲートを閉じ、センスアンプをスタートさせ
る。センスアンプの両端部に充分大きな電位差がセンス
できた時点で、ビット線およびビットバー線とセンスア
ンプとの間の第１のトランスファーゲートを開き、ビッ
ト線およびビットバー線をドライブしてメモリセルにデ
ータの書き込みを行う。このように、データバスおよび
データバーバスを大振幅させないので、より早くより低
消費電力で書き込むことができる。
【００１２】さらに、ライトビット線の隣接リードビッ
ト線に対する干渉に対しても強い耐性を示す。書き込み
を行っているビット線の隣のビット線はリード状態にあ
るが、従来であるとビット線をささえているのはメモリ
セルとビット線プルアップによってである。このため、
ローレベルを支えているのは、メモリセルのみで、場合
によってはメモリ破壊を起こしていた。請求項２の構成
では、センスアンプによってもローレベルに引いている
ので干渉に対しても強い耐性を示す。
ト線に対する干渉に対しても強い耐性を示す。書き込み
を行っているビット線の隣のビット線はリード状態にあ
るが、従来であるとビット線をささえているのはメモリ
セルとビット線プルアップによってである。このため、
ローレベルを支えているのは、メモリセルのみで、場合
によってはメモリ破壊を起こしていた。請求項２の構成
では、センスアンプによってもローレベルに引いている
ので干渉に対しても強い耐性を示す。
【００１３】
【実施例】以下、本発明の実施例について説明する。
【００１４】図１は本発明の第１の実施例を示すＭＯＳ
型スタティックメモリ装置の回路図である。図１におい
て、プリチャージ回路１は３個のトランジスタＴＰＵ１
〜ＴＰＵ３からなり、プリチャージ信号ＰＵによって制
御される。メモリセル２は、抵抗Ｒ１とトランジスタＴ
ＤＲ１の接続点ＡがトランジスタＴＤＲ２のゲートに接
続され、また、抵抗Ｒ２とトランジスタＴＤＲ２の接続
点ＢがトランジスタＴＤＲ１のゲートに接続され、トラ
ンジスタＴＤＲ１，ＴＤＲ２をドライバーとするフリッ
プフロップと、ビット線ＢＩＴと接続点Ａの間、ビット
バー線ＢＩＴ＃と接続点Ｂの間にそれぞれ設けられ、そ
れぞれのゲートがワード線WORDに接続されたアクセスト
ランジスタＴＡＣ１，ＴＡＣ２とから構成されている。
センスアンプ３は、２個のＮＭＯＳトランジスタＴＳＮ
１，ＴＳＮ２と２個のＰＭＯＳトランジスタＴＳＰ１，
ＴＳＰ２で構成されている。トランジスタＴＳＮ１のド
レインはセンス線ＳＡを介してビット線ＢＩＴ側のトラ
ンスファーゲートＴＳＧ１に、そのゲートはセンスバー
線ＳＡ＃を介してビットバー線ＢＩＴ＃側のトランスフ
ァーゲートＴＳＧ２に、そのソースはセンス制御線ＳＡ
Ｎに接続されている。トランジスタＴＳＮ２のドレイン
はセンスバー線ＳＡ＃を介してビットバー線ＢＩＴ＃側
のトランスファーゲートＴＳＧ２に、そのゲートはセン
ス線ＳＡを介してビット線ＢＩＴ側のトランスファーゲ
ートＴＳＧ１に、そのソースはセンス制御線ＳＡＮに接
続されている。トランジスタＴＳＰ１のドレインはセン
ス線ＳＡを介してビット線ＢＩＴ側のトランスファーゲ
ートＴＳＧ１に、そのゲートはセンスバー線ＳＡ＃を介
してビットバー線ＢＩＴ＃側のトランスファーゲートＴ
ＳＧ２に、そのソースはセンス制御線ＳＡＰに接続され
ている。さらに、トランジスタＴＳＰ２のドレインはセ
ンスバー線ＳＡ＃を介してビットバー線ＢＩＴ＃側のト
ランスファーゲートＴＳＧ２に、そのゲートはセンス線
ＳＡを介してビット線ＢＩＴ側のトランスファーゲート
ＴＳＧ１に、そのソースはセンス制御線ＳＡＰに接続さ
れている。ビット線ＢＩＴ側のトランスファーゲートＴ
ＳＧ１は、センス線ＳＡ、カラムトランスファーゲート
ＴＣＧ１を介してデータバスＤＡＴＡに接続されてい
る。また、ビットバー線ＢＩＴ＃側のトランスファーゲ
ートＴＳＧ２は、センスバー線ＳＡ＃、カラムトランス
ファーゲートＴＣＧ２を介してデータバーバスＤＡＴＡ
＃に接続されている。これらトランジスタＴＳＰ１，Ｔ
ＳＮ１の接続線Ｄはセンスアンプ３の一方端部を示し、
また、トランジスタＴＳＰ２，ＴＳＮ２の接続線Ｅはセ
ンスアンプ３の他方端部を示している。さらに、制御線
ＳＧはトランスファーゲートＴＳＧ１，ＴＳＧ２のゲー
トにそれぞれ接続され、制御線ＣＯＬはカラムトランス
ファーゲートＴＣＧ１，ＴＣＧ２のゲートにそれぞれ接
続されている。
型スタティックメモリ装置の回路図である。図１におい
て、プリチャージ回路１は３個のトランジスタＴＰＵ１
〜ＴＰＵ３からなり、プリチャージ信号ＰＵによって制
御される。メモリセル２は、抵抗Ｒ１とトランジスタＴ
ＤＲ１の接続点ＡがトランジスタＴＤＲ２のゲートに接
続され、また、抵抗Ｒ２とトランジスタＴＤＲ２の接続
点ＢがトランジスタＴＤＲ１のゲートに接続され、トラ
ンジスタＴＤＲ１，ＴＤＲ２をドライバーとするフリッ
プフロップと、ビット線ＢＩＴと接続点Ａの間、ビット
バー線ＢＩＴ＃と接続点Ｂの間にそれぞれ設けられ、そ
れぞれのゲートがワード線WORDに接続されたアクセスト
ランジスタＴＡＣ１，ＴＡＣ２とから構成されている。
センスアンプ３は、２個のＮＭＯＳトランジスタＴＳＮ
１，ＴＳＮ２と２個のＰＭＯＳトランジスタＴＳＰ１，
ＴＳＰ２で構成されている。トランジスタＴＳＮ１のド
レインはセンス線ＳＡを介してビット線ＢＩＴ側のトラ
ンスファーゲートＴＳＧ１に、そのゲートはセンスバー
線ＳＡ＃を介してビットバー線ＢＩＴ＃側のトランスフ
ァーゲートＴＳＧ２に、そのソースはセンス制御線ＳＡ
Ｎに接続されている。トランジスタＴＳＮ２のドレイン
はセンスバー線ＳＡ＃を介してビットバー線ＢＩＴ＃側
のトランスファーゲートＴＳＧ２に、そのゲートはセン
ス線ＳＡを介してビット線ＢＩＴ側のトランスファーゲ
ートＴＳＧ１に、そのソースはセンス制御線ＳＡＮに接
続されている。トランジスタＴＳＰ１のドレインはセン
ス線ＳＡを介してビット線ＢＩＴ側のトランスファーゲ
ートＴＳＧ１に、そのゲートはセンスバー線ＳＡ＃を介
してビットバー線ＢＩＴ＃側のトランスファーゲートＴ
ＳＧ２に、そのソースはセンス制御線ＳＡＰに接続され
ている。さらに、トランジスタＴＳＰ２のドレインはセ
ンスバー線ＳＡ＃を介してビットバー線ＢＩＴ＃側のト
ランスファーゲートＴＳＧ２に、そのゲートはセンス線
ＳＡを介してビット線ＢＩＴ側のトランスファーゲート
ＴＳＧ１に、そのソースはセンス制御線ＳＡＰに接続さ
れている。ビット線ＢＩＴ側のトランスファーゲートＴ
ＳＧ１は、センス線ＳＡ、カラムトランスファーゲート
ＴＣＧ１を介してデータバスＤＡＴＡに接続されてい
る。また、ビットバー線ＢＩＴ＃側のトランスファーゲ
ートＴＳＧ２は、センスバー線ＳＡ＃、カラムトランス
ファーゲートＴＣＧ２を介してデータバーバスＤＡＴＡ
＃に接続されている。これらトランジスタＴＳＰ１，Ｔ
ＳＮ１の接続線Ｄはセンスアンプ３の一方端部を示し、
また、トランジスタＴＳＰ２，ＴＳＮ２の接続線Ｅはセ
ンスアンプ３の他方端部を示している。さらに、制御線
ＳＧはトランスファーゲートＴＳＧ１，ＴＳＧ２のゲー
トにそれぞれ接続され、制御線ＣＯＬはカラムトランス
ファーゲートＴＣＧ１，ＴＣＧ２のゲートにそれぞれ接
続されている。
【００１５】上記構成により、リード時、まず、ワード
線WORDの電位がＶCCに上昇し、アクセストランジスタＴ
ＡＣ１，ＴＡＣ２が開き、ビット線ＢＩＴおよびビット
バー線ＢＩＴ＃にメモリセル２内にストレージされてい
たデータに応じた電位差が生じる。この時、ビット線Ｂ
ＩＴおよびビットバー線ＢＩＴ＃とセンスアンプ３との
間のトランスファーゲートＴＳＧ１，ＴＳＧ２はそれぞ
れ開いておき、センス制御線ＳＡＰ，ＳＡＮおよびセン
ス線ＳＡ，ＳＡ＃の電位を１／２ＶCCにセットする。こ
こで、センスアンプ３は、まだセンスをスタートさせな
い。しばらく時間が経過した後、センスアンプ３の両端
のセンス線ＳＡ，ＳＡ＃にセンスするのに充分な電位差
が生じた時、ラインＳＧの電位をＧＮＤに下げて、ビッ
ト線ＢＩＴおよびビットバー線ＢＩＴ＃とセンスアンプ
３との間のトランスファーゲートＴＳＧ１，ＴＳＧ２を
それぞれ閉じ、センス制御線ＳＡＰの電位をＶCCに、セ
ンス制御線ＳＡＮの電位をＧＮＤに引いてセンスアンプ
３のセンスをスタートさせる。この時、ビット線ＢＩＴ
およびビットバー線ＢＩＴ＃とセンスアンプ３との間の
トランスファーゲートＴＳＧ１，ＴＳＧ２がそれぞれ閉
じているために、ビット線ＢＩＴおよびビットバー線Ｂ
ＩＴ＃の電位はメモリセル２により生じた電位差のまま
である。さらに、センスアンプ３によるセンスが終了
し、センスアンプ３の両端部のセンス線ＳＡ，ＳＡ＃に
大きな電位差が生じたところで、カラムトランスファー
ゲートＴＣＧ１，ＴＣＧ２をそれぞれ開き、データーバ
スＤＡＴＡおよびデータバーバスＤＡＴＡ＃にデータを
それぞれ乗せる。
線WORDの電位がＶCCに上昇し、アクセストランジスタＴ
ＡＣ１，ＴＡＣ２が開き、ビット線ＢＩＴおよびビット
バー線ＢＩＴ＃にメモリセル２内にストレージされてい
たデータに応じた電位差が生じる。この時、ビット線Ｂ
ＩＴおよびビットバー線ＢＩＴ＃とセンスアンプ３との
間のトランスファーゲートＴＳＧ１，ＴＳＧ２はそれぞ
れ開いておき、センス制御線ＳＡＰ，ＳＡＮおよびセン
ス線ＳＡ，ＳＡ＃の電位を１／２ＶCCにセットする。こ
こで、センスアンプ３は、まだセンスをスタートさせな
い。しばらく時間が経過した後、センスアンプ３の両端
のセンス線ＳＡ，ＳＡ＃にセンスするのに充分な電位差
が生じた時、ラインＳＧの電位をＧＮＤに下げて、ビッ
ト線ＢＩＴおよびビットバー線ＢＩＴ＃とセンスアンプ
３との間のトランスファーゲートＴＳＧ１，ＴＳＧ２を
それぞれ閉じ、センス制御線ＳＡＰの電位をＶCCに、セ
ンス制御線ＳＡＮの電位をＧＮＤに引いてセンスアンプ
３のセンスをスタートさせる。この時、ビット線ＢＩＴ
およびビットバー線ＢＩＴ＃とセンスアンプ３との間の
トランスファーゲートＴＳＧ１，ＴＳＧ２がそれぞれ閉
じているために、ビット線ＢＩＴおよびビットバー線Ｂ
ＩＴ＃の電位はメモリセル２により生じた電位差のまま
である。さらに、センスアンプ３によるセンスが終了
し、センスアンプ３の両端部のセンス線ＳＡ，ＳＡ＃に
大きな電位差が生じたところで、カラムトランスファー
ゲートＴＣＧ１，ＴＣＧ２をそれぞれ開き、データーバ
スＤＡＴＡおよびデータバーバスＤＡＴＡ＃にデータを
それぞれ乗せる。
【００１６】以上の１連の動作で、ビット線ＢＩＴおよ
びビットバー線ＢＩＴ＃はメモリセル２によりわずかに
電位差が生じているのみで、ほとんど充放電電流は流れ
ない。ただし、ビット線ＢＩＴおよびビットバー線ＢＩ
Ｔ＃は低インピーダンスのもとで駆動されることはない
ので、メモリ破壊に対しては、効果を及ぼしていない。
したがって、セルレシオを大きめに取ったり、メモリセ
ル２自体にメモリ破壊に対して耐性を持たせたり、また
はビット線プルアップをリード期間中にオンさせるなど
の、メモリ破壊に対する対策を打つ必要がある。
びビットバー線ＢＩＴ＃はメモリセル２によりわずかに
電位差が生じているのみで、ほとんど充放電電流は流れ
ない。ただし、ビット線ＢＩＴおよびビットバー線ＢＩ
Ｔ＃は低インピーダンスのもとで駆動されることはない
ので、メモリ破壊に対しては、効果を及ぼしていない。
したがって、セルレシオを大きめに取ったり、メモリセ
ル２自体にメモリ破壊に対して耐性を持たせたり、また
はビット線プルアップをリード期間中にオンさせるなど
の、メモリ破壊に対する対策を打つ必要がある。
【００１７】また、ライト時には、このセンスアンプ３
を使わなくても、データバスＤＡＴＡおよびデータバー
バスＤＡＴＡ＃をフルスイングさせ、ビット線ＢＩＴお
よびビットバー線ＢＩＴ＃とセンスアンプとの間のトラ
ンスファーゲートＴＳＧ１，ＴＳＧ２さらにカラムトラ
ンスファーゲートＴＣＧ１，ＴＣＧ２を同時に開ければ
書き込むことができるが、しかし、センスアンプ３を動
作させることにより、より早くより低消費電力で書き込
むことができる。つまり、この書き込み時に、まず、デ
ータバスＤＡＴＡおよびデータバーバスＤＡＴＡ＃はフ
ルスウイングさせず、データに応じたわずかな電位差を
乗せ、カラムトランスファーゲートＴＣＧ１，ＴＣＧ２
をそれぞれ開き、センスアンプ３両端のセンス線ＳＡお
よびセンスバー線ＳＡ＃にデータをそれぞれ送り込む。
次に、センスアンプ３の両端部のセンス線ＳＡおよびセ
ンスバー線ＳＡ＃にセンスするのに充分な電位差が送り
込まれた時点で、カラムトランスファーゲートＴＣＧ
１，ＴＣＧ２をそれぞれ閉じ、センス制御線ＳＡＰの電
位をＶCCに、センス制御線ＳＡＮの電位をＧＮＤに引い
てセンスアンプ３のセンスをスタートさせる。このセン
スアンプ３の両端に充分大きな電位差がセンスできた時
点で、ビット線ＢＩＴおよびビットバー線ＢＩＴ＃とセ
ンスアンプ３との間のトランスファーゲートＴＳＧ１，
ＴＳＧ２をそれぞれ開き、ビット線ＢＩＴおよびビット
バー線ＢＩＴ＃をドライブしてメモリセル２に書き込み
を行う。このように、データバスＤＡＴＡおよびデータ
バーバスＤＡＴＡ＃を大振幅させないので、より早くよ
り低消費電力でデータを書き込むことができる。
を使わなくても、データバスＤＡＴＡおよびデータバー
バスＤＡＴＡ＃をフルスイングさせ、ビット線ＢＩＴお
よびビットバー線ＢＩＴ＃とセンスアンプとの間のトラ
ンスファーゲートＴＳＧ１，ＴＳＧ２さらにカラムトラ
ンスファーゲートＴＣＧ１，ＴＣＧ２を同時に開ければ
書き込むことができるが、しかし、センスアンプ３を動
作させることにより、より早くより低消費電力で書き込
むことができる。つまり、この書き込み時に、まず、デ
ータバスＤＡＴＡおよびデータバーバスＤＡＴＡ＃はフ
ルスウイングさせず、データに応じたわずかな電位差を
乗せ、カラムトランスファーゲートＴＣＧ１，ＴＣＧ２
をそれぞれ開き、センスアンプ３両端のセンス線ＳＡお
よびセンスバー線ＳＡ＃にデータをそれぞれ送り込む。
次に、センスアンプ３の両端部のセンス線ＳＡおよびセ
ンスバー線ＳＡ＃にセンスするのに充分な電位差が送り
込まれた時点で、カラムトランスファーゲートＴＣＧ
１，ＴＣＧ２をそれぞれ閉じ、センス制御線ＳＡＰの電
位をＶCCに、センス制御線ＳＡＮの電位をＧＮＤに引い
てセンスアンプ３のセンスをスタートさせる。このセン
スアンプ３の両端に充分大きな電位差がセンスできた時
点で、ビット線ＢＩＴおよびビットバー線ＢＩＴ＃とセ
ンスアンプ３との間のトランスファーゲートＴＳＧ１，
ＴＳＧ２をそれぞれ開き、ビット線ＢＩＴおよびビット
バー線ＢＩＴ＃をドライブしてメモリセル２に書き込み
を行う。このように、データバスＤＡＴＡおよびデータ
バーバスＤＡＴＡ＃を大振幅させないので、より早くよ
り低消費電力でデータを書き込むことができる。
【００１８】図２は本発明の第２の実施例を示すＭＯＳ
型スタティックメモリ装置の回路図である。図２におい
て、図１のＭＯＳ型スタティックメモリ装置との相違点
は、図１のトランスファーゲートＴＳＧ１，ＴＳＧ２の
それぞれにオン抵抗のやや高いトランスファーゲートＴ
ＳＳ１，ＴＳＳ２をそれぞれ並列に付加し、リードセン
ス時に、このトランスファーゲートＴＳＳ１，ＴＳＳ２
をオンさせてビット線ＢＩＴおよびビットバー線ＢＩＴ
＃がセンスアンプ３により弱く支えられるようにしてい
る。
型スタティックメモリ装置の回路図である。図２におい
て、図１のＭＯＳ型スタティックメモリ装置との相違点
は、図１のトランスファーゲートＴＳＧ１，ＴＳＧ２の
それぞれにオン抵抗のやや高いトランスファーゲートＴ
ＳＳ１，ＴＳＳ２をそれぞれ並列に付加し、リードセン
ス時に、このトランスファーゲートＴＳＳ１，ＴＳＳ２
をオンさせてビット線ＢＩＴおよびビットバー線ＢＩＴ
＃がセンスアンプ３により弱く支えられるようにしてい
る。
【００１９】即ち、ビット線ＢＩＴおよびビットバー線
ＢＩＴ＃のペア毎にセンスアンプ３を設け、このセンス
アンプ３の両端部は、並列接続されたオン抵抗の低いト
ランスファーゲートＴＳＬ１とオン抵抗のやや高いトラ
ンスファーゲートＴＳＳ１とを介してビット線ＢＩＴに
接続され、また、並列接続されたオン抵抗の低いトラン
スファーゲートＴＳＬ２とオン抵抗のやや高いトランス
ファーゲートＴＳＳ２とを介してビットバー線ＢＩＴ＃
接続されている。さらに、制御線ＳＬはトランスファー
ゲートＴＳＬ１，ＴＳＬ２のゲートにそれぞれ接続さ
れ、制御線ＳＳはトランスファーゲートＴＳＳ１，ＴＳ
Ｓ２のゲートにそれぞれ接続されている。上記構成によ
り、リード時、まず、ワード線WORDの電位が電源電圧Ｖ
CCに上昇して、アクセストランジスタＴＡＣ１，ＴＡＣ
２が開き、ビット線ＢＩＴおよびビットバー線ＢＩＴ＃
にメモリセル３内にストレージされていたデータに応じ
た電位差が生じる。この時、オン抵抗の低い、ビット線
ＢＩＴおよびビットバー線ＢＩＴ＃とセンスアンプ３と
の間のトランスファーゲートＴＳＬ１，ＴＳＬ２はそれ
ぞれ開いておき、センスアンプ３は、まだ、センスをス
タートさせない。オン抵抗の高いトランスファーゲート
ＴＳＳ１，ＴＳＳ２は、この時点では開けても、閉じて
も良い。しばらく時間が経過した後、センスアンプ３の
両端にセンスするのに充分な電位差が生じた時、ビット
線ＢＩＴおよびビットバー線ＢＩＴ＃とセンスアンプ３
との間のトランスファーゲートＴＳＧ１，ＴＳＧ２をそ
れぞれ閉じ、ビット線ＢＩＴおよびビットバー線ＢＩＴ
＃とセンスアンプ３との間のトランスファーゲートＴＳ
Ｓ１，ＴＳＳ２をそれぞれ開け、センス制御線ＳＡＰの
電位をＶCCに、センス制御線ＳＡＮの電位をＧＮＤに引
いてセンスアンプ３のセンスをスタートさせる。さら
に、センスが終了してセンスアンプ３の両端部に大きな
電位差が生じたところで、カラムトランスファーゲート
ＴＣＧ１，ＴＣＧ２をそれぞれ開き、データバスＤＡＴ
ＡおよびデータバーバスＤＡＴＡ＃にデータをそれぞれ
乗せる。
ＢＩＴ＃のペア毎にセンスアンプ３を設け、このセンス
アンプ３の両端部は、並列接続されたオン抵抗の低いト
ランスファーゲートＴＳＬ１とオン抵抗のやや高いトラ
ンスファーゲートＴＳＳ１とを介してビット線ＢＩＴに
接続され、また、並列接続されたオン抵抗の低いトラン
スファーゲートＴＳＬ２とオン抵抗のやや高いトランス
ファーゲートＴＳＳ２とを介してビットバー線ＢＩＴ＃
接続されている。さらに、制御線ＳＬはトランスファー
ゲートＴＳＬ１，ＴＳＬ２のゲートにそれぞれ接続さ
れ、制御線ＳＳはトランスファーゲートＴＳＳ１，ＴＳ
Ｓ２のゲートにそれぞれ接続されている。上記構成によ
り、リード時、まず、ワード線WORDの電位が電源電圧Ｖ
CCに上昇して、アクセストランジスタＴＡＣ１，ＴＡＣ
２が開き、ビット線ＢＩＴおよびビットバー線ＢＩＴ＃
にメモリセル３内にストレージされていたデータに応じ
た電位差が生じる。この時、オン抵抗の低い、ビット線
ＢＩＴおよびビットバー線ＢＩＴ＃とセンスアンプ３と
の間のトランスファーゲートＴＳＬ１，ＴＳＬ２はそれ
ぞれ開いておき、センスアンプ３は、まだ、センスをス
タートさせない。オン抵抗の高いトランスファーゲート
ＴＳＳ１，ＴＳＳ２は、この時点では開けても、閉じて
も良い。しばらく時間が経過した後、センスアンプ３の
両端にセンスするのに充分な電位差が生じた時、ビット
線ＢＩＴおよびビットバー線ＢＩＴ＃とセンスアンプ３
との間のトランスファーゲートＴＳＧ１，ＴＳＧ２をそ
れぞれ閉じ、ビット線ＢＩＴおよびビットバー線ＢＩＴ
＃とセンスアンプ３との間のトランスファーゲートＴＳ
Ｓ１，ＴＳＳ２をそれぞれ開け、センス制御線ＳＡＰの
電位をＶCCに、センス制御線ＳＡＮの電位をＧＮＤに引
いてセンスアンプ３のセンスをスタートさせる。さら
に、センスが終了してセンスアンプ３の両端部に大きな
電位差が生じたところで、カラムトランスファーゲート
ＴＣＧ１，ＴＣＧ２をそれぞれ開き、データバスＤＡＴ
ＡおよびデータバーバスＤＡＴＡ＃にデータをそれぞれ
乗せる。
【００２０】以上の１連の動作でビット線ＢＩＴおよび
ビットバー線ＢＩＴ＃は低インピーダンスのセンスアン
プ３で駆動されるので、メモリ破壊に対して耐性があ
る。しかし、ビット線ＢＩＴおよびビットバー線ＢＩＴ
＃を弱いながらもオン抵抗が高いトランスファーゲート
ＴＳＳ１，ＴＳＳ２をそれぞれ介してセンスアンプ３で
駆動するので、図１の構成のものに比べて、ビット線Ｂ
ＩＴおよびビットバー線ＢＩＴ＃の振幅が多少大きくな
るので消費電力も多少大きくなる。
ビットバー線ＢＩＴ＃は低インピーダンスのセンスアン
プ３で駆動されるので、メモリ破壊に対して耐性があ
る。しかし、ビット線ＢＩＴおよびビットバー線ＢＩＴ
＃を弱いながらもオン抵抗が高いトランスファーゲート
ＴＳＳ１，ＴＳＳ２をそれぞれ介してセンスアンプ３で
駆動するので、図１の構成のものに比べて、ビット線Ｂ
ＩＴおよびビットバー線ＢＩＴ＃の振幅が多少大きくな
るので消費電力も多少大きくなる。
【００２１】また、ライト動作は、図１の場合と同様
に、このセンスアンプ３を使わなくてもデータバスＤＡ
ＴＡおよびデータバーバスＤＡＴＡ＃をフルスウイング
させ、ビット線ＢＩＴおよびビットバー線ＢＩＴ＃とセ
ンスアンプ３との間のトランスファーゲートＴＳＬ１，
ＴＳＬ２さらにカラムトランスファーゲートＴＣＧ１，
ＴＣＧ２を同時に開ければデータを書き込むことができ
るが、しかし、センスアンプ３を動作させることによ
り、より早くより低消費電力でデータを書き込むことが
できる。この書き込み時に、まず、データバスＤＡＴＡ
およびデータバーバスＤＡＴＡ＃はフルスウイングさせ
ず、データに応じたわずかな電位差を乗せ、カラムトラ
ンスファーゲートＴＣＧ１，ＴＣＧ２をそれぞれ開き、
センスアンプ３の両端部のセンス線ＳＡおよびセンスバ
ー線ＳＡ＃にデータをそれぞれ送り込む。次に、センス
アンプ３の両端部にセンスするに充分な電位差が送り込
まれた時点で、カラムトランスファーゲートＴＣＧ１，
ＴＣＧ２をそれぞれ閉じ、センス制御線ＳＡＰの電位を
ＶCCに、センス制御線ＳＡＮの電位をＧＮＤに引き、セ
ンスアンプ３をスタートさせる。センスアンプ３の両端
部に充分大きな電位差がセンスできた時点で、ビット線
ＢＩＴおよびビットバー線ＢＩＴ＃とセンスアンプ３と
の間のトランスファーゲートＴＳＬ１，ＴＳＬ２をそれ
それ開き、ビット線ＢＩＴおよびビットバー線ＢＩＴ＃
をドライブしてメモリセル２にデータの書き込みを行
う。このように、データバスＤＡＴＡおよびデータバー
バスＤＡＴＡ＃を大振幅させないので、より早くより低
消費電力でデータを書き込むことができる。
に、このセンスアンプ３を使わなくてもデータバスＤＡ
ＴＡおよびデータバーバスＤＡＴＡ＃をフルスウイング
させ、ビット線ＢＩＴおよびビットバー線ＢＩＴ＃とセ
ンスアンプ３との間のトランスファーゲートＴＳＬ１，
ＴＳＬ２さらにカラムトランスファーゲートＴＣＧ１，
ＴＣＧ２を同時に開ければデータを書き込むことができ
るが、しかし、センスアンプ３を動作させることによ
り、より早くより低消費電力でデータを書き込むことが
できる。この書き込み時に、まず、データバスＤＡＴＡ
およびデータバーバスＤＡＴＡ＃はフルスウイングさせ
ず、データに応じたわずかな電位差を乗せ、カラムトラ
ンスファーゲートＴＣＧ１，ＴＣＧ２をそれぞれ開き、
センスアンプ３の両端部のセンス線ＳＡおよびセンスバ
ー線ＳＡ＃にデータをそれぞれ送り込む。次に、センス
アンプ３の両端部にセンスするに充分な電位差が送り込
まれた時点で、カラムトランスファーゲートＴＣＧ１，
ＴＣＧ２をそれぞれ閉じ、センス制御線ＳＡＰの電位を
ＶCCに、センス制御線ＳＡＮの電位をＧＮＤに引き、セ
ンスアンプ３をスタートさせる。センスアンプ３の両端
部に充分大きな電位差がセンスできた時点で、ビット線
ＢＩＴおよびビットバー線ＢＩＴ＃とセンスアンプ３と
の間のトランスファーゲートＴＳＬ１，ＴＳＬ２をそれ
それ開き、ビット線ＢＩＴおよびビットバー線ＢＩＴ＃
をドライブしてメモリセル２にデータの書き込みを行
う。このように、データバスＤＡＴＡおよびデータバー
バスＤＡＴＡ＃を大振幅させないので、より早くより低
消費電力でデータを書き込むことができる。
【００２２】さらに、ライトビット線の隣接リードビッ
ト線に対する干渉に対しても強い耐性を示す。書き込み
を行っているビット線の隣のビット線はリード状態にあ
るが、従来では、ビット線を支えているのはメモリセル
とビット線プルアップによってである。このため、ロー
レベルを支えているのは、メモリセルのみで、場合によ
ってはメモリ破壊を起こしていた。この第２の実施例で
はセンスアンプ３によってもローレベルに引いているの
で干渉に対しても強い耐性を示す。
ト線に対する干渉に対しても強い耐性を示す。書き込み
を行っているビット線の隣のビット線はリード状態にあ
るが、従来では、ビット線を支えているのはメモリセル
とビット線プルアップによってである。このため、ロー
レベルを支えているのは、メモリセルのみで、場合によ
ってはメモリ破壊を起こしていた。この第２の実施例で
はセンスアンプ３によってもローレベルに引いているの
で干渉に対しても強い耐性を示す。
【００２３】
【発明の効果】以上により本発明によれば、ビット線お
よびビットバー線とセンスアンプとの間に第１のトラン
スファーゲートを設けることにより、ビット線およびビ
ットバー線を第１のトランスファーゲートで分離してビ
ット線が大振幅することを防いでいるため、小面積で低
消費電力のセンスアンプを得ることができる。
よびビットバー線とセンスアンプとの間に第１のトラン
スファーゲートを設けることにより、ビット線およびビ
ットバー線を第１のトランスファーゲートで分離してビ
ット線が大振幅することを防いでいるため、小面積で低
消費電力のセンスアンプを得ることができる。
【００２４】また、センスアンプの両端部とビット線お
よびビットバー線との間にそれぞれ、オン抵抗の低い第
１のトランスファーゲートとオン抵抗の高い第２のトラ
ンスファーゲートとの並列回路をそれぞれ設けることに
より、第２のトランスファーゲートをオンさせてビット
線がセンスアンプにより弱く支えられるようにしている
ため、小面積でビット線干渉に強いセンスアンプを得る
ことができる。
よびビットバー線との間にそれぞれ、オン抵抗の低い第
１のトランスファーゲートとオン抵抗の高い第２のトラ
ンスファーゲートとの並列回路をそれぞれ設けることに
より、第２のトランスファーゲートをオンさせてビット
線がセンスアンプにより弱く支えられるようにしている
ため、小面積でビット線干渉に強いセンスアンプを得る
ことができる。
【図１】本発明の第１の実施例を示すＭＯＳ型スタティ
ックメモリ装置の回路図である。
ックメモリ装置の回路図である。
【図２】本発明の第２の実施例を示すＭＯＳ型スタティ
ックメモリ装置の回路図である。
ックメモリ装置の回路図である。
【図３】従来の資料１における４−Ｍｂ ＳＲＡＭ ｃ
ｈｉｐを示す図である。
ｈｉｐを示す図である。
２ メモリセル ３ センスアンプ ＴＳＧ１，ＴＳＧ２，ＴＳＬ１，ＴＳＬ２，ＴＳＳ１，
ＴＳＳ２ トランスファーゲート ＴＣＧ１，ＴＣＧ２ カラムトランスファーゲート ＢＩＴ ビット線 ＢＩＴ＃ ビットバー線 ＤＡＴＡ データバス ＤＡＴＡ＃ データバーバス
ＴＳＳ２ トランスファーゲート ＴＣＧ１，ＴＣＧ２ カラムトランスファーゲート ＢＩＴ ビット線 ＢＩＴ＃ ビットバー線 ＤＡＴＡ データバス ＤＡＴＡ＃ データバーバス
Claims (4)
- 【請求項１】 メモリセルが接続されるビット線および
ビットバー線のビット線ペア毎にセンスアンプを設け、
該センスアンプの両端部とビット線およびビットバー線
との間にそれぞれ第１のトランスファーゲートをそれぞ
れ設け、該センスアンプの両端部とデータバスおよびデ
ータバーバスとの間にそれぞれ第２のトランスファーゲ
ートをそれぞれ設け、 該メモリセルにデータを書き込むため、該第２のトラン
スファーゲートをオフした後、該センスアンプをスター
トさせる ＭＯＳ型スタティックメモリ装置。 - 【請求項２】 メモリセルが接続されるビット線および
ビットバー線のビット線ペア毎にセンスアンプを設け、
該センスアンプの両端部とビット線およびビットバー線
との間にそれぞれ、オン抵抗の低い第１のトランスファ
ーゲートとオン抵抗の高い第２のトランスファーゲート
との並列回路をそれぞれ設け、該センスアンプの両端部
とデータバスおよびデータバーバスとの間にそれぞれ第
３のトランスファーゲートをそれぞれ設けたＭＯＳ型ス
タティックメモリ装置。 - 【請求項３】 前記メモリセルからデータを読み出す場
合、前記センスアンプがセンスする前、前記第１のトラ
ンスファーゲートがオフであり、前記第２のトランスフ
ァーゲートがオンである請求項２に記載のＭＯＳ型スタ
ティックメモリ装置。 - 【請求項４】 前記メモリセルにデータを書き込む場
合、前記センスアンプがセンスした後、前記第１のトラ
ンスファーゲートがオンである請求項２に記載のＭＯＳ
型スタティックメモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5304281A JP2980797B2 (ja) | 1993-12-03 | 1993-12-03 | Ｍｏｓ型スタティックメモリ装置 |
| US08/303,329 US5566126A (en) | 1993-12-03 | 1994-09-09 | MOS static memory device incorporating modified operation of sense amplifier and transfer gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5304281A JP2980797B2 (ja) | 1993-12-03 | 1993-12-03 | Ｍｏｓ型スタティックメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07161192A JPH07161192A (ja) | 1995-06-23 |
| JP2980797B2 true JP2980797B2 (ja) | 1999-11-22 |
Family
ID=17931152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5304281A Expired - Fee Related JP2980797B2 (ja) | 1993-12-03 | 1993-12-03 | Ｍｏｓ型スタティックメモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5566126A (ja) |
| JP (1) | JP2980797B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5675542A (en) * | 1996-06-28 | 1997-10-07 | Cypress Semiconductor Corp. | Memory bit-line pull-up scheme |
| KR100209374B1 (ko) * | 1996-10-31 | 1999-07-15 | 김영환 | 컬럼 디코더 어레이 장치 |
| US5982673A (en) * | 1997-09-30 | 1999-11-09 | Siemens Aktiengesellschaft | Secondary sense amplifier with window discriminator for self-timed operation |
| JP3317270B2 (ja) * | 1999-03-17 | 2002-08-26 | 日本電気株式会社 | Ｓｒａｍ装置とその制御方法 |
| JP2004213829A (ja) | 2003-01-08 | 2004-07-29 | Renesas Technology Corp | 半導体記憶装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58169958A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | Ｍｉｓスタテイツク・ランダムアクセスメモリ |
| JPH0680806B2 (ja) * | 1986-11-18 | 1994-10-12 | 日本電気株式会社 | スタテイツク型ｍｉｓメモリセル |
| JPS63138598A (ja) * | 1986-11-28 | 1988-06-10 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPS63146293A (ja) * | 1986-12-09 | 1988-06-18 | Toshiba Corp | 半導体記憶装置 |
| US4980863A (en) * | 1987-03-31 | 1990-12-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device having switching circuit for coupling together two pairs of bit lines |
| JPH0682808B2 (ja) * | 1989-03-17 | 1994-10-19 | 株式会社東芝 | Ｍｏｓ型半導体集積回路装置 |
| KR920000409B1 (ko) * | 1989-11-30 | 1992-01-13 | 현대전자산업 주식회사 | 다이나믹램의 분리회로 |
| US5228106A (en) * | 1991-05-30 | 1993-07-13 | Integrated Device Technology, Inc. | Track-and-regenerate amplifiers and memories using such amplifiers |
| US5369622A (en) * | 1993-04-20 | 1994-11-29 | Micron Semiconductor, Inc. | Memory with isolated digit lines |
-
1993
- 1993-12-03 JP JP5304281A patent/JP2980797B2/ja not_active Expired - Fee Related
-
1994
- 1994-09-09 US US08/303,329 patent/US5566126A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07161192A (ja) | 1995-06-23 |
| US5566126A (en) | 1996-10-15 |
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