JPS63138598A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JPS63138598A
JPS63138598A JP61284645A JP28464586A JPS63138598A JP S63138598 A JPS63138598 A JP S63138598A JP 61284645 A JP61284645 A JP 61284645A JP 28464586 A JP28464586 A JP 28464586A JP S63138598 A JPS63138598 A JP S63138598A
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JP
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memory
line
control gate
transistor
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JP61284645A
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English (en)
Inventor
Kazuo Kobayashi
和男 小林
Yasushi Terada
寺田　康
Takeshi Nakayama
武志 中山
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G11C—STATIC STORES
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は不揮発性半導体記憶装置に゛関し、特に、不
揮発性で随時読出し書込み可能な不揮発性ＲＡＭのよう
な不揮発性半導体記憶装置に関する。
［従来の技術］ 電気的書換え可能な不揮発性半導体記憶装置としては、
たとえばＥＥＦＲＯＭがあるが、これには書込み時にミ
リ秒オーダの時間がかかることや、書換え回数に制限が
あるなどの欠点がある。このため、従来の不揮発性ＲＡ
Ｍは、高速な読出し書込みを担うスタティックＲＡＭセ
ルと、不揮発性記憶を担うＥＥＦＲＯＭセルの組合わせ
により実現されていた。
第６図は従来の不揮発性ＲＡＭにおける記憶セルの構成
を示した図である。この第６図は、ｌ５ＳＣＣＤｉｇｅ
ｓｔ　　ｏｆ　　Ｔｅｃｈ、Ｐａｐｅｒｓ、Ｐ１７０．
Ｆｅｂｒｕａｒｙ　　１９Ｊ１３で発表されたものであ
る。第６図において、記憶セルは４つのＭＯＳトランジ
スタＱ、ないしＱ４によって構成されたフリップフロッ
プおよび２つのトランスファゲートＱｓ、Ｑｓからなる
スタティックＲＡＭの記憶セル部分１と、ＦＬＯＴＯＸ
（Ｆｌｏａｔｉｎｇ　　Ｇａｔｅ　　ＴｏｎｎｅｌＯｘ
　ｆ　ｄ　ｅ）型の２重ゲートトランジスタＱ、および
２つのトランジスタＱ８．Ｑ９からなるＥＥＦＲＯＭの
記憶セル部分２の２つの部分によって構成される。
フリップフロップの出力（ＭＯＳトランジスタＱ４のド
レイン）はトランスファゲートＱａを介してＦＬＯＴＯ
Ｘ型トランジスタＱ７に接続されていて、記憶セル部分
１と２との間で記憶内容を授受することにより、不揮発
性ＲＡＭの機能が実現される。記憶セルの選択は、ワー
ド線ＷＬによって行なわれ、これによってトランスファ
ゲートＱｊ、Ｑ６が開かれ、ビット線ＢＬ、ＢＬを介し
て情報の読出しおよび書込みが行なわれる。情報の不揮
発性記憶は、トランスファゲートＱ８とトランジスタＱ
７およびＱ９を介して、端子ＣＬＲ。
ＰＲＯ，ＣＬＫおよび記憶セルの電源ラインｖ０゜に適
当な電圧の信号を与えることによって行なわれる。
、［発明が解決しようとする問題点］ 上述のごとく構成された従来の不揮発性ＲＡＭは、その
メモリセルがスタティックＲＡＭのメモリセルと、ＥＥ
ＰＲＯＭのメモリセルとを組合わせて構成されているた
め、１つのメモリセルあたりに必要なトランジスタの数
が多く、高集積化に不向きであるとともに、信号線の数
が多く、制御動作が複雑になるという問題点があった。
それゆえに、この発明の主たる目的は、メモリセルあた
りのトランジスタ数および信号線の数を低減した不揮発
性半導体記憶装置を提供することである。
［問題点を解決するための手段］ この発明はランダムアクセスメモリとリードオンリメモ
リとを備えた不揮発性半導体記憶装置であって、ランダ
ムアクセスメモリとして動作させるとき、メモリセルの
メモリトランジスタのソースをフローティングにし、入
力されたデータをセンスアンプにラッチした後、メモリ
セルに転送してメモリトランジスタに書込み、データを
読出すときにはメモリセルに記憶されたデータをセンス
アンプに転送して出力し、リードオンリメモリとして動
作させるとき、ビット線とコントロールゲート線とに高
電圧を印加してメモリセルにラッチされたデータをメモ
リトランジスタに書込むように構成したものである。
［作用］ この発明における不揮発性半導体記憶装置は、ランダム
アクセスメモリとして動作させるときにはメモリトラン
ジスタのソースをフローティングしてコントロールゲー
トとドレインとの間に形成された容量にデータの蓄積を
行ない、リードオンリメモリとして動作させるときには
、ビット線とコントロールゲート線を高電圧にした後、
メモリトランジスタのソースに電位を与えてメモリトラ
ンジスタが導通しているか否かを検出し、センスアンプ
を駆動してメモリトランジスタの容量にデータを蓄える
。
［発明の実施例］ 第１図はこの発明の一実施例の電気回路図であり、第２
Ａ図は第１図に示したメモリセルの具体的な電気回路図
であり、第２Ｂ図はメモリセルの他の例を示す電気回路
図であり、第３図は第１図に示したセンスアンプの構成
を示す電気回路図である。
まず、第１図ないし第３図を参照して、この発明の一実
施例の構成について説明する。なお、第１図に示した例
は、４ビツト構成で示している。
メモリセル１および２には、コントロールゲート線ＣＧ
Ｌ、とビット線ＢＬ、が接続され、メモリセル３にはコ
ントロールゲート線ＣＧＬ２とビット線ＢＬ２が接続さ
れている。コントロールゲート線ＣＧＬ、は高電圧切換
スイッチ５とプリチャージ回路１１に接続されるととも
に、トランジスタ３８のドレインに接続される。ビット
線ＢＬ。
は高電圧切換スイッチ６とプリチャージ回路１２に接続
されるとともに、トランジスタ３９のドレインに接続さ
れる。
コントロールゲート線ＣＧＬ２は高電圧切換スイッチ７
とプリチャージ回路１３に接続されるとともに、トラン
ジスタ４０のドレインに接続される。ビット線ＢＬ２は
高電圧切換スイッチ８とプリチャージ回路１４に接続さ
れるとともに、トランジスタ４１のドレインに接続され
る。さらに、メモリセル１および３にはワード線ＷＬ、
が接続され、メモリセル２および４にはワード線ＷＬ。
が接続される。ワード線ＷＬ、には高電圧切換スイッチ
９が接続され、ワード線ＷＬ２には高電圧切換スイッチ
１０が接続されている。
高電圧切換スイッチ６ないし１１には、高電圧ＶＰＦと
クロック信号φが与えられている。さらに、高電圧切換
スイッチ９および１０にはロウデコーダ１７からロウデ
コード信号が与えられる。
ロウデコーダ１７にはＸアドレスとロウデコーダ活性化
信号ＷＬＥが与えられている。ロウデコーダ１７はロウ
デコーダ活性化信号ＷＬＥが“Ｈ″レベルときに、Ｘア
ドレス信号によってワード線ＷＬ、またはＷＬ２を選択
する。
前述のトランジスタ３８のソースにはデータ線ＤＬ、が
接続され、トランジスタ３９のソースにはデータ線ＤＬ
、が接続され、トランジスタ４０のソースにはデータ線
ＤＬ２が接続され、トランジスタ４１のソースにはデー
タ線ＤＬ２が接続される。これらのトランジスタ３８な
いし４１の各ゲートにはＢＬＴ信号が与えられる。そし
て、トランジスタ３８はＢＬＴ信号に応じて導通し、コ
ントロールゲート線ＣＧＬＩとデータ線ＤＬ、を接続し
、トランジスタ３９はＢＬＴ信号に応じて導通し、ビッ
ト線ＢＬ、とデータ線ＤＬ、とを接続する。トランジス
タ４０はＢＬＴ信号に応じて導通し、コントロールゲー
ト線ＣＧＬ２とデータ線ＤＬ２を接続し、トランジスタ
４１はビット線ＢＬ２とデータ線ＤＬ２を接続する。
データ線ＤＬ、とＤＬ、との間にはトランジスタ４２が
接続され、このトランジスタ４２のゲートにはイコライ
ズ信号ＢＬＥＱが与えられる。そして、このトランジス
タ４２はイコライズ信号ＢＬＥＱに応じて導通し、デー
タ線ＤＬ、とＤＬ。
とを共通電位にする。また、データ線ＤＬ２とＤτ７と
の間にはトランジスタ４３が接続され、このトランジス
タ４３のゲートにはイコライズ信号ＢＬＥＱ信号が与え
られる。そして、このトランジスタ４３はＢＬＥＱ信号
に応じて導通し、データ線ＤＬ２とＤＬ２とを共通電位
にする。
データ線ＤＬ、とＤＬ、との間にはセンスアンプ１５が
接続され、データ線ＤＬ２とＤＬ２との間にはセンスア
ンプ１６が接続される。センスアンプ１５はデータ線Ｄ
Ｌ、とＤＬ、との間の電位差を増幅するものであり、セ
ンスアンプ１６はデータ線ＤＬ２とＤＬ２との間の電位
差を増幅するものである。なお、センスアンプ１５およ
び１６はセンスアンプ活性化信号π、Ｓｏに応じて導通
するトランジスタ４８．４９によって能動化される。こ
れらのセンスアンプ１５および１６は、第５図に示すよ
うにトランジスタ１５１ないし１５４を含んで構成され
る。
データ線ＤＬ、はさらにトランジスタ４４のドレインに
接続され、データ繰下τ下はトランジスタ４５のドレイ
ンに接続され、データ線ＤＬ２はトランジスタ４６のド
レインに接続され、データ線ＤＬ、はトランジスタ４７
のドレインに接続される。トランジスタ４４および４６
のそれぞれのソースはＩ１０線２７に接続され、トラン
ジスタ４５および４７の各ソースはＩ１０線２８に接続
される。
トランジスタ４４および４５のゲートには、コラムデコ
ーダ１８からコラムデコード信号３６が与えられ、トラ
ンジスタ４６および４７のゲートにはコラムデコード信
号３７が与えられる。コラムデコーダ１８にはコラムデ
コーダ活性化信号ＹＧＥが与えられる。コラムデコーダ
１８はこのコラムデコーダ活性化信号ＹＧＥに応じて、
Ｙアドレス信号に基づいて、コラムデコード信号３６ま
たは３７を出力する。コラムデコーダ１８はコラムデコ
ード信号３６を出力したとき、トランジスタ４４および
４５を導通させて、データ線ＤＬ。
をＩ１０線２７に接続し、データ線ＤＬ、を■／゛じ一
線２８に接続する。また、コラムデコード信号３７が出
力されたときには、トランジスタ４６および４７がそれ
ぞれ導通し、データ線ＤＬ２と１１０線２７が接続され
、データ線ＤＬ２とＩ１０線２８とが接続される。
次に、第２Ａ図を参照して、メモリセル１ないし４の構
成について説明する。ＥＥＦＲＯＭメモリトランジスタ
１０１のドレイン１０２とコントロールゲート１０３と
の間には容量１０６が接続され、この容量１０６がＲＡ
Ｍのメモリセルとなる。さらに、ＥＥＦＲＯＭメモリト
ランジスタ１０１のドレイン１０２はセレクトトランジ
スタ１０７のソースに接続され、ＥＥＦＲＯＭメモリト
ランジスタ１０１のコントロールゲート１０３はセレク
トトランジスタ１０ｇのソースに接続される。
セレクトトランジスタ１０７および１０８の各ゲートは
ワード線ＷＬ、に接続され、セレクトトランジスタ１０
７のドレインはビット線ＢＬ、に接続され、セレクトト
ランジスタ１０８のドレインはコントロールゲート線Ｃ
ＧＬ、に接続される。
さらに、ＥＥＦＲＯＭメモリトランジスタ１０１のソー
ス１０４はソース線トランジスタ１０９のドレインに接
続される。このソース線トランジスタ１０９はＥＥＦＲ
ＯＭメモリトランジスタ１０１のデータの読出し時にそ
のソースに電源ライン１００から電流を供給するための
ものである。
なお、第２Ｂ図に示したメモリセルは、ソース線トラン
ジスタ１０９のゲートとソースとを共通接続し、ＥＥＲ
信号を与えるようにしたものであって、それ以外は第２
Ａ図と同様にして構成される。
第４Ａ図はこの発明の一実施例をＤＲＡＭとして動作さ
せたときのタイミング図であり、ｍ４Ｂ図は同じ（ＥＥ
ＦＲＯＭの書込み動作におけるタイミング図であり、第
４Ｃ図はＥＥＦＲＯＭの読出し動作におけるタイミング
図である。
次に、第１図ないし第４Ｃ図を参照して、この発明の一
実施例の具体的な動作について説明する。
まず、通常のＤＲＡＭ動作について説明する。ＤＲＡＭ
動作時には、ＥＥＲ信号は“Ｌ゛レベルあり、ＥＥＦＲ
ＯＭメモリトランジスタ１０１のソースは電気的にフロ
ーティング状態となっていて、セレクトトランジスタ１
０７および１０ｇによって選択される容ｉｎ１１０６に
データが蓄積されるようになる。
初めに、メモリセル１にデータ“０”を書込む場合につ
いて説明する。データの書込みは、図示しないライトイ
ネーブル（ＷＥ）信号がＬ”レベルになると始まる。そ
れによって、コラムデコーダ活性化信号ＹＧＥが“Ｈル
ベルとなり、選択されたコラムのＹゲートトランジスタ
４４，４５が導通する。そして、“０”の書込み時には
、Ｉ１０線２７は“Ｌ″レベルあり、Ｉ１０線２８は“
Ｈ°レベルであるので、データ線ＤＬ、は“Ｌ″レベル
あり、データ線下τは“Ｈ″レベルなる。このとき、ト
ランジスタ３８および３９はＢＬＴ信号が″Ｌ″レベル
のため非導通になっており、またセンスアンプ活性化信
号百７は“Ｌ°レベルとなっていて、センスアンプ１５
は活性化されている。このため、入力データは直ちにセ
ンスアンプ１５にストアされる。
次に、コラムデコーダ活性化信号ＹＧＥが“Ｌ″レベル
なり、ＢＬＴ信号が″Ｈルベルになる。
そして、センスアンプ１５により、コントロールゲート
線ＣＧＬ、は“Ｌ″レベルなり、ビット線ＢＬ、は“Ｈ
”レベルにそれぞれ充放電される。
次に、ロウデコーダ活性化、信号ＷＬＥが“Ｈ”レベル
になると、ロウデコーダ１７はワード線ＷＬ、を選択す
る。このようにして、Ｅ　Ｅ　Ｐ　ＲＯＭメモリトラン
ジスタ１０１のドレイン１０２が“Ｈ”レベルになり、
そのゲート１０３がＬ”レベルに充電され、容量１０６
にデータが蓄積される。
入力データが“１″のときも同様の動作を行なう。
なお、以下、すべて“Ｏ′書込みあるいは“０″読出し
を例にとって説明する。
次に、同じＤＲＡＭ動作での“０１続出しについて説明
する。まず、図示しないＯＥ倍信号“Ｌ０レベルになり
、ＢＬＴ信号が“Ｈ″レベルなって、トランジスタ３８
ないし４１が導通すると、コントロールゲート線ＣＧＬ
、とデータ線ＤＬ、。
ビット線ＢＬ、とデータ線ＤＬ、、　　コントロールゲ
ート線ＣＧＬ２とデータ線ＤＬ２およびビット線ＢＬ２
とデータ線下り、がそれぞれ接続される。
次いで、センスアンプ活性化信号−６−が“Ｈ″レベル
なってセンスアンプ１５が非活性化される。
次に、イコライズ信号ＢＬＥＱが“Ｈ”レベルとなり、
トランジスタ４２および４３が導通ずると、コントロー
ルゲート線ＣＧＬ、とデータ線ＤＬＩ＋　　ビット線Ｂ
Ｌ、とデータ繰下１］、コントロールゲート線ＣＧＬ２
とデータ線ＤＬ２およびビット線ＢＬ２とデータ線ＤＬ
２がそれぞれ同じ電位にイコライズされる。そして、イ
コライズ信号ＢＬＥＱが″Ｌ″レベルになるとともに、
ロウデコーダ活性化信号ＷＬＥが“Ｈ°レベルになる。
すると、ロウデコーダ１７はワード線ＷＬ、を選択して
“Ｈ２レベルにし、メモリセルのＥＥＰＲＯＭメモリト
ランジスタ１０１のドレイン１０２およびコントロール
ゲート１０３がそれぞれビット線ＢＬ、とコントロール
ゲート線ＣＧＬ、に接続され、それらの間にわずかの電
位差を生じさせる。
その後、センスアンプ活性化信号Ｓｏを“Ｌ“レベルに
して、センスアンプ１５を活性化し、その電位差を増幅
する。このようにして、容ｉｉ。
６のデータはセンスアンプ１５にストアされ、さらにビ
ット線ＢＬ、、　　コントロールゲート線ＣＧＬ、がそ
れぞれ″″ＨＨルベル′Ｌ０レベルになり、改めて容量
１０６に再書込みが行なわれる。
その後、ロウデコーダ活性化信号ＷＬＥを“Ｌ“レベル
にした後、コラムデコーダ活性化信号ＹＧＥを“Ｈ”レ
ベルとし、Ｙゲートトランジスタ４４および４５を導通
させて、データが１１０線２７、Ｉ１０線２８から読出
される。
次に、ＥＥＦＲＯＭモードでの動作について説明する。
まず、モード切換信号をたとえば°Ｌ”レベルに設定し
て、ＥＥＦＲＯＭモードにする。
初めに、書込動作について説明する。入力データをセン
スアンプ１５にラッチするまでは、前述のＤＲＡＭモー
ドの説明と同じである。その後、センスアンプ１５にラ
ッチされたデータは、メモリセル１のＥＥＰＲＯＭメモ
リトランジスタ１０１に不揮発な書込みがなされる。以
下、これを内部サイクルと称する。コラムデコーダ活性
化信号ＹＧＥが“Ｌ″レベルなった後、Ｙデコード信号
３６が″Ｌルベルとなって、トランジスタ４４および４
５が非導通になり、ロウデコーダ活性化信号ＷＬＥがＨ
”レベルになると、ワード線ＷＬ、が“Ｈルベルになる
。
一方、内部サイクルに入るとともに、チャージポンプ（
図示せず）によって不揮発な書込みのための高電圧プロ
グラムパルスＶＰＰが１５ないし２０Ｖ程度の値となる
。但し、内部サイクル以外ではＯｖである。
また、各ビット線ＢＬ、、ＢＬ２．　コントロールゲー
ト線ＣＧＬ、、ＣＧＬ２．　　ワード線ＷＬ、。
ＷＬ２に設けられた高電圧切換スイッチ５ないし１０を
活性化するために、図示しない発振器から５ないし１０
ＭＨｚ程度の発振周波数のクロック信号φが内部サイク
ル中に発振する。したがって、これらの高電圧切換スイ
ッチ５ないし１０によって選択されたワード線ＷＬ、は
、高電圧ＶＰＰの値まで立上がる。さらに、たとえば入
力データが“０＃のときには、ビット線ＢＬ、が”Ｈ−
レベルとなり、コントロールゲート線ＣＧＬ、は“Ｌ“
レベルとな？ているので、高電圧切換スイッチ５によっ
てビット線ＢＬ、は高電圧Ｖｐｐの値に立上がり、コン
トロールゲート線ＣＧＬ、はＯｖのままとなる。
すなわち、ＥＥＰＲＯＭメモリトランジスタ１０１のド
レインには高電圧ＶＰＰが与えられ、コントロールゲー
ト１０３から電子が引き抜かれ、ＥＥＦＲＯＭメモリト
ランジスタ１０１のしきい値電圧ｖｔｈは負の方向にシ
フトして、０”の書込みが行なわれる。なお、“１“の
書込み時には、同様にして、コントロールゲート線ＣＧ
Ｌ。
が高電圧ＶＰＰの値に立上がり、ビット線ＢＬ。
がＯｖとなり、コントロールゲート１０３に電子が注入
されて、ＥＥＰＲＯＭメモリトランジスタ１０１のしき
い値電圧が正の方向にシフトする。
次に、第４Ｃ図を参照して、ＥＥＦＲＯＭの読出し動作
について説明する。初めに、図示しないＯＥ倍信号立下
がり、それによってＥＥＲ信号が“Ｈ”　レベルとなり
、ＥＥＰＲＯＭメモリトランジスタ１０１のソース１０
４は電源電圧ＶＣＣレベルに充電される。一方、ＯＥ倍
信号立下がりでイコライズ信号ＢＬＥＱが“Ｈ′となり
、ビット線ＢＬ、とデータ線ＤＬ、、　　コントロール
ゲート線ＣＧＬ、とデータ線ＤＬ、が同じ電位にイコラ
イズされる。
次に、プリチャージ信号ＥＥＰＨに応じてプリチャージ
回路１１ないし１４がコントロールゲート線ＣＧＬ、と
データ線ＤＬ、、　　ビット線ＢＬ。
とデータ線下τπを充電する。そして、ロウデコーダ活
性化信号ＷＬＥを“Ｈ”にすると、ロウデコーダ１７は
ワード線ＷＬ、を“Ｈ″レベルするとともに、ＥＥＦＲ
ＯＭメモリトランジスタ１０１のしきい値電圧ｖｔｈが
負のときには、プリチャージされたコントロールゲート
線ＣＧＬ、の電位によってＥＥＦＲＯＭメモリトランジ
スタ１０１が導通し、ビット線ＢＬ、とデータ繰下Ｔ下
がさらにコントロールゲート線ＣＧＬ、のレベル以上に
充電される。たとえば、コントロールゲート線ＣＧＬ、
が３ｖであり、ＥＥＰＲＯＭメモリトランジスタ１０１
のしきい値電圧ｖｔｈが−ＩＶとすると、ビット線ＢＬ
、のレベルは４ｖになる。また、ＥＥＦＲＯＭメモリト
ランジスタ１０１のしきい値電圧ｖｔｈが正のときには
、ＥＥＦＲＯＭメモリランジスタ１０１は導通せず、ビ
ット線ＢＬ、とデータ線ＤＬ可は充電されず、プリチャ
ージレベルのままとなる。
したがって、ＥＥＦＲＯＭメモリトランジスタ１０１に
“１”が書込まれているとき、センスアンプ１５によっ
て“１”を読出すときには、プリチャージレベルに差を
つけて、ビット線ＢＬ、とデータ繰下Ｔ下の電位がコン
トロールゲート線ＣＧＬ、とデータ線ＤＬ、の電位より
も少なくとも小さくなるようにする必要がある。つまり
、ワード線ＷＬ、を“Ｈ”レベルにして、センスアンプ
１５を最適条件で駆動させるには、センス時におけるコ
ントロールゲート線ＣＧＬ、とデータ線ＤＬ１のレベル
が同じくセンス時のビット線ＢＬ。
とデータ線ＤＬ、のそれぞれの“Ｏ”書込み時と“１”
書込み時のレベルの中間になるように、コントロールゲ
ート線ＣＧＬ、とデータ線ＤＬ、。
ビット線ＢＬ、とデータ線ＤＬ、のプリチャージレベル
を設定すればよい。
第５Ａ図はストア動作におけるタイミング図であり、第
５Ｂ図はリコール動作におけるタイミング図である。
次に、第５Ａ図を参照して、ＤＲＡＭのデータをＥＥＦ
ＲＯＭに書込むストア動作について説明する。まず、第
５Ａ図に示す５ＴＯＲＥ信号が“Ｌ”になるとともに、
ＢＬＴ信号が“Ｈ″となり、コントロールゲート線ＣＧ
Ｌ、とデータ線ＤＬｌ＋　　ビット線ＢＬ、とデータ線
ＤＬ、が接続される。また、センスアンプ活性化信号茗
τも“Ｈ“レベルとなり、センスアンプ１５．１６はそ
れぞれ非活性化状態となる。次に、イコライズ信号ＢＬ
ＥＱが“Ｈ”レベルとなって、トランジスタ４２が導通
し、コントロールゲート線ＣＧＬ、とデータ線ＤＬ、お
よびビット線ＢＬ、とデータＣＩ耳が同電位になる。
次に、ロウデコーダ活性化信号ＷＬＥが“Ｈ”レベルに
なると、ロウデコーダ１７はワード線ＷＬ、を“Ｈ２レ
ベルにする。それによって、容量１０６に蓄積されたデ
ータが読出される。すなわち、“θ″書込時には、ビッ
ト線ＢＬ、とデータ線ＤＬ、がコントロールゲート線Ｃ
ＧＬ、とデータ線ＤＬ、よりもわずかに高い電位となる
。そして、センスアンプ活性化信号１；が“Ｌ”レベル
となり、センスアンプ１５が活性化されて、この電位差
が増幅される。その結果、ビット線ＢＬ、とデータ線Ｄ
Ｌ、ＥＥＰＲＯＭメモリトランジスタ１０１のドレイン
は″Ｈ″レベルとなり、コントロールゲート線ＣＧＬ、
とデータ線ＤＬ、とメモリトランジスタ１０１のコント
ロールゲート１０３は”Ｌ“レベルになる。
その後、次の不揮発な書込みサイクルに移る。
これを以下、外部サイクルと称する。ＥＥＦＲＯＭメモ
リトランジスタ１０１に書込みを行なうサイクルは内部
サイクルと称する。まず、図示しない高周波発振器が動
作し、クロックパルスφが出力され、高電圧を発生する
チャージポンプ（図示せず）が駆動される。同時に、高
電圧切換スイッチ６および９が選択され、それぞれの出
力が高電圧ＶＰＰに立上がる。それによって、ビット線
ＢＬ、とワード線ＷＬ、が高電圧ｖｐ　ｒに昇圧され、
ＥＥＰＲＯＭメモリトランジスタ１０１のコントロール
ゲート１０３から電子が引き抜かれ、ＥＥＦＲＯＭメモ
リトランジスタ１０１のしきい値電圧ｖｔｈは負の方向
にシフトし、“０１の不揮発な書込みが完了する。
次に、第５Ｂ図を参照して、ＥＥＦＲＯＭメモリトラン
ジスタ１０１のデータをＤＲＡＭセルに書込むリコール
動作について説明する。初めに、第５Ｂ図に示すＲＥＣ
ＡＬＬ信号が“Ｌ”レベルになるとともに、ＢＬＴ信号
が“Ｈ″レベルなり、コントロールゲートＣＧＬ、とデ
ータ線ＤＬ、とが接続され、ビット線ＢＬ、とデータ線
ＤＬ〒がそれぞれ接続される。さらに、センスアンプ活
性化信号Ｓｏが“Ｈ“レベルとなり、センスアンプ１５
が非活性となり、イコライズ信号ＢＬＥＱがａＨルベル
になって、コンロールゲート線ＣＧＬ、とデータ線ＤＬ
、、　　ビット線ＢＬ、とデータ線ＤＬ、が同一電位に
イコライズされる。
次に、イコライズ信号ＢＬＥＱが“Ｌ”レベルになると
ともに、プリチャージ信号ＥＥＰＲが“Ｈ°レベルとな
って、プリチャージ回路１１および１２によって、コン
トロールゲート線ＣＧＬ、とデータ線ＤＬ、、　　ビッ
ト線ＢＬ、とデータ線ＤＬ、が成る電位に充電される。
プリチャージ信号ＥＥＰＲの立下がりとともに、ＥＥＰ
Ｒ信号が“Ｈルーベルになって、メモリセル１内のトラ
ンジスタ１０９が導通し、ＥＥＦ”ＲＯＭメモリトラン
ジスタ１０１のソース１０４に電源電圧ＶＣＣが印加さ
れる。したがって、ＥＥＲＰＯＭメモリトランジスタ１
０１のしきい値電圧ｖｔｈが負のとき（“θ″書込時）
には、のソース１０４の電圧ＶＣＣによってビット線Ｂ
Ｌ、が電源電圧Ｖｃｅ近くまで充電される。
また、ＥＥＦＲＯＭメモリトランジスタ１０１のしきい
値電圧ｖｔｈが正のとき（“１”書込時）には、ＥＥＦ
ＲＯＭメモリトランジスタ１０１は導通せず、ビット線
ＢＬ、はプリチャージレベルのままである。すなわち、
ＥＥＦＲＯＭメモリトランジスタ１０１のデータを正し
く読出すためには、コントロールゲート線ＣＧＬ、のプ
リチャージレベルをビット線ＢＬ、のプリチャージレベ
ルよりも高く、かつ電源電圧ＶＣＣより低く設定しなけ
ればならない。次いで、センスアンプ活性化信号Ｓｏを
“Ｌ°レベルにし、センスアンプ１５を活性化して、コ
ントロールゲート線ＣＧＬＩとデータ線ＤＬ、、　　ビ
ット線ＢＬ、とデータ線ＤＬ下の電位差を完全にＬ／Ｈ
まで増幅する。これにより、ＥＥＦＲＯＭＩ　０１のデ
ータが正しく容量１０６に蓄えられる。
［発明の効果］ 以上のように、この発明によれば、メモリトランジスタ
のコントロールゲートとドレインとの間に容量を形成し
てメモリセルを構成し、リードオンリメモリとして動作
させてメモリトランジスタへの書込み時にセンスアンプ
をデータラッチとして利用するようにしたので、高集積
度の不揮発性半導体記憶装置を得ることができる。
【図面の簡単な説明】
第１図はこの発明の一実施例の電気回路図である。第２
Ａ図および第２Ｂ図は第１図に示したメモリセルの具体
的な電気回路図である。第３図は第１図に示したセンス
アンプの電気回路図である。 第４Ａ図はこの発明の一実施例をＤＲＡＭとして動作さ
せるときのタイミング図であり、第４Ｂ図は同じ＜ＥＥ
ＰＲＯＦＩ／１の書込み動作におけるタイミング図であ
り、第４Ｃ図はＥＥＦＲＯＭの読出し動作におけるタイ
ミング図である。第５Ａ図はこの発明の一実施例のスト
ア動作におけるタイミング図であり、第５Ｂ図は同じく
リコール動作におけるタイミング図である。

Claims (2)

    【特許請求の範囲】
  1. （１）ランダムアクセスメモリとリードオンリメモリと
    を備えた不揮発性半導体記憶装置であって、 そのコントロールゲートとドレインとの間に容量が接続
    されたメモリトランジスタを含み、ビット線とコントロ
    ールゲート線とワード線とに接続されるメモリ、 前記ビット線と前記コントロールゲート線とに接続され
    、データをラッチするセンスアンプ、書込み時に前記セ
    ンスアンプにラッチされたデータを前記メモリセルに転
    送し、読出し時に該メモリセルに記憶されたデータを該
    センスアンプに転送する転送手段、 前記リードオンリメモリへの書込み時に前記ビット線と
    前記コントロールゲート線とに高電圧を印加する高電圧
    印加手段、および 前記メモリセルをランダムアクセスメモリとして動作さ
    せるとき、該メモリセルのメモリトランジスタのソース
    をフローティングにし、該メモリセルをリードオンリメ
    モリとして動作させるとき、該メモリトランジスタのソ
    ースに電圧を印加する手段を備えた、不揮発性半導体記
    憶装置。
  2. （２）さらに、前記メモリセルをリードオンリメモリと
    して動作させてデータを読出すとき、前記コントロール
    ゲート線と前記ビット線の電位を異なるレベルに予め充
    電する手段を含む、特許請求の範囲第１項記載の不揮発
    性半導体記憶装置。
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