JP2729302B2 - 半導体記憶装置におけるデータ転送方法 - Google Patents
半導体記憶装置におけるデータ転送方法Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置におけるデータ転送方法
に関し、さらに特定的には、内部にランダムアクセスメ
モリ（RAM）ポートと、シリアルアクセスメモリ（SAM）
ポートとを有する２ポートメモリ装置におけるデータ転
送方法に関する。
に関し、さらに特定的には、内部にランダムアクセスメ
モリ（RAM）ポートと、シリアルアクセスメモリ（SAM）
ポートとを有する２ポートメモリ装置におけるデータ転
送方法に関する。
［従来の技術］ 近年、グラフィックディスプレイシステムへの応用を
目的とした２ポートメモリ装置が提案されている。この
２ポートメモリ装置は、ランダムにアクセス可能なRAM
ポートと、シリアルにアクセス可能なSAMポートの２つ
のポートを有しており、その詳細は、たとえば、「日経
エレクトロニクス」誌 1985年８月12日号（p.211〜24
0）に示されている。また、従来のRAMポートとSAMポー
ト間でのデータ転送方法は、たとえば特開昭62−242252
号公報に示されたものがある。以下、これらの従来例に
ついて説明する。
目的とした２ポートメモリ装置が提案されている。この
２ポートメモリ装置は、ランダムにアクセス可能なRAM
ポートと、シリアルにアクセス可能なSAMポートの２つ
のポートを有しており、その詳細は、たとえば、「日経
エレクトロニクス」誌 1985年８月12日号（p.211〜24
0）に示されている。また、従来のRAMポートとSAMポー
ト間でのデータ転送方法は、たとえば特開昭62−242252
号公報に示されたものがある。以下、これらの従来例に
ついて説明する。
第３図は、従来の２ポートメモリ装置の概略構成を示
すブロック図である。図において、この２ポートメモリ
装置は、RAM（ランダムアクセスメモリ）１と、SAM（シ
リアルアクセスメモリ）２と、転送部３と、制御回路４
とを備えている。RAM1は、メモリセルアレイ11と、行デ
コーダ12と、I/Oスイッチ13と、列デコーダ14とから構
成される。メモリセルアレイ11には、複数本のワード線
WLと、複数組のビット線対BL,▲▼とが交差して配
置され、それぞれの交点にはメモリセルMCが設けられて
いる。行デコーダ12は、入力される行アドレスに基づい
て、複数本のワード線WLの中から１本のワード線を選択
する。I/Oスイッチ13は、各ビット線BLおよび▲▼
に対して設けられるとともに、I/O線15と共通接続され
ている。列デコーダ14は、入力される列アドレスに基づ
いてI/Oスイッチ13を選択的に開閉させることにより、
所望のビット線対BLおよび▲▼を選択する。周知の
ごとく、このようなRAM1では、任意のメモリセルMCに対
して随時にデータの書込および読出が可能である。
すブロック図である。図において、この２ポートメモリ
装置は、RAM（ランダムアクセスメモリ）１と、SAM（シ
リアルアクセスメモリ）２と、転送部３と、制御回路４
とを備えている。RAM1は、メモリセルアレイ11と、行デ
コーダ12と、I/Oスイッチ13と、列デコーダ14とから構
成される。メモリセルアレイ11には、複数本のワード線
WLと、複数組のビット線対BL,▲▼とが交差して配
置され、それぞれの交点にはメモリセルMCが設けられて
いる。行デコーダ12は、入力される行アドレスに基づい
て、複数本のワード線WLの中から１本のワード線を選択
する。I/Oスイッチ13は、各ビット線BLおよび▲▼
に対して設けられるとともに、I/O線15と共通接続され
ている。列デコーダ14は、入力される列アドレスに基づ
いてI/Oスイッチ13を選択的に開閉させることにより、
所望のビット線対BLおよび▲▼を選択する。周知の
ごとく、このようなRAM1では、任意のメモリセルMCに対
して随時にデータの書込および読出が可能である。
転送部３は、RAM1とSAM2との間に設けられ、RAM1とSA
M2相互間のデータ転送を行なう。この転送部３は、各ビ
ット線対BL,▲▼ごとに設けられたプリチャージ回
路31,センスアンプ32およびトランスファゲート33を含
む。各プリチャージ回路31は、タイミング制御回路（図
示せず）から与えられるプリチャージ信号PRによって、
対応のビット線対BL,▲▼をプリチャージする。各
センスアンプ32は、データの読出あるいは書込時におい
て対応のビット線対BL,▲▼間に現われる微小電位
差を増幅する。これらセンスアンプ32は、制御回路４か
ら延びるセンスアンプ活性化信号線対SD,▲▼によ
って活性化される。各トランスファゲート33は、与えら
れる転送信号TGに応じて、対応のビット線対BL,▲
▼とSAM2との間の開閉を制御する。
M2相互間のデータ転送を行なう。この転送部３は、各ビ
ット線対BL,▲▼ごとに設けられたプリチャージ回
路31,センスアンプ32およびトランスファゲート33を含
む。各プリチャージ回路31は、タイミング制御回路（図
示せず）から与えられるプリチャージ信号PRによって、
対応のビット線対BL,▲▼をプリチャージする。各
センスアンプ32は、データの読出あるいは書込時におい
て対応のビット線対BL,▲▼間に現われる微小電位
差を増幅する。これらセンスアンプ32は、制御回路４か
ら延びるセンスアンプ活性化信号線対SD,▲▼によ
って活性化される。各トランスファゲート33は、与えら
れる転送信号TGに応じて、対応のビット線対BL,▲
▼とSAM2との間の開閉を制御する。
SAM2は、データレジスタ21と、シリアルセレクタ22と
を含む。データレジスタ21は、各ビット線BL,▲▼
ごとに設けられ、メモリセルアレイ11における１行分
（１ワード線分）のデータを保持する。シリアルセレク
タ22は、データレジスタ21に保持されたデータを読出し
てシリアルに入出力線23へ出力するとともに、入出力線
23を介して入力されるシリアルデータをデータレジスタ
21に書込む。
を含む。データレジスタ21は、各ビット線BL,▲▼
ごとに設けられ、メモリセルアレイ11における１行分
（１ワード線分）のデータを保持する。シリアルセレク
タ22は、データレジスタ21に保持されたデータを読出し
てシリアルに入出力線23へ出力するとともに、入出力線
23を介して入力されるシリアルデータをデータレジスタ
21に書込む。
次に、第４図を参照して、第３図における転送部３お
よびその周辺回路の回路構成を説明する。メモリセルMC
0は、Ｎチャネル型のMOSトランジスタ（以下、NMOSトラ
ンジスタと称す）NQ1とキャパシタＣとで構成され、ワ
ード線WLをＨレベルにすることによって選択される。プ
リチャージ回路310は、NMOSトランジスタNQ2およびNQ3
がビット線BL0と▲▼０との間に直列に介挿されて
構成される。各NMOSトランジスタNQ2およびNQ3のゲート
には、図示しないタイミング制御回路からプリチャージ
信号PRが与えられる。そして、プリチャージ回路31
0は、プリチャージ信号PRがＨレベルのとき、オンとな
り、プリチャージ電圧Vcc/2をビット線対BL0,▲▼
０に印加する。これによって、ビット線対BL0,▲▼
０がプリチャージされる。センスアンプ320は、互いに
クロスカップルされた１対のNMOSトランジスタNQ4およ
びNQ5と１対のＰチャネル型MOSトランジスタ（以下、PM
OSトランジスタと称す）PQ1およびPQ2とで構成される。
このセンスアンプ320は、制御回路４からのセンスアン
プ活性化信号線対SD,▲▼が、それぞれ、Ｈレベル,
Lレベルになることによって、ビット線対BL0,▲▼
０間の微小電位差を増幅する。トランスファゲート330
は、ビット線対BL0,▲▼０とデータレジスタ210の
記憶ノード対DR0,▲▼０との間にそれぞれ介挿され
た２個のNMOSトランジスタNQ6およびNQ7によって構成さ
れる。これらNMOSトランジスタNQ6およびNQ7は、転送信
号TGがＨレベルのときにオンとなり、ビット線対BL0,▲
▼０と記憶ノード対DR0,▲▼０とを接続する。
データレジスタ210は、ビット線対BL0,▲▼０間に
互いに逆向きに並列接続された２個のインバータIV1お
よびIV2によって構成される。
よびその周辺回路の回路構成を説明する。メモリセルMC
0は、Ｎチャネル型のMOSトランジスタ（以下、NMOSトラ
ンジスタと称す）NQ1とキャパシタＣとで構成され、ワ
ード線WLをＨレベルにすることによって選択される。プ
リチャージ回路310は、NMOSトランジスタNQ2およびNQ3
がビット線BL0と▲▼０との間に直列に介挿されて
構成される。各NMOSトランジスタNQ2およびNQ3のゲート
には、図示しないタイミング制御回路からプリチャージ
信号PRが与えられる。そして、プリチャージ回路31
0は、プリチャージ信号PRがＨレベルのとき、オンとな
り、プリチャージ電圧Vcc/2をビット線対BL0,▲▼
０に印加する。これによって、ビット線対BL0,▲▼
０がプリチャージされる。センスアンプ320は、互いに
クロスカップルされた１対のNMOSトランジスタNQ4およ
びNQ5と１対のＰチャネル型MOSトランジスタ（以下、PM
OSトランジスタと称す）PQ1およびPQ2とで構成される。
このセンスアンプ320は、制御回路４からのセンスアン
プ活性化信号線対SD,▲▼が、それぞれ、Ｈレベル,
Lレベルになることによって、ビット線対BL0,▲▼
０間の微小電位差を増幅する。トランスファゲート330
は、ビット線対BL0,▲▼０とデータレジスタ210の
記憶ノード対DR0,▲▼０との間にそれぞれ介挿され
た２個のNMOSトランジスタNQ6およびNQ7によって構成さ
れる。これらNMOSトランジスタNQ6およびNQ7は、転送信
号TGがＨレベルのときにオンとなり、ビット線対BL0,▲
▼０と記憶ノード対DR0,▲▼０とを接続する。
データレジスタ210は、ビット線対BL0,▲▼０間に
互いに逆向きに並列接続された２個のインバータIV1お
よびIV2によって構成される。
なお、メモリセルMC1,プリチャージ回路311,センスア
ンプ321,トランスファゲート331およびデータレジスタ2
11も、それぞれ、メモリセルMC0,プリチャージ回路310,
センスアンプ320,トランスファゲート330およびデータ
レジスタ210と同じ構成である。また、第４図では簡単
化のため、これらメモリセル，プリチャージ回路，セン
スアンプ，トランスファゲートおよびデータレジスタを
２組しか示していないが、実際には第３図に示すように
多数組存在する。
ンプ321,トランスファゲート331およびデータレジスタ2
11も、それぞれ、メモリセルMC0,プリチャージ回路310,
センスアンプ320,トランスファゲート330およびデータ
レジスタ210と同じ構成である。また、第４図では簡単
化のため、これらメモリセル，プリチャージ回路，セン
スアンプ，トランスファゲートおよびデータレジスタを
２組しか示していないが、実際には第３図に示すように
多数組存在する。
制御回路４は、センスアンプ活性化信号線対SD,▲
▼間に直列に介挿された２個のNMOSトランジスタNQ8,
NQ9と、センスアンプ活性化信号線SDと電源VCCとの間に
介挿されたPMOSトランジスタPQ3と、センスアンプ活性
化信号線▲▼と接地との間に介挿されたNMOSトラン
ジスタNQ10とによって構成される。NMOSトランジスタNQ
8およびNQ9の各ゲートには、図示しないタイミング制御
回路からプリチャージ信号PRが与えられる。そして、こ
れらNMOSトランジスタNQ8およびNQ9は、プリチャージ信
号PRがハイレベルのとき、オンとなり、プリチャージ電
圧Vcc/2をセンスアンプ活性化信号線対SD,▲▼に印
加する。これによって、センスアンプ活性化信号線対S
D,▲▼がプリチャージされる。また、PMOSトランジ
スタPQ3およびNMOSトランジスタNQ10の各ゲートには、
図示しないタイミング制御回路からセンスアンプイネー
ブル信号▲▼およびSAEがそれぞれ与えられる。
そして、PMOSトランジスタPQ3およびNMOSトランジスタN
Q10は、センスアンプイネーブル信号▲▼,SAE
が、それぞれ、Ｌレベル,Hレベルのときにオンとなり、
センスアンプ活性化信号線SDをＨレベルに、センスアン
プ活性化信号線▲▼をＬレベルに駆動する。
▼間に直列に介挿された２個のNMOSトランジスタNQ8,
NQ9と、センスアンプ活性化信号線SDと電源VCCとの間に
介挿されたPMOSトランジスタPQ3と、センスアンプ活性
化信号線▲▼と接地との間に介挿されたNMOSトラン
ジスタNQ10とによって構成される。NMOSトランジスタNQ
8およびNQ9の各ゲートには、図示しないタイミング制御
回路からプリチャージ信号PRが与えられる。そして、こ
れらNMOSトランジスタNQ8およびNQ9は、プリチャージ信
号PRがハイレベルのとき、オンとなり、プリチャージ電
圧Vcc/2をセンスアンプ活性化信号線対SD,▲▼に印
加する。これによって、センスアンプ活性化信号線対S
D,▲▼がプリチャージされる。また、PMOSトランジ
スタPQ3およびNMOSトランジスタNQ10の各ゲートには、
図示しないタイミング制御回路からセンスアンプイネー
ブル信号▲▼およびSAEがそれぞれ与えられる。
そして、PMOSトランジスタPQ3およびNMOSトランジスタN
Q10は、センスアンプイネーブル信号▲▼,SAE
が、それぞれ、Ｌレベル,Hレベルのときにオンとなり、
センスアンプ活性化信号線SDをＨレベルに、センスアン
プ活性化信号線▲▼をＬレベルに駆動する。
上記のような構成において、RAM1とSAM2は非同期に動
作を行なう。そして、メモリセルアレイ11に記憶された
１行分（１ワード線分）のデータが転送部３によって一
括的にSAM2のデータレジスタ21に転送され、シリアルセ
レクタ22によって入出力線23からシリアルに出力され
る。また、シリアルセレクタ22から入力されたデータが
データレジスタ21に保持され、転送部３によって一括的
にRAM1に転送され、メモリセルアレイ11に書込まれる。
作を行なう。そして、メモリセルアレイ11に記憶された
１行分（１ワード線分）のデータが転送部３によって一
括的にSAM2のデータレジスタ21に転送され、シリアルセ
レクタ22によって入出力線23からシリアルに出力され
る。また、シリアルセレクタ22から入力されたデータが
データレジスタ21に保持され、転送部３によって一括的
にRAM1に転送され、メモリセルアレイ11に書込まれる。
次に、RAM1からSAM2へ、たとえば、メモリセルMC0か
らデータレジスタ210へデータを転送する方法を、第５
図の波形図を用いて説明する。データ転送に先だってプ
リチャージ信号PRはＨレベルであり、ビット線対BL0,▲
▼０およびセンスアンプ活性化信号線対SD,▲
▼は共にVcc/2にプリチャージされている。時間t0でプ
リチャージ信号PRをＬレベルにすると、ビット線対BL0,
▲▼０およびセンスアンプ活性化信号線対SD,▲
▼はVcc/2のレベルを保ったまま、ハイインピーダン
ス状態になる。次に、時間t1でワード線WLをＨレベルに
すると、メモリセルMC0内のキャパシタＣに蓄えられて
いた電荷がビット線BL0上に読出される。ここで、メモ
リセルMC0内のキャパシタにＨレベルが記憶されていた
とすると、ビット線BL0の電位は、わずかに上昇する。
この電荷の読出が十分に行なわれるだけの期間Δt1の
後、つまり、時間t2において、センスアンプイネーブル
信号SAE,▲▼をそれぞれＨレベル,Lレベルにする
と、センスアンプ320がビット線対BL0,▲▼０間の
電位差の増幅を開始する。この増幅が十分に行なわれる
だけの期間Δt2の後、時間t3において、転送信号TGをＨ
レベルにする。データレジスタ210を構成するインバー
タIV1およびIV2の駆動能力は、センスアンプ320を構成
する各トランジスタの駆動能力よりも小さく設定されて
いるので、データレジスタ210の記憶データは、トラン
スファゲート330を介してセンスアンプ320によって書換
えられる。以上の操作によってメモリセルMC0に記憶さ
れていたデータはデータレジスタ210に転送される。
らデータレジスタ210へデータを転送する方法を、第５
図の波形図を用いて説明する。データ転送に先だってプ
リチャージ信号PRはＨレベルであり、ビット線対BL0,▲
▼０およびセンスアンプ活性化信号線対SD,▲
▼は共にVcc/2にプリチャージされている。時間t0でプ
リチャージ信号PRをＬレベルにすると、ビット線対BL0,
▲▼０およびセンスアンプ活性化信号線対SD,▲
▼はVcc/2のレベルを保ったまま、ハイインピーダン
ス状態になる。次に、時間t1でワード線WLをＨレベルに
すると、メモリセルMC0内のキャパシタＣに蓄えられて
いた電荷がビット線BL0上に読出される。ここで、メモ
リセルMC0内のキャパシタにＨレベルが記憶されていた
とすると、ビット線BL0の電位は、わずかに上昇する。
この電荷の読出が十分に行なわれるだけの期間Δt1の
後、つまり、時間t2において、センスアンプイネーブル
信号SAE,▲▼をそれぞれＨレベル,Lレベルにする
と、センスアンプ320がビット線対BL0,▲▼０間の
電位差の増幅を開始する。この増幅が十分に行なわれる
だけの期間Δt2の後、時間t3において、転送信号TGをＨ
レベルにする。データレジスタ210を構成するインバー
タIV1およびIV2の駆動能力は、センスアンプ320を構成
する各トランジスタの駆動能力よりも小さく設定されて
いるので、データレジスタ210の記憶データは、トラン
スファゲート330を介してセンスアンプ320によって書換
えられる。以上の操作によってメモリセルMC0に記憶さ
れていたデータはデータレジスタ210に転送される。
次に、SAM2からRAM1に、たとえば、データレジスタ21
0からメモリセルMC0へデータを転送する方法を、第６図
の波形図を用いて説明する。データ転送に先立って、プ
リチャージ信号PRをＨレベルにして、各ノードをプリチ
ャージしておく。時間t0でプリチャージ信号PRをＬレベ
ルにした後、転送信号TGをＨレベルにすると、データレ
ジスタ210に記憶されているデータに従って、ビット線
対BL0,▲▼０の電位が変化し始める。たとえば、記
憶ノード▲▼０がＨレベル，記憶ノードDR0がＬレ
ベルであったとすると、ビット線▲▼０がＨレベル
に、ビット線BL0がＬレベルに向かって変化を開始す
る。次に、時間t1でワード線WLをＨレベルにすると、メ
モリセルMC0内のキャパシタに蓄えられていた電荷がビ
ット線BL0上に読出されるが、データレジスタ210の駆動
能力によって吸収されてしまう。ビット線対BL0,▲
▼０間の電位差が大きくなった後、時間t2でセンスアン
プを活性化して、ビット線BL0をＬレベル、ビット線▲
▼０をＨレベルにする。このとき、ワード線WLはＨ
レベルであるので、このデータがメモリセルMC0に書込
まれる。
0からメモリセルMC0へデータを転送する方法を、第６図
の波形図を用いて説明する。データ転送に先立って、プ
リチャージ信号PRをＨレベルにして、各ノードをプリチ
ャージしておく。時間t0でプリチャージ信号PRをＬレベ
ルにした後、転送信号TGをＨレベルにすると、データレ
ジスタ210に記憶されているデータに従って、ビット線
対BL0,▲▼０の電位が変化し始める。たとえば、記
憶ノード▲▼０がＨレベル，記憶ノードDR0がＬレ
ベルであったとすると、ビット線▲▼０がＨレベル
に、ビット線BL0がＬレベルに向かって変化を開始す
る。次に、時間t1でワード線WLをＨレベルにすると、メ
モリセルMC0内のキャパシタに蓄えられていた電荷がビ
ット線BL0上に読出されるが、データレジスタ210の駆動
能力によって吸収されてしまう。ビット線対BL0,▲
▼０間の電位差が大きくなった後、時間t2でセンスアン
プを活性化して、ビット線BL0をＬレベル、ビット線▲
▼０をＨレベルにする。このとき、ワード線WLはＨ
レベルであるので、このデータがメモリセルMC0に書込
まれる。
以上の説明では、参照符号の添字が０の組だけを取上
げたが、他の組についても全く同様にデータの転送が行
なわれる。
げたが、他の組についても全く同様にデータの転送が行
なわれる。
ところで、グラフィックディスプレイシステムにおい
ては、全データをすべて転送するのではなく、その一部
分だけを転送するといった使用法がよく用いられる。第
７図および第８図はこのような一部分だけの転送を可能
にした２ポートメモリ装置の一例を示している。トラン
スファゲート330は転送信号TG0で制御され、トランスフ
ァゲート331は別の転送信号TG1で制御されるように構成
されており、転送したいデータレジスタに対応した転送
信号のみをＨレベルにすることによって部分的な転送を
行なう。しかし、第７図および第８図のような構成の場
合、従来の転送方法では、データレジスタ21からメモリ
セルMCへのデータ転送の際に、以下のような不具合が生
じる。これを、第９図の波形図を用いて説明する。時間
t0においてプリチャージ信号PRをＬレベルにした後、転
送信号TG0がＨレベルになり、転送信号TG1はＬレベルの
ままであるとする。このとき、ビット線対BL0,▲▼
０の電圧は、データレジスタ210に記憶されているデー
タに従って変化を開始する。たとえば、記憶ノードDR0
がＨレベル、記憶ノード▲▼０がＬレベルであると
すると、ビット線BL0の電位はVcc/2から上昇し、ビット
線▲▼０の電位はVcc/2から降下する。そして、ビ
ット線BL0の電位が、センスアンプ320を構成するNMOSト
ランジスタNQ5のしきい値電圧よりも高くなると、このN
MOSトランジスタNQ5がオン状態になる。同様に、ビット
線▲▼０の電位がセンスアンプ320を構成するPMOS
トランジスタPQ1のしきい値電圧よりも低くなると、こ
のPMOSトランジスタPQ1がオン状態になる。したがっ
て、センスアンプ活性化信号線SDとビット線BL0、セン
スアンプ活性化信号線▲▼とビット線▲▼０が
接続される。このとき、センスアンプ活性化信号線SD,
▲▼共にハイインピーダンス状態であるので、セン
スアンプ活性化信号線SDの電位はビット線BL0に引かれ
て上昇を開始し、センスアンプ活性化信号線▲▼の
電位はビット線▲▼０に引かれて降下を開始する。
センスアンプ活性化信号線SD,▲▼の電位がVcc/2に
対して、センスアンプ321を構成するトランジスタのし
きい値電圧以上変化すると、センスアンプ321は増幅動
作を開始する。しかし、このときワード線WLはまだＨレ
ベルになっていないか、あるいは、Ｈレベルになってい
てもビット線対BL1,▲▼１にメモリセルMC1のデー
タが十分に読出されていないので、センスアンプ32
1は、自己に内蔵する非対称性に従ったデータを増幅し
てしまう。
ては、全データをすべて転送するのではなく、その一部
分だけを転送するといった使用法がよく用いられる。第
７図および第８図はこのような一部分だけの転送を可能
にした２ポートメモリ装置の一例を示している。トラン
スファゲート330は転送信号TG0で制御され、トランスフ
ァゲート331は別の転送信号TG1で制御されるように構成
されており、転送したいデータレジスタに対応した転送
信号のみをＨレベルにすることによって部分的な転送を
行なう。しかし、第７図および第８図のような構成の場
合、従来の転送方法では、データレジスタ21からメモリ
セルMCへのデータ転送の際に、以下のような不具合が生
じる。これを、第９図の波形図を用いて説明する。時間
t0においてプリチャージ信号PRをＬレベルにした後、転
送信号TG0がＨレベルになり、転送信号TG1はＬレベルの
ままであるとする。このとき、ビット線対BL0,▲▼
０の電圧は、データレジスタ210に記憶されているデー
タに従って変化を開始する。たとえば、記憶ノードDR0
がＨレベル、記憶ノード▲▼０がＬレベルであると
すると、ビット線BL0の電位はVcc/2から上昇し、ビット
線▲▼０の電位はVcc/2から降下する。そして、ビ
ット線BL0の電位が、センスアンプ320を構成するNMOSト
ランジスタNQ5のしきい値電圧よりも高くなると、このN
MOSトランジスタNQ5がオン状態になる。同様に、ビット
線▲▼０の電位がセンスアンプ320を構成するPMOS
トランジスタPQ1のしきい値電圧よりも低くなると、こ
のPMOSトランジスタPQ1がオン状態になる。したがっ
て、センスアンプ活性化信号線SDとビット線BL0、セン
スアンプ活性化信号線▲▼とビット線▲▼０が
接続される。このとき、センスアンプ活性化信号線SD,
▲▼共にハイインピーダンス状態であるので、セン
スアンプ活性化信号線SDの電位はビット線BL0に引かれ
て上昇を開始し、センスアンプ活性化信号線▲▼の
電位はビット線▲▼０に引かれて降下を開始する。
センスアンプ活性化信号線SD,▲▼の電位がVcc/2に
対して、センスアンプ321を構成するトランジスタのし
きい値電圧以上変化すると、センスアンプ321は増幅動
作を開始する。しかし、このときワード線WLはまだＨレ
ベルになっていないか、あるいは、Ｈレベルになってい
てもビット線対BL1,▲▼１にメモリセルMC1のデー
タが十分に読出されていないので、センスアンプ32
1は、自己に内蔵する非対称性に従ったデータを増幅し
てしまう。
［発明が解決しようとする課題］ 従来の２ポートメモリ装置におけるデータの転送方法
は、以上のように実効されているので、データレジスタ
からメモリセルへ部分的なデータ転送を行なう場合、デ
ータ転送がマスクされたメモリセルに記憶されているデ
ータを破壊してしまうおそれがあった。
は、以上のように実効されているので、データレジスタ
からメモリセルへ部分的なデータ転送を行なう場合、デ
ータ転送がマスクされたメモリセルに記憶されているデ
ータを破壊してしまうおそれがあった。
この発明は、上記のような問題点を解消するためにな
されたもので、メモリセルとデータレジスタとの間で部
分的なデータ転送を行なう際に、データ転送がマスクさ
れたメモリセルに記憶されているデータの破壊を防止す
ることを目的とする。
されたもので、メモリセルとデータレジスタとの間で部
分的なデータ転送を行なう際に、データ転送がマスクさ
れたメモリセルに記憶されているデータの破壊を防止す
ることを目的とする。
［課題を解決するための手段］ この発明に係る半導体記憶装置のデータ転送方法は、
データレジスタからメモリセルへデータを転送する場
合、プリチャージ回路によってビット線対をプリチャー
ジした後にワード線によってメモリセルを選択し、選択
されたメモリセルのデータがビット線上に十分読出され
るのに要する第１の所定時間経過してからゲート手段に
よってビット線対とデータレジスタとを選択的に接続
し、データレジスタのデータがビット線上に十分読出さ
れるのに要する第２の所定時間経過後にセンスアンプを
活性化するようにしたものである。
データレジスタからメモリセルへデータを転送する場
合、プリチャージ回路によってビット線対をプリチャー
ジした後にワード線によってメモリセルを選択し、選択
されたメモリセルのデータがビット線上に十分読出され
るのに要する第１の所定時間経過してからゲート手段に
よってビット線対とデータレジスタとを選択的に接続
し、データレジスタのデータがビット線上に十分読出さ
れるのに要する第２の所定時間経過後にセンスアンプを
活性化するようにしたものである。
［作用］ この発明においてはデータレジスタからメモリセルへ
データを転送する場合、メモリセルのデータが十分にビ
ット線に読出された後、データレジスタとビット線とを
接続し、その後センスアンプを活性化する。
データを転送する場合、メモリセルのデータが十分にビ
ット線に読出された後、データレジスタとビット線とを
接続し、その後センスアンプを活性化する。
［実施例］ 以下、この発明の一実施例によるデータ転送方法を、
第１図の波形図を用いて説明する。なお、第１図は、第
７図および第８図に示された２ポートメモリ装置におけ
るデータ転送方法の改良例を示している。また、この発
明の一実施例によるデータ転送方法では、メモリセルか
らデータレジスタへのデータ転送は、第５図に示された
従来例と同じである。したがって、第１図ではデータレ
ジスタからメモリセルへの部分的なデータ転送について
のみ示している。
第１図の波形図を用いて説明する。なお、第１図は、第
７図および第８図に示された２ポートメモリ装置におけ
るデータ転送方法の改良例を示している。また、この発
明の一実施例によるデータ転送方法では、メモリセルか
らデータレジスタへのデータ転送は、第５図に示された
従来例と同じである。したがって、第１図ではデータレ
ジスタからメモリセルへの部分的なデータ転送について
のみ示している。
まず、時間t0においてプリチャージ信号PRをＬレベル
にして、次に時間t1においてワード線WLをＨレベルにす
ると、メモリセルMC0,MC1に記憶されたデータが、それ
ぞれビット線BL0およびBL1上に読出される。この読出が
十分に行なわれるだけの期間Δt1の後、転送信号TG0を
Ｈレベルにしてデータレジスタ210とビット線対BL0,▲
▼０を接続する。ここで、転送信号TG1はＬレベル
のままで、データレジスタ210のデータ転送はマスクさ
れているとする。時間t2で転送信号TG0がＨレベルにな
ると、既にビット線BL0上に読出されていたデータは、
データレジスタ210の駆動能力によってキャンセルさ
れ、データレジスタ210に記憶されているデータに従っ
て、ビット線対BL0,▲▼０の電位変化が始まる。そ
して、ビット線対BL0,▲▼０間の電位差がある程度
以上大きくなると、第９図の従来例で説明したように、
センスアンプ活性化信号線対SD,▲▼を介して、セ
ンスアンプ321が増幅動作を開始する。しかし、このと
きビット線BL1上には、メモリセルMC1のデータが既に十
分に読出されているので、センスアンプ321は、このデ
ータを増幅することになる。したがって、時間t2から適
当な期間Δt3（ビット線BL0上のメモリセルデータがキ
ャンセルされて、かつデータレジスタ210のデータがビ
ット線対BL0,▲▼０上に十分に読出されるだけの期
間）の後、時間t4において、センスアンプイネーブル信
号SAE,▲▼をそれぞれＨレベルおよびＬレベルに
すれば、センスアンプ320はデータレジスタ210のデー
タ、センスアンプ321はメモリセルMC1のデータを増幅す
ることになる。そのため、データ転送がマスクされたメ
モリセルへのデータを破壊することなく、データレジス
タからメモリセルへデータ転送が完了する。
にして、次に時間t1においてワード線WLをＨレベルにす
ると、メモリセルMC0,MC1に記憶されたデータが、それ
ぞれビット線BL0およびBL1上に読出される。この読出が
十分に行なわれるだけの期間Δt1の後、転送信号TG0を
Ｈレベルにしてデータレジスタ210とビット線対BL0,▲
▼０を接続する。ここで、転送信号TG1はＬレベル
のままで、データレジスタ210のデータ転送はマスクさ
れているとする。時間t2で転送信号TG0がＨレベルにな
ると、既にビット線BL0上に読出されていたデータは、
データレジスタ210の駆動能力によってキャンセルさ
れ、データレジスタ210に記憶されているデータに従っ
て、ビット線対BL0,▲▼０の電位変化が始まる。そ
して、ビット線対BL0,▲▼０間の電位差がある程度
以上大きくなると、第９図の従来例で説明したように、
センスアンプ活性化信号線対SD,▲▼を介して、セ
ンスアンプ321が増幅動作を開始する。しかし、このと
きビット線BL1上には、メモリセルMC1のデータが既に十
分に読出されているので、センスアンプ321は、このデ
ータを増幅することになる。したがって、時間t2から適
当な期間Δt3（ビット線BL0上のメモリセルデータがキ
ャンセルされて、かつデータレジスタ210のデータがビ
ット線対BL0,▲▼０上に十分に読出されるだけの期
間）の後、時間t4において、センスアンプイネーブル信
号SAE,▲▼をそれぞれＨレベルおよびＬレベルに
すれば、センスアンプ320はデータレジスタ210のデー
タ、センスアンプ321はメモリセルMC1のデータを増幅す
ることになる。そのため、データ転送がマスクされたメ
モリセルへのデータを破壊することなく、データレジス
タからメモリセルへデータ転送が完了する。
第２図は、第１図で説明したこの発明の一実施例によ
るデータ転送方法を実現するためのタイミング制御回路
の一構成例を示す図である。図において、このタイミン
グ制御回路は、インバータIV3〜IV5と、遅延回路D0〜D3
と、ANDゲートA1〜A6と、ORゲートO1およびO2とによっ
て構成されている。遅延回路D0〜D3は、それぞれ遅延時
間がΔt0〜Δt3に選ばれている。遅延時間Δt0,Δt1お
よびΔt3は、それぞれ第１図に示された期間Δt0,Δt1
およびΔt3と対応している。また、遅延時間Δt2は、第
５図に示された期間Δt2と対応している。
るデータ転送方法を実現するためのタイミング制御回路
の一構成例を示す図である。図において、このタイミン
グ制御回路は、インバータIV3〜IV5と、遅延回路D0〜D3
と、ANDゲートA1〜A6と、ORゲートO1およびO2とによっ
て構成されている。遅延回路D0〜D3は、それぞれ遅延時
間がΔt0〜Δt3に選ばれている。遅延時間Δt0,Δt1お
よびΔt3は、それぞれ第１図に示された期間Δt0,Δt1
およびΔt3と対応している。また、遅延時間Δt2は、第
５図に示された期間Δt2と対応している。
上記のような構成において、第２図のタイミング制御
回路は、信号START,MTD,TE1およびTE0が入力されて、プ
リチャージ信号PRと、ワード線を立上げるためのトリガ
クロックWLTと、転送信号TG0,TG1と、センスアンプイネ
ーブル信号SAE,▲▼とを出力する。信号START
は、データ転送の実行を指令するクロック信号である。
信号MTDは、データ転送の方向を示す信号で、Ｈレベル
のときはメモリセルからデータレジスタへ、Ｌレベルの
ときはデータレジスタからメモリセルへの転送を指令す
る。信号TE0,TE1は、部分的なデータ転送を制御するた
めの信号で、それぞれＨレベルのときは転送が実行さ
れ、Ｌレベルのときは転送がマスクされる。
回路は、信号START,MTD,TE1およびTE0が入力されて、プ
リチャージ信号PRと、ワード線を立上げるためのトリガ
クロックWLTと、転送信号TG0,TG1と、センスアンプイネ
ーブル信号SAE,▲▼とを出力する。信号START
は、データ転送の実行を指令するクロック信号である。
信号MTDは、データ転送の方向を示す信号で、Ｈレベル
のときはメモリセルからデータレジスタへ、Ｌレベルの
ときはデータレジスタからメモリセルへの転送を指令す
る。信号TE0,TE1は、部分的なデータ転送を制御するた
めの信号で、それぞれＨレベルのときは転送が実行さ
れ、Ｌレベルのときは転送がマスクされる。
なお、第２図の回路は一例にすぎず、他の回路構成に
よってこの発明のデータ転送方法を実現することも勿論
可能である。
よってこの発明のデータ転送方法を実現することも勿論
可能である。
［発明の効果］ 以上のように、この発明によれば、データレジスタか
らメモリセルへデータを転送する場合、メモリセルのデ
ータが十分にビット線に読出された後、データレジスタ
とビット線とを接続し、その後センスアンプを活性化す
るようにしているので、データレジスタからメモリセル
への部分的なデータ転送を行なっても転送がマスクされ
たメモリセルのデータの破壊を防ぐことができる。
らメモリセルへデータを転送する場合、メモリセルのデ
ータが十分にビット線に読出された後、データレジスタ
とビット線とを接続し、その後センスアンプを活性化す
るようにしているので、データレジスタからメモリセル
への部分的なデータ転送を行なっても転送がマスクされ
たメモリセルのデータの破壊を防ぐことができる。
第１図は、この発明の一実施例のデータ転送方法を示す
波形図である。 第２図は、第１図で示したデータ転送方法を実現するた
めのタイミング制御回路の一構成例を示す図である。 第３図は、従来の２ポートメモリ装置の概略構成を示す
ブロック図である。 第４図は、第３図に示す２ポートメモリ装置における転
送部３およびその周辺回路の回路構成を示す図である。 第５図および第６図は、第３図に示す従来装置の動作を
説明するための波形図である。 第７図は、データの部分的な転送が可能な従来の２ポー
トメモリ装置の概略構成を示すブロック図である。 第８図は、第７図に示す従来装置におけるデータ転送部
およびその周辺回路の回路構成を示す図である。 第９図は、第７図および第８図に示す従来装置におい
て、データレジスタからメモリセルへデータ転送を行な
う場合の動作を説明するための波形図である。 図において、１はRAM、２はSAM、３はデータ転送部、４
は制御回路、11はメモリセルアレイ、WLはワード線、B
L,▲▼はビット線、MCはメモリセル、12は行デコー
ダ、13はI/Oスイッチ、14は列デコーダ、21はデータレ
ジスタ、22はシリアルセレクタ、31はプリチャージ回
路、32はセンスアンプ、33はトランスファゲートを示
す。
波形図である。 第２図は、第１図で示したデータ転送方法を実現するた
めのタイミング制御回路の一構成例を示す図である。 第３図は、従来の２ポートメモリ装置の概略構成を示す
ブロック図である。 第４図は、第３図に示す２ポートメモリ装置における転
送部３およびその周辺回路の回路構成を示す図である。 第５図および第６図は、第３図に示す従来装置の動作を
説明するための波形図である。 第７図は、データの部分的な転送が可能な従来の２ポー
トメモリ装置の概略構成を示すブロック図である。 第８図は、第７図に示す従来装置におけるデータ転送部
およびその周辺回路の回路構成を示す図である。 第９図は、第７図および第８図に示す従来装置におい
て、データレジスタからメモリセルへデータ転送を行な
う場合の動作を説明するための波形図である。 図において、１はRAM、２はSAM、３はデータ転送部、４
は制御回路、11はメモリセルアレイ、WLはワード線、B
L,▲▼はビット線、MCはメモリセル、12は行デコー
ダ、13はI/Oスイッチ、14は列デコーダ、21はデータレ
ジスタ、22はシリアルセレクタ、31はプリチャージ回
路、32はセンスアンプ、33はトランスファゲートを示
す。
Claims (1)
- 【請求項１】複数本のワード線と、前記ワード線と直交
して配置される複数組のビット線対と、前記ワード線と
前記ビット線対との交点に配置される複数のメモリセル
とを含むメモリセルアレイ、 前記各ビット線対をプリチャージするための複数のプリ
チャージ回路、 前記各ビット線対に現われる電位差を増幅するための複
数のセンスアンプ、 前記複数のセンスアンプを駆動する共用のセンスアンプ
駆動信号線、 前記各ビット線対に対して設けられる複数のデータレジ
スタ、および 転送信号に応じて、前記ビット線対と前記データレジス
タとの間を選択的に接続する複数のゲート手段を備えた
半導体記憶装置におけるデータ転送方法であって、 前記データレジスタから前記メモリセルアレイへのデー
タ転送を、 前記プリチャージ回路で前記ビット線対をプリチャージ
する第１のステップと、前記第１のステップの終了後、
前記ワード線によって前記メモリセルアレイにおける前
記メモリセルを選択して記憶されているデータを前記ビ
ット線対上に読出す第２のステップと、 前記第２のステップの開始から前記メモリセルのデータ
が前記ビット線対上に十分に読出されるのに要する時間
以上に設定された第１の所定時間経過の後、前記ゲート
手段によって前記ビット線対と前記データレジスタとを
選択的に接続する第３のステップと、 前記第３のステップから前記データレジスタのデータが
前記ビット線上に十分に読出されるのに要する時間以上
に設定された第２の所定時間経過の後、前記センスアン
プを活性化する第４のステップとによって行なう、半導
体記憶装置におけるデータ転送方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63159806A JP2729302B2 (ja) | 1988-06-27 | 1988-06-27 | 半導体記憶装置におけるデータ転送方法 |
| US08/236,004 US5481496A (en) | 1988-06-27 | 1994-05-02 | Semiconductor memory device and method of data transfer therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63159806A JP2729302B2 (ja) | 1988-06-27 | 1988-06-27 | 半導体記憶装置におけるデータ転送方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH029085A JPH029085A (ja) | 1990-01-12 |
| JP2729302B2 true JP2729302B2 (ja) | 1998-03-18 |
Family
ID=15701667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63159806A Expired - Fee Related JP2729302B2 (ja) | 1988-06-27 | 1988-06-27 | 半導体記憶装置におけるデータ転送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2729302B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6374198A (ja) * | 1986-09-17 | 1988-04-04 | Fujitsu Ltd | 半導体記憶装置における書込みデ−タの転送方法 |
| JPH07118193B2 (ja) * | 1986-09-18 | 1995-12-18 | 富士通株式会社 | 半導体記憶装置 |
-
1988
- 1988-06-27 JP JP63159806A patent/JP2729302B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH029085A (ja) | 1990-01-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |