JPH04298893A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04298893A JPH04298893A JP9143A JP4391A JPH04298893A JP H04298893 A JPH04298893 A JP H04298893A JP 9143 A JP9143 A JP 9143A JP 4391 A JP4391 A JP 4391A JP H04298893 A JPH04298893 A JP H04298893A
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- inverter
- input
- resistance
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 230000010354 integration Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関する
もので、特にゲートアレイ方式のＬＳＩメモリーに好適
なものである。
もので、特にゲートアレイ方式のＬＳＩメモリーに好適
なものである。
【０００２】
【従来の技術】ゲートアレイ方式のＲＡＭにおいて従来
一般的に用いられているメモリセルの回路図を図６に示
す。
一般的に用いられているメモリセルの回路図を図６に示
す。
【０００３】図６から明らかなように、この回路は、ル
ープ接続された２つのインバータ４および５よりなるＦ
／Ｆ型メモリセルに対して、読出しポートと書込みポー
トを備えている。書込みポートには入力線と、この入力
線１およびインバータ４との間に設けられたトランスフ
ァゲート２、インバータ５とインバータ４間に設けられ
たトランスファゲート３が設けられている。また、読出
しポートには出力線８、この出力線８とセル間に設けら
れたインバータ６およびトランスファゲート７が設けら
れている。ここで、トランスファゲート２，３，７はそ
れぞれＮチャネルＭＯＳ（以下、ＮＭＯＳという）トラ
ンジスタとＰチャネルＭＯＳ（以下、ＰＭＯＳという）
トランジスタを並列接続したもので、トランスファゲー
ト２のＮＭＯＳトランジスタおよびトランスファゲート
３のＰＭＯＳトランジスタには書込み制御信号Ｗが、ト
ランスファゲート２のＰＭＯＳトランジスタおよびトラ
ンスファゲート３のＮＭＯＳトランジスタにはその反転
信号であるバーＷが与えられ、トランスファゲート７の
ＮＭＯＳトランジスタには読出し制御信号Ｒが、ＰＭＯ
Ｓトランジスタにはその反転信号であるバーＲが与えら
れるようになっている。
ープ接続された２つのインバータ４および５よりなるＦ
／Ｆ型メモリセルに対して、読出しポートと書込みポー
トを備えている。書込みポートには入力線と、この入力
線１およびインバータ４との間に設けられたトランスフ
ァゲート２、インバータ５とインバータ４間に設けられ
たトランスファゲート３が設けられている。また、読出
しポートには出力線８、この出力線８とセル間に設けら
れたインバータ６およびトランスファゲート７が設けら
れている。ここで、トランスファゲート２，３，７はそ
れぞれＮチャネルＭＯＳ（以下、ＮＭＯＳという）トラ
ンジスタとＰチャネルＭＯＳ（以下、ＰＭＯＳという）
トランジスタを並列接続したもので、トランスファゲー
ト２のＮＭＯＳトランジスタおよびトランスファゲート
３のＰＭＯＳトランジスタには書込み制御信号Ｗが、ト
ランスファゲート２のＰＭＯＳトランジスタおよびトラ
ンスファゲート３のＮＭＯＳトランジスタにはその反転
信号であるバーＷが与えられ、トランスファゲート７の
ＮＭＯＳトランジスタには読出し制御信号Ｒが、ＰＭＯ
Ｓトランジスタにはその反転信号であるバーＲが与えら
れるようになっている。
【０００４】このメモリセルの動作を説明する。書込み
時には、信号Ｗをローレベルにしてトランスファゲート
２を開いて入力線１のデータがメモリセルに転送される
。このとき、トランスファゲート３は閉じているので、
セル内のデータが入力側に現れていわゆるデータの衝突
を起こすことを防止している。
時には、信号Ｗをローレベルにしてトランスファゲート
２を開いて入力線１のデータがメモリセルに転送される
。このとき、トランスファゲート３は閉じているので、
セル内のデータが入力側に現れていわゆるデータの衝突
を起こすことを防止している。
【０００５】読出し時には、読出し制御信号Ｒをローレ
ベルとしてトランスファゲート７を開き、セル内のデー
タをインバータ６を介して出力線８に読み出す。ここで
、インバータ６を設けたのは、トランスファゲート７が
開いた時に出力線８に伴う容量に蓄えられていた電荷が
流入してセル内のデータが破壊されることを防止するた
めである。
ベルとしてトランスファゲート７を開き、セル内のデー
タをインバータ６を介して出力線８に読み出す。ここで
、インバータ６を設けたのは、トランスファゲート７が
開いた時に出力線８に伴う容量に蓄えられていた電荷が
流入してセル内のデータが破壊されることを防止するた
めである。
【０００６】
【発明が解決しようとする課題】このような従来のセル
構造では、１つのメモリーセルを構成するトランジスタ
の数が非常に多く、ゲートアレイ内に大規模なＲＡＭを
構成することは困難である。
構造では、１つのメモリーセルを構成するトランジスタ
の数が非常に多く、ゲートアレイ内に大規模なＲＡＭを
構成することは困難である。
【０００７】特に書込みポート側については制御すべき
トランスファゲートが２個となっているため、書込み制
御線の負荷が重く、書込みの高速化が困難となっている
。
トランスファゲートが２個となっているため、書込み制
御線の負荷が重く、書込みの高速化が困難となっている
。
【０００８】セル構造についてはＦ／Ｆ型のメモリセル
構造よりもトランジスタの数が少なくてすむシングルエ
ンドタイプのメモリセルが知られている。しかしながら
、ゲートアレイでは予めゲート回路が固定的に配置され
ており、トランジスタの一つ一つについて最適動作を行
わせるようにサイズを変えることはできない。したがっ
て、安定動作を行わせることは事実上不可能であった。
構造よりもトランジスタの数が少なくてすむシングルエ
ンドタイプのメモリセルが知られている。しかしながら
、ゲートアレイでは予めゲート回路が固定的に配置され
ており、トランジスタの一つ一つについて最適動作を行
わせるようにサイズを変えることはできない。したがっ
て、安定動作を行わせることは事実上不可能であった。
【０００９】したがって、本発明は、ゲートアレイ内に
構成するＲＡＭのメモリセルを、少ないトランジスタで
構成でき、大容量化、高集積化が容易で、かつ高速化が
可能な半導体記憶装置を提供することを目的とする。
構成するＲＡＭのメモリセルを、少ないトランジスタで
構成でき、大容量化、高集積化が容易で、かつ高速化が
可能な半導体記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明によれば、入出力
線と、入力インバータと帰還インバータをループ接続し
たシングルエンドタイプのメモリセルと、前記入出力線
と前記メモリセルとの間に設けられたトランスファゲー
トとを備え、書込み時には前記帰還インバータのオン抵
抗が前記トランスファゲートのオン抵抗よりも十分に大
きくなり、読出し時には前記トランスファゲートのオン
抵抗が前記入出力線の電荷の流入を防止する程度に大き
くされたことを特徴とする半導体記憶装置が提供される
。
線と、入力インバータと帰還インバータをループ接続し
たシングルエンドタイプのメモリセルと、前記入出力線
と前記メモリセルとの間に設けられたトランスファゲー
トとを備え、書込み時には前記帰還インバータのオン抵
抗が前記トランスファゲートのオン抵抗よりも十分に大
きくなり、読出し時には前記トランスファゲートのオン
抵抗が前記入出力線の電荷の流入を防止する程度に大き
くされたことを特徴とする半導体記憶装置が提供される
。
【００１１】トランスファゲートが並列接続されたＮチ
ャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトラ
ンジスタの２個のトランジスタで構成され、書込み時に
は両トランジスタがオンされ、読出し時はその一方のみ
がオンされるように制御されると良い。
ャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトラ
ンジスタの２個のトランジスタで構成され、書込み時に
は両トランジスタがオンされ、読出し時はその一方のみ
がオンされるように制御されると良い。
【００１２】トランスファゲートが、書込み時にはその
ゲート電極に電源電位が与えられ、書込み時には電源電
位と接地電位の中間電位が与えられるものであり、かつ
前記帰還インバータのトランジスタサイズが前記入力イ
ンバータのトランジスタサイズよりも小さく形成される
と良い。
ゲート電極に電源電位が与えられ、書込み時には電源電
位と接地電位の中間電位が与えられるものであり、かつ
前記帰還インバータのトランジスタサイズが前記入力イ
ンバータのトランジスタサイズよりも小さく形成される
と良い。
【００１３】帰還トランジスタの電源電位および接地電
位の少なくとも一方は、書込み時にそのオン抵抗値を増
加させるように制御されると良い。
位の少なくとも一方は、書込み時にそのオン抵抗値を増
加させるように制御されると良い。
【００１４】
【作用】本発明によれば、トランジスタ数の少ないシン
グルエンドタイプのメモリセルを用い、トランスファゲ
ートのオン抵抗、セル内の帰還インバータの電源電圧、
セル内のトランジスタサイズなどを適切に制御し、帰還
インバータとトランスファゲートのオン抵抗比を高めて
動作の安定性を向上させている。また、入出力線からの
電荷の流入によるデータ破壊を防止するため、トランス
ファゲートの抵抗を書込み時よりも高めて、電荷流入を
防止している。これにより、トランジスタ数を減少させ
て、大規模、大容量なメモリをゲートアレイ中に形成す
ることが可能となる。
グルエンドタイプのメモリセルを用い、トランスファゲ
ートのオン抵抗、セル内の帰還インバータの電源電圧、
セル内のトランジスタサイズなどを適切に制御し、帰還
インバータとトランスファゲートのオン抵抗比を高めて
動作の安定性を向上させている。また、入出力線からの
電荷の流入によるデータ破壊を防止するため、トランス
ファゲートの抵抗を書込み時よりも高めて、電荷流入を
防止している。これにより、トランジスタ数を減少させ
て、大規模、大容量なメモリをゲートアレイ中に形成す
ることが可能となる。
【００１５】
【実施例】以下、図面を参照して、本発明の実施例のい
くつかを詳細に説明する。
くつかを詳細に説明する。
【００１６】図１は本発明の第１の実施例を示す回路図
である。この回路は２つのインバータ１３および１４を
ループ接続し、フィードバック点をデータのやりとりを
行う唯一のノードとしたいわゆるシングルエンドタイプ
のメモリセルと、このセルと入出力線１１との間にトラ
ンスファゲート１２を設けた構成を有している。このセ
ル内のトランジスタは全て同じサイズで構成されており
、また、トランスファゲート１２はＮＭＯＳおよびＰＭ
ＯＳを並列接続したものとしている。
である。この回路は２つのインバータ１３および１４を
ループ接続し、フィードバック点をデータのやりとりを
行う唯一のノードとしたいわゆるシングルエンドタイプ
のメモリセルと、このセルと入出力線１１との間にトラ
ンスファゲート１２を設けた構成を有している。このセ
ル内のトランジスタは全て同じサイズで構成されており
、また、トランスファゲート１２はＮＭＯＳおよびＰＭ
ＯＳを並列接続したものとしている。
【００１７】図２は図１の構成をマトリクス状に配置し
た状態を示す説明図である。同図においては、図１のメ
モリセル１３，１４をＭＣ、トランスファゲート２をＴ
Ｇとして表わしている。ＭＣおよびＴＧは対となってｍ
行ｎ列に配置されており、同一行のＴＧのうち、ＮＭＯ
Ｓはワード線Ｗ１に、ＰＭＯＳはワード線バーＷ１にそ
れぞれ接続されている。これらのワード線は図示しない
行選択回路に接続され、データの書込み、読出し時には
デコードされた該当セルのアドレス信号により関連する
一対のワード線が選択される。
た状態を示す説明図である。同図においては、図１のメ
モリセル１３，１４をＭＣ、トランスファゲート２をＴ
Ｇとして表わしている。ＭＣおよびＴＧは対となってｍ
行ｎ列に配置されており、同一行のＴＧのうち、ＮＭＯ
Ｓはワード線Ｗ１に、ＰＭＯＳはワード線バーＷ１にそ
れぞれ接続されている。これらのワード線は図示しない
行選択回路に接続され、データの書込み、読出し時には
デコードされた該当セルのアドレス信号により関連する
一対のワード線が選択される。
【００１８】また、入出力線としてのビット線が各列に
設けられており、同一列のＴＧに接続されている。これ
らのビット線にはトランスファゲートよりなるゲートＧ
が接続され、そのメモリセル側にはセンスアンプＳＡが
、反対側にはライトバッファＷＢＵＦが接続されている
。そして、デコードされたアドレス信号によりゲートの
一つが選択されてビット線が選択され、かつ書込みと読
出しを選択する。
設けられており、同一列のＴＧに接続されている。これ
らのビット線にはトランスファゲートよりなるゲートＧ
が接続され、そのメモリセル側にはセンスアンプＳＡが
、反対側にはライトバッファＷＢＵＦが接続されている
。そして、デコードされたアドレス信号によりゲートの
一つが選択されてビット線が選択され、かつ書込みと読
出しを選択する。
【００１９】次に、図１における動作を図３を用いて説
明する。
明する。
【００２０】書込み時には、該当するメモリセルに接続
された入出力線についてゲートを選択するとともにライ
トバッファで駆動し、さらに、該当セルのトランスファ
ゲートＴＧに接続されたワード線ＷｉおよびバーＷｉを
図３のように駆動する。すなわち、ワード線Ｗｉをロー
レベル、ワード線バーＷｉをハイレベルにするこれによ
り、トランスファゲートのＮＭＯＳ、ＰＭＯＳ両方をＯ
Ｎさせ、セル内にデータを書込む。この際問題になるの
が、書込みデータとセル内データが異なる場合である。 インバータ１３の入力電位はトランスファゲートのＯＮ
抵抗とインバータ１４のＯＮ抵抗の比で決まる。このセ
ルでは、トランスファゲート１２を２個のトランジスタ
の並列接続としているため、インバータ１４に対して、
ＯＮ抵抗が小さく、インバータ１３の入力電位が安定に
決まるため、十分に書込みができる。
された入出力線についてゲートを選択するとともにライ
トバッファで駆動し、さらに、該当セルのトランスファ
ゲートＴＧに接続されたワード線ＷｉおよびバーＷｉを
図３のように駆動する。すなわち、ワード線Ｗｉをロー
レベル、ワード線バーＷｉをハイレベルにするこれによ
り、トランスファゲートのＮＭＯＳ、ＰＭＯＳ両方をＯ
Ｎさせ、セル内にデータを書込む。この際問題になるの
が、書込みデータとセル内データが異なる場合である。 インバータ１３の入力電位はトランスファゲートのＯＮ
抵抗とインバータ１４のＯＮ抵抗の比で決まる。このセ
ルでは、トランスファゲート１２を２個のトランジスタ
の並列接続としているため、インバータ１４に対して、
ＯＮ抵抗が小さく、インバータ１３の入力電位が安定に
決まるため、十分に書込みができる。
【００２１】次に、読出しについては、書込みとは逆で
、インバータ１４がトランスファゲート１２を通して、
入出力線１１を駆動し、入出力線１１に接続されている
センスアンプを通して、データを読み出す。この場合の
問題点としては、入出力線１１の容量が、非常に大きく
、ここに蓄えられている電荷が、セル内のデータと逆の
場合、トランスファゲート１２を通してセル内に流れ込
み、セルデータを破壊することがある点である。このた
め、このセルにおいては、図３に示されるように、読出
し時はＷｉのみローレベルとして、トランスファゲート
のＮチャネルＭＯＳのみをＯＮさせる。これにより、ト
ランスファゲート１２のＯＮ抵抗を高くし、セル内のデ
ータを壊さない様に読出しを行なうことが可能となる。
、インバータ１４がトランスファゲート１２を通して、
入出力線１１を駆動し、入出力線１１に接続されている
センスアンプを通して、データを読み出す。この場合の
問題点としては、入出力線１１の容量が、非常に大きく
、ここに蓄えられている電荷が、セル内のデータと逆の
場合、トランスファゲート１２を通してセル内に流れ込
み、セルデータを破壊することがある点である。このた
め、このセルにおいては、図３に示されるように、読出
し時はＷｉのみローレベルとして、トランスファゲート
のＮチャネルＭＯＳのみをＯＮさせる。これにより、ト
ランスファゲート１２のＯＮ抵抗を高くし、セル内のデ
ータを壊さない様に読出しを行なうことが可能となる。
【００２２】この様にトランスファゲートの動作を読出
し、書込みそれぞれ適切に制御することにより、シング
ルエンドタイプのメモリセルであっても、安定なＲＡＭ
動作を行なうことが可能となる。
し、書込みそれぞれ適切に制御することにより、シング
ルエンドタイプのメモリセルであっても、安定なＲＡＭ
動作を行なうことが可能となる。
【００２３】本発明の第２の実施例を図４を用いて説明
する。
する。
【００２４】この実施例では、２つのインバータ２２お
よび２３をループ接続したシングルエンドタイプのメモ
リセルを使用している点では図１の例と同じであるが、
インバータ２３のトランジスタサイズがインバータ２２
のそれよりも小さいこと、入出力線１１とメモリセルと
の間に設けられるトランスファゲート２１がＮチャネル
ＭＯＳトランジスタ１個のみで形成されている点が異な
る。
よび２３をループ接続したシングルエンドタイプのメモ
リセルを使用している点では図１の例と同じであるが、
インバータ２３のトランジスタサイズがインバータ２２
のそれよりも小さいこと、入出力線１１とメモリセルと
の間に設けられるトランスファゲート２１がＮチャネル
ＭＯＳトランジスタ１個のみで形成されている点が異な
る。
【００２５】この構成の動作を次に説明する。
【００２６】書込み時の問題点は第１の実施例で述べた
のと同様である。したがって、トランスファゲート２１
のＯＮ抵抗に対してインバータ２３のＯＮ抵抗が十分に
大きければ書込みが可能である。このため、この実施例
では、トランジスタ１個で大きくなったＯＮ抵抗を補償
するようにインバータ２３のトランジスタサイズを小さ
くしてＯＮ抵抗を増加させた結果、トランスファゲート
２１のＯＮ抵抗に対して、インバータ２３のＯＮ抵抗が
十分大きくなり、データの書込みを行なえる。
のと同様である。したがって、トランスファゲート２１
のＯＮ抵抗に対してインバータ２３のＯＮ抵抗が十分に
大きければ書込みが可能である。このため、この実施例
では、トランジスタ１個で大きくなったＯＮ抵抗を補償
するようにインバータ２３のトランジスタサイズを小さ
くしてＯＮ抵抗を増加させた結果、トランスファゲート
２１のＯＮ抵抗に対して、インバータ２３のＯＮ抵抗が
十分大きくなり、データの書込みを行なえる。
【００２７】一方、読出し時にはトランスファゲートの
ＯＮ抵抗をセルデータが破壊されない程度に大きくする
必要がある。このため、図３に破線で示されるように、
トランスファゲート２１のゲート電位を例えば１／２・
ＶＤＤとしてＯＮ抵抗を増加させ、読出し動作をする。
ＯＮ抵抗をセルデータが破壊されない程度に大きくする
必要がある。このため、図３に破線で示されるように、
トランスファゲート２１のゲート電位を例えば１／２・
ＶＤＤとしてＯＮ抵抗を増加させ、読出し動作をする。
【００２８】この実施例では、セルサイズをさらに小型
化することができる。
化することができる。
【００２９】本発明の第３の実施例を図５に示す。
【００３０】この実施例では回路的には図４の実施例と
同様であり、トランスファゲート３１はＮＭＯＳ１個で
構成している。セルを構成するインバータ３２および３
３のトランジスタサイズは同一となっている。
同様であり、トランスファゲート３１はＮＭＯＳ１個で
構成している。セルを構成するインバータ３２および３
３のトランジスタサイズは同一となっている。
【００３１】この実施例では、前述した読出し、書込み
に関する問題点を解決するために、図５のインバータ３
３の接地電位、電源電位を変えて動作させる。すなわち
、書込みに関して、インバータ３の電源電圧及びＧＮＤ
のうちのいずれか１つのレベルを変えることによりＯＮ
抵抗値を上げ、トランスファゲート１個でも書込みが可
能なようにする。また、読出し時には、インバータ３の
電源電圧、ＧＮＤを正常電位に戻し、読出しを行なう。
に関する問題点を解決するために、図５のインバータ３
３の接地電位、電源電位を変えて動作させる。すなわち
、書込みに関して、インバータ３の電源電圧及びＧＮＤ
のうちのいずれか１つのレベルを変えることによりＯＮ
抵抗値を上げ、トランスファゲート１個でも書込みが可
能なようにする。また、読出し時には、インバータ３の
電源電圧、ＧＮＤを正常電位に戻し、読出しを行なう。
【００３２】このように、以上の実施例ではシングルエ
ンドタイプのメモリセルを用い、書込み時には書込み条
件を満足するように、トランスファゲートのＯＮ抵抗値
とセル内の帰還トランジスタのＯＮ抵抗値を調整し、読
出し時には入出力線の電荷がセルに逆流しないようにし
ているので、従来より使用されてきた、Ｆ／Ｆタイプの
メモリセルに対して、本発明による記憶装置ではトラン
ジスタ数が約半分となり、メモリ全体では同じ記憶容量
に対して面積を半分近くに減少させることができる。
ンドタイプのメモリセルを用い、書込み時には書込み条
件を満足するように、トランスファゲートのＯＮ抵抗値
とセル内の帰還トランジスタのＯＮ抵抗値を調整し、読
出し時には入出力線の電荷がセルに逆流しないようにし
ているので、従来より使用されてきた、Ｆ／Ｆタイプの
メモリセルに対して、本発明による記憶装置ではトラン
ジスタ数が約半分となり、メモリ全体では同じ記憶容量
に対して面積を半分近くに減少させることができる。
【００３３】なお、以上説明した第１から第３の実施例
を適宜組合わせることもでき、それにより、ゲートアレ
イに最適なメモリを構成することができる。
を適宜組合わせることもでき、それにより、ゲートアレ
イに最適なメモリを構成することができる。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
シングルエンドタイプのメモリセルを用い、書込み時に
は書込み条件を満足するように、トランスファゲートの
ＯＮ抵抗値とセル内の帰還トランジスタのＯＮ抵抗値を
調整し、読出し時には入出力線の電荷がセルに逆流しな
いようにしているので、高集積、大容量のメモリをゲー
トアレイ内に形成することが可能となる。
シングルエンドタイプのメモリセルを用い、書込み時に
は書込み条件を満足するように、トランスファゲートの
ＯＮ抵抗値とセル内の帰還トランジスタのＯＮ抵抗値を
調整し、読出し時には入出力線の電荷がセルに逆流しな
いようにしているので、高集積、大容量のメモリをゲー
トアレイ内に形成することが可能となる。
【図１】本発明による第１の実施例のゲートアレイ用Ｒ
ＡＭセルを示す回路図。
ＡＭセルを示す回路図。
【図２】図１のセルを用いた記憶装置の構成図。
【図３】図１における制御信号を示す波形図。
【図４】本発明による第２の実施例のゲートアレイ用Ｒ
ＡＭセルを示す回路図。
ＡＭセルを示す回路図。
【図５】本発明による第３の実施例のゲートアレイ用Ｒ
ＡＭセルを示す回路図。
ＡＭセルを示す回路図。
【図６】従来用いられているＦ／Ｆ型セルを用いたＲＡ
Ｍセルを示す回路図。
Ｍセルを示す回路図。
１１ 入出力線
１２ トランスファゲート
２１ トランスファゲート
３１ トランスファゲート
１３ インバータ
１４ インバータ
２２ インバータ
２３ インバータ
３２ インバータ
３３ インバータ
Claims (4)
- 【請求項１】入出力線と、入力インバータと帰還インバ
ータをループ接続したシングルエンドタイプのメモリセ
ルと、前記入出力線と前記メモリセルとの間に設けられ
たトランスファゲートとを備え、書込み時には前記帰還
インバータのオン抵抗が前記トランスファゲートのオン
抵抗よりも十分に大きくなり、読出し時には前記トラン
スファゲートのオン抵抗が前記入出力線の電荷の流入を
防止する程度に大きくされたことを特徴とする半導体記
憶装置。 - 【請求項２】トランスファゲートが並列接続されたＮチ
ャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトラ
ンジスタの２個のトランジスタで構成され、書込み時に
は両トランジスタがオンされ、読出し時はその一方のみ
がオンされるように制御されることを特徴とする請求項
１記載の半導体記憶装置。 - 【請求項３】トランスファゲートが、書込み時にはその
ゲート電極に電源電位が与えられ、書込み時には電源電
位と接地電位の中間電位が与えられるものであり、かつ
前記帰還インバータのトランジスタサイズが前記入力イ
ンバータのトランジスタサイズよりも小さく形成された
ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項４】帰還トランジスタの電源電位および接地電
位の少なくとも一方は、書込み時にそのオン抵抗値を増
加させるように制御されることを特徴とする請求項１記
載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9143A JPH04298893A (ja) | 1991-01-04 | 1991-01-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9143A JPH04298893A (ja) | 1991-01-04 | 1991-01-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04298893A true JPH04298893A (ja) | 1992-10-22 |
Family
ID=11463268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9143A Withdrawn JPH04298893A (ja) | 1991-01-04 | 1991-01-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04298893A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2417588A (en) * | 2004-08-23 | 2006-03-01 | Seiko Epson Corp | Memory cell with transmission gate for controlling feedback between inverters |
| JP2009151844A (ja) * | 2007-12-19 | 2009-07-09 | National Institute Of Advanced Industrial & Technology | Ｓｒａｍセル回路およびその駆動方法 |
| WO2013146563A1 (ja) * | 2012-03-29 | 2013-10-03 | 国立大学法人九州工業大学 | 半導体記憶装置 |
-
1991
- 1991-01-04 JP JP9143A patent/JPH04298893A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2417588A (en) * | 2004-08-23 | 2006-03-01 | Seiko Epson Corp | Memory cell with transmission gate for controlling feedback between inverters |
| US7295459B2 (en) | 2004-08-23 | 2007-11-13 | Seiko Epson Corporation | Static random access memory (SRAM) cell |
| GB2417588B (en) * | 2004-08-23 | 2008-06-04 | Seiko Epson Corp | Memory cell |
| JP2009151844A (ja) * | 2007-12-19 | 2009-07-09 | National Institute Of Advanced Industrial & Technology | Ｓｒａｍセル回路およびその駆動方法 |
| WO2013146563A1 (ja) * | 2012-03-29 | 2013-10-03 | 国立大学法人九州工業大学 | 半導体記憶装置 |
| JP2013206512A (ja) * | 2012-03-29 | 2013-10-07 | Kyushu Institute Of Technology | 半導体記憶装置 |
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