JPH0680806B2 - スタテイツク型ｍｉｓメモリセル - Google Patents
スタテイツク型ｍｉｓメモリセルInfo
- Publication number
- JPH0680806B2 JPH0680806B2 JP61275917A JP27591786A JPH0680806B2 JP H0680806 B2 JPH0680806 B2 JP H0680806B2 JP 61275917 A JP61275917 A JP 61275917A JP 27591786 A JP27591786 A JP 27591786A JP H0680806 B2 JPH0680806 B2 JP H0680806B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- level
- static
- time
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は金属絶縁物半導体電界効果トランジスタ（以下
MISFETと略記する）を用いたICメモリに関し、特にスタ
ティックメモリに関する。
MISFETと略記する）を用いたICメモリに関し、特にスタ
ティックメモリに関する。
従来、スタティックメモリは読出し動作でセルデータが
破壊されないようにメモリセルが設計されていた。すな
わち、メモリセルのフリップフロップの交差接続点とデ
ィジット線との間に接続されているトランスファーゲー
トMISFETのチャンネル幅（Ｗ）とチャンネル長（Ｌ）と
の比W/L（＝γＴ）を１とする時フリップフロップのド
ライバMISFETのW/L（＝γＤ）が2.5〜３以上の値になる
ように設計されていた。
破壊されないようにメモリセルが設計されていた。すな
わち、メモリセルのフリップフロップの交差接続点とデ
ィジット線との間に接続されているトランスファーゲー
トMISFETのチャンネル幅（Ｗ）とチャンネル長（Ｌ）と
の比W/L（＝γＴ）を１とする時フリップフロップのド
ライバMISFETのW/L（＝γＤ）が2.5〜３以上の値になる
ように設計されていた。
第３図は上述したスタティック型MISメモリセルの従来
例のディジット線回路部分の回路図である。
例のディジット線回路部分の回路図である。
プリチャージ回路12は３個のMISFETQ11〜Q13からなり、
プリチャージ信号線５によって制御されている。メモリ
セル13は高抵抗素子R1,R2を負荷素子としたインバータ
を互いに交差接続してなり、MISFETQ15,Q17をドライバ
とするフリップフロップと、該交差接続点に一端が接続
され他端がディジット線2,3に接続され、ゲートがワー
ド線１に接続されているトランスファーゲートMISFETQ
14,Q16とから構成されている。
プリチャージ信号線５によって制御されている。メモリ
セル13は高抵抗素子R1,R2を負荷素子としたインバータ
を互いに交差接続してなり、MISFETQ15,Q17をドライバ
とするフリップフロップと、該交差接続点に一端が接続
され他端がディジット線2,3に接続され、ゲートがワー
ド線１に接続されているトランスファーゲートMISFETQ
14,Q16とから構成されている。
第４図は、第３図のスタティック型MISメモリセルのγ
Ｄ／γＴ＝2.5〜３の場合の動作を示すタイムチャート
である。
Ｄ／γＴ＝2.5〜３の場合の動作を示すタイムチャート
である。
いま、初期状態（時刻t0）として、メモリセル13の一方
の節点ＡのレベルがVCC‐VTN（VTNはＮチャネルMISトラ
ンジスタのスレッショルド電圧）、他の節点Ｂが接地レ
ベルにあり、またディジット線対2,3はプリチャージ回
路12によりすでにプリチャージが完了してVCC‐VTNとい
うレベルになっており、プリチャージ信号線５は接地レ
ベルにあるとする。
の節点ＡのレベルがVCC‐VTN（VTNはＮチャネルMISトラ
ンジスタのスレッショルド電圧）、他の節点Ｂが接地レ
ベルにあり、またディジット線対2,3はプリチャージ回
路12によりすでにプリチャージが完了してVCC‐VTNとい
うレベルになっており、プリチャージ信号線５は接地レ
ベルにあるとする。
次に時刻t1でワード線１のレベルが上昇し始め、時刻t2
でワード線１のレベルがトランスファーゲートMISFETQ
16のスレッショルド電圧VTNを越えると節点Ｂに接続さ
れたトランスファーゲートMISFETQ16がオンして節点Ｂ
のレベルが上昇し始めるとともにディジット線３のレベ
ルが下がり始める。ワード線１のレベルは時刻t10でVCC
レベルに到達するが、節点Ｂのレベルはこの直前に最も
高くなる。時刻t10以後はディジット線３の電荷がメモ
リセル13を介して放電されてディジット線３のレベルが
低下するため節点Ｂのレベルも低下していく。従来、メ
モリセルの低レベルは最も高い時でもスレッショルド電
圧VTNを越えないようにγＤ／γＴの値を2.5〜３程度に
しているのでメモリセルの高レベルは読出し動作によっ
て低下することはなくVCC‐VTNを保持している。
でワード線１のレベルがトランスファーゲートMISFETQ
16のスレッショルド電圧VTNを越えると節点Ｂに接続さ
れたトランスファーゲートMISFETQ16がオンして節点Ｂ
のレベルが上昇し始めるとともにディジット線３のレベ
ルが下がり始める。ワード線１のレベルは時刻t10でVCC
レベルに到達するが、節点Ｂのレベルはこの直前に最も
高くなる。時刻t10以後はディジット線３の電荷がメモ
リセル13を介して放電されてディジット線３のレベルが
低下するため節点Ｂのレベルも低下していく。従来、メ
モリセルの低レベルは最も高い時でもスレッショルド電
圧VTNを越えないようにγＤ／γＴの値を2.5〜３程度に
しているのでメモリセルの高レベルは読出し動作によっ
て低下することはなくVCC‐VTNを保持している。
第５図は、第３図のスタティック型MISメモリセルのγ
Ｄ／γＴがほぼ１の場合の動作を示すタイムチャートで
ある。
Ｄ／γＴがほぼ１の場合の動作を示すタイムチャートで
ある。
第４図の場合と同様に、初期時（時刻t0）、ディジット
線２、３のプリチャージは完了してディジット線2,3と
もにVCC‐VTNのレベルに、またプリチャージ信号線５は
接地レベルになっており、メモリセル13内節点Ａのレベ
ルはVCC‐VTN、節点Ｂは接地レベルにあるとする。ま
ず、時刻t1でワード線１が上昇し始め時刻t2でワード線
１のレベルがスレッショルド電圧VTNを越えるとトラン
スファーMISFETQ16がオンし、節点Ｂのレベルが上昇し
始める。時刻t3で節点Ｂのレベルがスレッショルド電圧
VTNを越えると、ドライバMISFETQ15がオンして節点Ａの
レベルが低下し始める。時刻t7でワード線１のレベルと
節点Ａのレベルとの差がスレッショルド電圧VTNを越え
ると、トランスファーゲートMISFETQ14がオンしてディ
ジット線２のレベルも低下し始める。ワード線１のレベ
ルがさらに上がるとメモリセル13の低レベルはさらに上
昇し、やがて時刻t5でメモリセル13の高レベルと低レベ
ルが反転してしまう。メモリセルが完全に対称であれば
反転することはないが、現実にはそのようなことはない
ので必ず反転してしまう。時刻t5でメモリセル13の出力
が反転してしまうとディジット線2,3のレベル低下速度
もディジット線２の方がディジット線３よりも速くな
り、ワード線１が活性化された後20〜25ナノ秒後の時刻
t8にはディジット線１のデータも反転してしまう。
線２、３のプリチャージは完了してディジット線2,3と
もにVCC‐VTNのレベルに、またプリチャージ信号線５は
接地レベルになっており、メモリセル13内節点Ａのレベ
ルはVCC‐VTN、節点Ｂは接地レベルにあるとする。ま
ず、時刻t1でワード線１が上昇し始め時刻t2でワード線
１のレベルがスレッショルド電圧VTNを越えるとトラン
スファーMISFETQ16がオンし、節点Ｂのレベルが上昇し
始める。時刻t3で節点Ｂのレベルがスレッショルド電圧
VTNを越えると、ドライバMISFETQ15がオンして節点Ａの
レベルが低下し始める。時刻t7でワード線１のレベルと
節点Ａのレベルとの差がスレッショルド電圧VTNを越え
ると、トランスファーゲートMISFETQ14がオンしてディ
ジット線２のレベルも低下し始める。ワード線１のレベ
ルがさらに上がるとメモリセル13の低レベルはさらに上
昇し、やがて時刻t5でメモリセル13の高レベルと低レベ
ルが反転してしまう。メモリセルが完全に対称であれば
反転することはないが、現実にはそのようなことはない
ので必ず反転してしまう。時刻t5でメモリセル13の出力
が反転してしまうとディジット線2,3のレベル低下速度
もディジット線２の方がディジット線３よりも速くな
り、ワード線１が活性化された後20〜25ナノ秒後の時刻
t8にはディジット線１のデータも反転してしまう。
このようにメモリセル13のドライバMISFETQ15,Q17とト
ランスファーゲートMISFETQ14,Q16のチャネル幅対チャ
ネル長比W/Lの値の比γＤ／γＴを小さくすると読出し
の際にメモリセルデータが破壊されてしまい誤動作が起
きてしまう。
ランスファーゲートMISFETQ14,Q16のチャネル幅対チャ
ネル長比W/Lの値の比γＤ／γＴを小さくすると読出し
の際にメモリセルデータが破壊されてしまい誤動作が起
きてしまう。
一方、メモリセル13の面積という観点に立つとメモリセ
ル13内のMISFETQ14〜Q1はできる限り小さいことが好ま
しい。特にスタティックメモリにおいてはメモリセル部
分の面積がチップ面積の50〜60％を占めており、メモリ
セル面積を小さくすることは、低コスト化、大容量化に
は必須である。
ル13内のMISFETQ14〜Q1はできる限り小さいことが好ま
しい。特にスタティックメモリにおいてはメモリセル部
分の面積がチップ面積の50〜60％を占めており、メモリ
セル面積を小さくすることは、低コスト化、大容量化に
は必須である。
上述した従来のスタティックメモリは、メモリセルのト
ランスファーゲートMISFETのチャネル幅対チャネル長比
W/Lの値に対するフリップフロップのドライバMISFETの
チャネル幅対チャネル長比W/Lの値の比を2.5〜３以上に
しているのでメモリセルの面積、ひいてはチップサイズ
が大きくなり、低コスト化、大容量化が困難であるとい
う欠点がある。
ランスファーゲートMISFETのチャネル幅対チャネル長比
W/Lの値に対するフリップフロップのドライバMISFETの
チャネル幅対チャネル長比W/Lの値の比を2.5〜３以上に
しているのでメモリセルの面積、ひいてはチップサイズ
が大きくなり、低コスト化、大容量化が困難であるとい
う欠点がある。
本発明のスタティック型MISメモリセルは、チャネル幅
対チャネル長比の値がγＤのMISFETをフリップフロップ
の駆動トランジスタとする高抵抗負荷方式のスタティッ
ク型MISメモリセルにおいて、 チャネル幅対チャネル長比γＴが（γＤ/1.2）≦γＴ≦
（γＤ/0.8）のトランスファーゲートMISFETと、ディジ
ット線上にデータが読出された後、データが破壊される
前に活性化され、その読出し出力を増幅するフリップフ
ロップ型センス増幅器を有することを特徴とする。
対チャネル長比の値がγＤのMISFETをフリップフロップ
の駆動トランジスタとする高抵抗負荷方式のスタティッ
ク型MISメモリセルにおいて、 チャネル幅対チャネル長比γＴが（γＤ/1.2）≦γＴ≦
（γＤ/0.8）のトランスファーゲートMISFETと、ディジ
ット線上にデータが読出された後、データが破壊される
前に活性化され、その読出し出力を増幅するフリップフ
ロップ型センス増幅器を有することを特徴とする。
このように、メモリセルのドライバMISFETとトランスフ
ァーゲートMISFETのチャネル幅対チャネル長比をほぼ同
一にし、それによって、ディジット線上にデータが読出
された後データの破壊が起る前にセンス増幅器を活性化
して正しいデータを増幅することにより、誤動作がな
く、かつメモリセル面積の小さいスタティック型MISメ
モリを提供することができる。
ァーゲートMISFETのチャネル幅対チャネル長比をほぼ同
一にし、それによって、ディジット線上にデータが読出
された後データの破壊が起る前にセンス増幅器を活性化
して正しいデータを増幅することにより、誤動作がな
く、かつメモリセル面積の小さいスタティック型MISメ
モリを提供することができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のスタティック型MISメモリセルの一実
施例の回路図、第２図は本実施例の動作を示すタイムチ
ャートである。
施例の回路図、第２図は本実施例の動作を示すタイムチ
ャートである。
本実施例は第３図のメモリセル13のMISFETQ14〜Q17の代
りに、それぞれのチャネル幅対チャネル長比が同じ（し
たがってγＤ／γＴ＝１）で、かつ製造上許容される最
小寸法のMISFETQ1〜Q4を備えたメモリセル10が用いら
れ、またストローブ信号によって起動され、ディジット
線2,3上に読出された信号を入力し、正帰還増幅して、
再びディジット線2,3上に出力するフリップフロップ型
センス増幅器11が付加されたものである。
りに、それぞれのチャネル幅対チャネル長比が同じ（し
たがってγＤ／γＴ＝１）で、かつ製造上許容される最
小寸法のMISFETQ1〜Q4を備えたメモリセル10が用いら
れ、またストローブ信号によって起動され、ディジット
線2,3上に読出された信号を入力し、正帰還増幅して、
再びディジット線2,3上に出力するフリップフロップ型
センス増幅器11が付加されたものである。
フリップフロップセンス増幅器11は、２つのC MISイン
バータの出力と入力を交差接続して構成されているフリ
ップフロップと、ストローブ信号（センス増幅器活性化
信号）を入力するために、フリップフロップを構成する
Ｐ型MISFETQ5,Q7とＮ型MISFETQ6,Q8のソース回路にそれ
ぞれ接続されているＰ型スイッチMISFETQ9とＮ型スイッ
チMISFETQ10によって構成されている。フリップフロッ
プの出力はそれぞれディジット線2,3に接続され、Ｎ型M
ISFETQ10のゲートはストローブ信号入力６に、またＰ型
MISFETQ9のゲートはインバータ４を介してストローブ信
号入力６に接続されている。
バータの出力と入力を交差接続して構成されているフリ
ップフロップと、ストローブ信号（センス増幅器活性化
信号）を入力するために、フリップフロップを構成する
Ｐ型MISFETQ5,Q7とＮ型MISFETQ6,Q8のソース回路にそれ
ぞれ接続されているＰ型スイッチMISFETQ9とＮ型スイッ
チMISFETQ10によって構成されている。フリップフロッ
プの出力はそれぞれディジット線2,3に接続され、Ｎ型M
ISFETQ10のゲートはストローブ信号入力６に、またＰ型
MISFETQ9のゲートはインバータ４を介してストローブ信
号入力６に接続されている。
次に、本実施例の動作について説明する。
本実施例においては、節点ＢのレベルがVTNを越え、ド
ライバMISFETQ2がオンして節点Ａのレベルが下り始める
時刻t3までの動作は第５図の従来の場合と同様である。
しかし、ストローブ信号６が時刻t4から立上り始め、セ
ンス増幅器11が、節点Ａと節点Ｂの電位レベルがほぼ等
しくなる時刻t5付近で動作を開始してディジット線2,3
に読出されている正しいデータを増幅し始める。これに
よりディジット線２のレベルはVCCレベルに、またディ
ジット線３のレベルは接地レベルに急速に充放電され
る。このため時刻t5でいったん反転してしまったセルデ
ータは時刻t6で再び元に戻り、セルデータは結局破壊さ
れない。この動作で重要なのはセンス増幅器11を活性化
させる時刻である。つまり、ディジット線2,3にデータ
が出ないうちに活性化したり、逆にディジット線にいっ
たん読出された正しいデータが反転してから活性化する
と、誤ったデータを増幅してしまい、メモリセルデータ
を破壊してしまうのである。従って、ワード線１のレベ
ルが上昇し始めてディジット線2,3に正しいデータが読
出され始めてから、そのデータが消えるまでの間にセン
ス増幅器を活性化する必要がある。この時間は約20〜25
ナノ秒程度である。
ライバMISFETQ2がオンして節点Ａのレベルが下り始める
時刻t3までの動作は第５図の従来の場合と同様である。
しかし、ストローブ信号６が時刻t4から立上り始め、セ
ンス増幅器11が、節点Ａと節点Ｂの電位レベルがほぼ等
しくなる時刻t5付近で動作を開始してディジット線2,3
に読出されている正しいデータを増幅し始める。これに
よりディジット線２のレベルはVCCレベルに、またディ
ジット線３のレベルは接地レベルに急速に充放電され
る。このため時刻t5でいったん反転してしまったセルデ
ータは時刻t6で再び元に戻り、セルデータは結局破壊さ
れない。この動作で重要なのはセンス増幅器11を活性化
させる時刻である。つまり、ディジット線2,3にデータ
が出ないうちに活性化したり、逆にディジット線にいっ
たん読出された正しいデータが反転してから活性化する
と、誤ったデータを増幅してしまい、メモリセルデータ
を破壊してしまうのである。従って、ワード線１のレベ
ルが上昇し始めてディジット線2,3に正しいデータが読
出され始めてから、そのデータが消えるまでの間にセン
ス増幅器を活性化する必要がある。この時間は約20〜25
ナノ秒程度である。
以上説明したように本発明は、各ディジット線毎にフリ
ップフロップ型センス増幅器を設け、ワード線が活性化
した後20ナノ秒以内に該センス増幅器を活性化させるこ
とにより、メモリセルのγＤ／γＴの値を１程度にして
も読出し動作でセルデータが破壊されないため、メモリ
セルのドライバMISFETのチャネル幅を従来のものの半分
以下にすることができ、メモリセル面積の縮小化ひいて
はチップの縮小化、低コスト化ができ、またチップサイ
ズを同一とするならばより大容量のスタティックを実現
できる効果がある。
ップフロップ型センス増幅器を設け、ワード線が活性化
した後20ナノ秒以内に該センス増幅器を活性化させるこ
とにより、メモリセルのγＤ／γＴの値を１程度にして
も読出し動作でセルデータが破壊されないため、メモリ
セルのドライバMISFETのチャネル幅を従来のものの半分
以下にすることができ、メモリセル面積の縮小化ひいて
はチップの縮小化、低コスト化ができ、またチップサイ
ズを同一とするならばより大容量のスタティックを実現
できる効果がある。
第１図は本発明のスタティック型MISメモリセルの一実
施例の回路図、第２図は本実施例の動作を示すタイムチ
ャート、第３図はスタティック型MISメモリセルの従来
例のディジット線回路部分の回路図、第４図および第５
図は、それぞれ第３図のスタティック型MISメモリセル
のγＤ／γＴ＝2.5〜３およびγＤ／γＴがほぼ１の場
合の動作を示すタイムチャートである。 １…ワード線、 2,3…ディジット線、 ５…プリチャージ信号線、 ６…ストローブ信号線、 10…メモリセル、 11…センス増幅器、 12…プリチャージ回路。
施例の回路図、第２図は本実施例の動作を示すタイムチ
ャート、第３図はスタティック型MISメモリセルの従来
例のディジット線回路部分の回路図、第４図および第５
図は、それぞれ第３図のスタティック型MISメモリセル
のγＤ／γＴ＝2.5〜３およびγＤ／γＴがほぼ１の場
合の動作を示すタイムチャートである。 １…ワード線、 2,3…ディジット線、 ５…プリチャージ信号線、 ６…ストローブ信号線、 10…メモリセル、 11…センス増幅器、 12…プリチャージ回路。
Claims (1)
- 【請求項１】チャネル幅チャネル長比がγＤのMISFETを
フリップフロップの駆動トランジスタとする高抵抗負荷
方式のスタティック型MISメモリセルにおいて、 チャネル幅対チャネル長比γＴが（γＤ/1.2）≦γＴ≦
（γＤ/0.8）のトランスファーゲートMISFETと、 ディジット線上にデータが読出された後、データが破壊
される前に活性化され、その読出し出力を増幅するフリ
ップフロップ型センス増幅器を有することを特徴とする
スタティック型MISメモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61275917A JPH0680806B2 (ja) | 1986-11-18 | 1986-11-18 | スタテイツク型ｍｉｓメモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61275917A JPH0680806B2 (ja) | 1986-11-18 | 1986-11-18 | スタテイツク型ｍｉｓメモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63128662A JPS63128662A (ja) | 1988-06-01 |
| JPH0680806B2 true JPH0680806B2 (ja) | 1994-10-12 |
Family
ID=17562223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61275917A Expired - Lifetime JPH0680806B2 (ja) | 1986-11-18 | 1986-11-18 | スタテイツク型ｍｉｓメモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680806B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5267208A (en) * | 1990-02-19 | 1993-11-30 | Nec Corporation | Semiconductor memory device |
| JP2980797B2 (ja) * | 1993-12-03 | 1999-11-22 | シャープ株式会社 | Ｍｏｓ型スタティックメモリ装置 |
| JP4260469B2 (ja) | 2002-12-16 | 2009-04-30 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP2004199908A (ja) | 2002-12-16 | 2004-07-15 | Matsushita Electric Ind Co Ltd | 蛍光ランプおよびその製造方法 |
| JP2009070474A (ja) * | 2007-09-13 | 2009-04-02 | Panasonic Corp | 半導体集積回路 |
| JP2009048772A (ja) * | 2008-12-05 | 2009-03-05 | Renesas Technology Corp | 半導体記憶装置 |
-
1986
- 1986-11-18 JP JP61275917A patent/JPH0680806B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63128662A (ja) | 1988-06-01 |
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