JPS6069898A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS6069898A
JPS6069898A JP58177584A JP17758483A JPS6069898A JP S6069898 A JPS6069898 A JP S6069898A JP 58177584 A JP58177584 A JP 58177584A JP 17758483 A JP17758483 A JP 17758483A JP S6069898 A JPS6069898 A JP S6069898A
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田中　寿実夫
Shinji Saito
伸二 斎藤
Shigeru Atsumi
渥美　滋
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 し発明の技術分野〕 本発明は半導体記憶装置に係り、特にＥＰＲＯＭ　。
Ｅ２ＦＲＯＭ、　ＭＡＳＫＲＯＭ等の読出し専用半導体
記憶装（４Ｈ１に関する。
〔発明の技術的背景とその問題点〕
メモリセルが接続されたビット線の電位は第１図に示す
差動増幅器１で検出される。この差動増幅器１は、ビッ
ト線の電位をバイアス回路で増幅した信号電位Ｖ　を、
基準電位■ｒｅｆ　と比較する。
８ｇ メモリセルに情報が書込まれているときといないときの
ビット線の電位の中間値に基準電位Ｖ、。。
を設定することによりメモリセルの内容が検出できる。
一方、チップ非選択時には、ビット線がフローティング
状態となるのを防止するため、ビット線をＬレベルに放
電するようにしている。すると、チップイネーブル信号
ＣＥが変化してからデータが出力するまでのチップイネ
ーブルアクセス（時間ｔＣＥはＬレベルに放電されたビ
ット線の充電時間で決定されるため、アＰレス悄号が変
化してからデータが出力するまでのアドレスアクセス時
間ｔＡｃｃ　より、チップイネーブルバッファ回路の分
だけ長くなる。このため、アクセス時間は、チップイネ
ーブルアクセス時間ｔ。８　とアドレスアクセス時間ｔ
　ＡＣＣの遅い方により決定されるので、ビット線が充
電されるまで高速アクセスができないという問題があっ
た。
し発明の目的〕 本発明は上記事情を考慮してなされたもので、チップイ
ネーブルアクセス時間の短い半導体記憶装置を提供する
ことを目的とする。
し発明の概要〕 この目的を連成するために本発明による半導体記憶装置
は、チップ非選択時には、ビット線とともに基準電位も
ローレベルにする回路を備えたことを特徴とし、チップ
イネーブルアクセス時間を短くすることができる。
〔発明の実施例〕
本発明の一実施例による半導体記憶装置を第２図に示す
。本実施例はＣＭＯ３回路のｇＰＲＯＭである。差動増
幅器は第１図のものと同じであり、信号１Ｌ位と基準１
（Ｌ位を入力する２つの入力端２．３を有している。信
号電位の側には、ＰチャンネルＦＥＴ　１１とイントリ
ンシック型ｎチャンネルＦＥＴ　１２とｎチャンネルＦ
ＥＴ　１３が直列接続されており、ＦＥＴ　１２とＦＥ
Ｔ　１３との接続点１７が差動増幅器１の一方の入力端
２に接続されている。ＰチャンネルＦＥＴＩＩとｎチャ
ンネルＦＥＴ　１３のゲートには、チップイネーブル信
号ＣＦの反転信号で１（以下「チップイネーブル反転信
号ｉ」という）が入力し、イントリンシック型ｎチャン
ネルＦＥＴ　１２のゲートには電源電圧Ｖ　が印加され
ている。ＰチャンネルＦＥＴ　１１のソースには電源電
圧■　が接続され、ｎチャンネルＦＥＴ　１３のソース
は接地されている。
接続点１７には・９イアス回路１０を経て、ビット線１
６が接続されている。ビット線１６には、フローティン
グゲートを有するｎチャンネルＦＥＴで構成されたメモ
リセル１４が接続され、ビット線１６の先端には、ゲー
トにチップイネーブル反転信号Ｃ１を入力したｎチャン
ネルＦＥＴ　１５が接続されている。、？イアス回路１
０はビット線１６の電位を差動増幅器１の信号電圧とし
て適切な電位に変換するものである。
基準電位の側にも、直列接続されたＰチャンネルＦＥＴ
　２１と、イントリンシック型ｎチャンネルＦＥＴ２２
とｎチャンネルＦＥＴ　Ｚ３とが設けられ、ＦＥＴ２２
とＦＦ、Ｔ２３との接続点２７が差動増幅器１の他方の
入力端３に接続されている。信号ｔｋ位の側と同様に、
ＰチャンネルＦＥＴ　２１とｎチャンネルＦＥＴ２３の
ゲートには、チップイネーブル反転信号で１が入力し、
イントリンシック型ｎチャンネ／１−ＦＥＴ　２２のゲ
ートには電源電圧■　が印加されている。Ｐチャンネル
ＦＥＴ　２１のソースには゛市源電圧Ｖ　が印加され、
ｎチャンネルＦＥＴ　２３のソースは接地されている。
゛接続点２７にはバイアス回路側を介してダミー線２６
が接続され、ダミー線２６にはフローティングゲートを
有するｎチャンネルＦＥＴで構成されたダミーセル別が
接続されている。ｎチャンネルＦＥＴ２４のソースは接
地され、ゲートには電ｌ１ｌＡ電圧Ｖ　が１：１１加さ
れ常に選択状μ（１にある。）々イアス回路２０はダミ
ー線２６の電位を適９ノな基準電位に変換するものであ
る。
次に動作を説明する。チップが選択状態にあると、チッ
プイネーブル反転信号ＣＥはＬレベルである。チップイ
ネーブル反転信号ζＩがＬし４ルであると、ＦＥＴＩＩ
　、　２１はオン状態となり、ＦＥＴ　１３　。
ｎ、１５はオフ状態となる。ビット線１６の電位は、メ
モリセル１４のフローティングゲートに電子が蓄積され
ているか否かで異なる。これにより、バイアス回路１０
を介した接続点１７の電位も、例えば４．５ｖと３Ｖと
いうように相違する。したがって接続点２７の電位が、
これらの中間値、例えば３．６Ｖになるように設定する
ことにより、差動増幅器１でメモリセル１４に情報が書
込まれていることが検出できる。
チップが選択状態から非選択状態になると、チップイネ
ーブル反転信号面はＬレベルからＨレベルに変化する。
するとＰチャンネルｔａＴ１１はオフ状態に、ｎチャン
ネルＦＥＴ］３とｎチャンネルＦＥＴ　１５とはオン状
態になり、ビット線１６をＬレベルに放電する。チップ
非選択時にビット線１６をＬレベルに放電する理由は前
述の通りである。本実施例ではこれに加えて、接続点２
７にｎチャンネルＦＥＴ　２３が接続されているため、
接続点部の電位もチップ非選択時にＬレベルとする点に
特徴がある。
すなわち、チップイネーブル反転信号σ１がＬし・ベル
からＩ（レベルに変化するので、ＰチャンネルＦＥＴ　
２１がオフ状態となり、ｎチャンネルＦＥＴ２３がオン
状態となるからである。
再びチックが非選択状態から選択状態になると、Ｐチャ
ンネルＦＥＴＩＩ　、　２１がオン状態になり、ピッ）
　＋ｔＭ　１６が充電されるわけであるが、本実施例で
は、ビット線１６が完全に充′１にされる前に差動増幅
器１による検知が可能となる。すなわち、ビット線１６
および接続点１７とともに、基準電位側の接続点２７も
、チップ非選択時にはＬレベルにされていたため、チッ
プ選択後はこれら接続点１７と接続点２７はほぼ同じ速
度で電位が上昇する。このため４＞　６ｙＭ点１７の信
号電位も、接続点２７０基準亀位も本来の′電位には達
していないが、相対的な電位差は確保されており、差動
増幅器１により十分検知が可能である。したがって従来
のようにビット線１６の充＞ｉを待たずにアクセスが可
能であり、チップイネーブルアクセス時間ｔＣＥをアド
レスアクセス時間ｔＡＣＣより短くすることができる。
先の実施例ではＣＭＯ３回路のＥＦＲＯＭに適用したが
、ＭＡＳＫＲＯＭ、　Ｅ２ＦＲＯＭ等の他の読出し専用
半導体記憶装置にも適用可能である。
〔発明の効果〕
以上の通り、本発明によれば、チップイネーブルアクセ
ス時間を短縮でき、高速動作可能な半導体記憶装置を実
現できる。特に、半導体記憶装置の基本的構成を変化さ
せることなく、差動増幅回路の特性を利用して極めて簡
単な構成でチップイネーブルアクセス時間の短縮が実現
できる点に特徴がある。
【図面の簡単な説明】
第１図は半導体記憶装置の差動増幅器の入出力信号を示
すブロック図、第２図は本発明の一実施例による半導体
記憶装置の要部を示す回路図である。 １・・・差動増幅器、１０　、２０・・・バイアス回路
、ＩＩ　、　２］・・・ＰチャンネルＦＥＴ、　１２　
、２２・・・イントリンシック型ｎチャンネ／ｌ／ＦＥ
Ｔ、　１３　、１５　、２３−　ｎチャンネルＦＥＴ、
　１４・・・メモリセル、Ｕ・・・ダミーセル。 出願人代卯人　猪　股　清

Claims (1)

    【特許請求の範囲】
  1. ビット線の電位を所定の基準・電位と比較して、前記ビ
    ット線に接続されたメモリセルの内容を検知する差動増
    幅手段と、チップ非選択時に前記ビット線をローレベル
    に放電し、チップ選択時に前記ビット線を所定電位に充
    電する手段とを備えた半導体記憶装置において、チップ
    非選択時に前記所定の基準電位をローレベルにする手段
    を備えたことを特徴とする半導体記憶装置。
JP17758483A 1983-09-26 1983-09-26 半導体記憶装置 Expired - Lifetime JPH0666115B2 (ja)

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Application Number Priority Date Filing Date Title
JP17758483A JPH0666115B2 (ja) 1983-09-26 1983-09-26 半導体記憶装置
EP84306527A EP0136170B1 (en) 1983-09-26 1984-09-25 A semiconductor memory device
US06/654,215 US4692902A (en) 1983-09-26 1984-09-25 Semiconductor read only memory device with improved access time
DE8484306527T DE3481355D1 (de) 1983-09-26 1984-09-25 Halbleiterspeicheranordnung.

Applications Claiming Priority (1)

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JPH0666115B2 JPH0666115B2 (ja) 1994-08-24

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ID=16033528

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62132299A (ja) * 1985-11-25 1987-06-15 モトロ−ラ・インコ−ポレ−テツド 不揮発性メモリ用センス増幅器
JPS63160358A (ja) * 1986-12-11 1988-07-04 フェアチャイルド　セミコンダクタ　コーポレーション Ｃｍｏｓゲートアレイ内の高密度ｒｏｍ
JPH05189982A (ja) * 1992-01-09 1993-07-30 Toshiba Corp センス回路を有する読み出し出力回路

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2504743B2 (ja) * 1985-03-18 1996-06-05 日本電気株式会社 半導体記憶装置
US4654831A (en) * 1985-04-11 1987-03-31 Advanced Micro Devices, Inc. High speed CMOS current sense amplifier
US4761764A (en) * 1985-04-18 1988-08-02 Nec Corporation Programmable read only memory operable with reduced programming power consumption
JPS6231094A (ja) * 1985-08-01 1987-02-10 Toshiba Corp 不揮発性半導体記憶装置
US5040148A (en) * 1988-06-24 1991-08-13 Kabushiki Kaisha Toshiba Semiconductor memory device with address transition actuated dummy cell
US5191552A (en) * 1988-06-24 1993-03-02 Kabushiki Kaisha Toshiba Semiconductor memory device with address transition actuated dummy cell
US5029131A (en) * 1988-06-29 1991-07-02 Seeq Technology, Incorporated Fault tolerant differential memory cell and sensing
JP2601903B2 (ja) * 1989-04-25 1997-04-23 株式会社東芝 半導体記憶装置
US5142496A (en) * 1991-06-03 1992-08-25 Advanced Micro Devices, Inc. Method for measuring VT 's less than zero without applying negative voltages
US5440506A (en) * 1992-08-14 1995-08-08 Harris Corporation Semiconductor ROM device and method
KR0132007B1 (ko) * 1993-04-07 1998-10-01 사토 후미오 기준전위 저하회로를 갖춘 불휘발성 반도체 기억장치
KR970051285A (ko) * 1995-12-30 1997-07-29 김주용 센스 증폭기의 차동 전압 증가 장치
JPH11339481A (ja) * 1998-05-25 1999-12-10 Nec Ic Microcomput Syst Ltd 半導体メモリ回路
US6322059B1 (en) 1998-07-23 2001-11-27 Barnes Group Inc. Low contact force spring
FR2794277B1 (fr) * 1999-05-25 2001-08-10 St Microelectronics Sa Memoire morte a faible consommation
US6707715B2 (en) * 2001-08-02 2004-03-16 Stmicroelectronics, Inc. Reference generator circuit and method for nonvolatile memory devices
US7212458B1 (en) * 2005-10-25 2007-05-01 Sigmatel, Inc. Memory, processing system and methods for use therewith
US9613714B1 (en) * 2016-01-19 2017-04-04 Ememory Technology Inc. One time programming memory cell and memory array for physically unclonable function technology and associated random code generating method
CN111710355B (zh) * 2020-05-21 2022-05-13 中国人民武装警察部队海警学院 提升sram芯片写能力的差分电源电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51140442A (en) * 1975-05-13 1976-12-03 Ncr Co Memory circuit
JPS5310229A (en) * 1976-07-16 1978-01-30 Mitsubishi Electric Corp Decoder circuit
JPS56156985A (en) * 1980-02-04 1981-12-03 Texas Instruments Inc Decoder
JPS57130291A (en) * 1981-02-05 1982-08-12 Toshiba Corp Semiconductor nonvolatile read-only storage device
JPS57143796A (en) * 1981-03-03 1982-09-06 Toshiba Corp Nonvolatile semiconductor memory

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3938108A (en) * 1975-02-03 1976-02-10 Intel Corporation Erasable programmable read-only memory
US4090257A (en) * 1976-06-28 1978-05-16 Westinghouse Electric Corp. Dual mode MNOS memory with paired columns and differential sense circuit
US4223394A (en) * 1979-02-13 1980-09-16 Intel Corporation Sensing amplifier for floating gate memory devices
US4249095A (en) * 1979-02-26 1981-02-03 Rca Corporation Comparator, sense amplifier
JPS57130292A (en) * 1981-02-05 1982-08-12 Toshiba Corp Semiconductor nonvolatile read-only storage device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51140442A (en) * 1975-05-13 1976-12-03 Ncr Co Memory circuit
JPS5310229A (en) * 1976-07-16 1978-01-30 Mitsubishi Electric Corp Decoder circuit
JPS56156985A (en) * 1980-02-04 1981-12-03 Texas Instruments Inc Decoder
JPS57130291A (en) * 1981-02-05 1982-08-12 Toshiba Corp Semiconductor nonvolatile read-only storage device
JPS57143796A (en) * 1981-03-03 1982-09-06 Toshiba Corp Nonvolatile semiconductor memory

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62132299A (ja) * 1985-11-25 1987-06-15 モトロ−ラ・インコ−ポレ−テツド 不揮発性メモリ用センス増幅器
JPS63160358A (ja) * 1986-12-11 1988-07-04 フェアチャイルド　セミコンダクタ　コーポレーション Ｃｍｏｓゲートアレイ内の高密度ｒｏｍ
JPH05189982A (ja) * 1992-01-09 1993-07-30 Toshiba Corp センス回路を有する読み出し出力回路

Also Published As

Publication number Publication date
US4692902A (en) 1987-09-08
EP0136170A2 (en) 1985-04-03
EP0136170A3 (en) 1986-12-30
JPH0666115B2 (ja) 1994-08-24
EP0136170B1 (en) 1990-02-07
DE3481355D1 (de) 1990-03-15

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