KR910002203B1 - 메모리 소자의 센싱 검출 회로 - Google Patents

메모리 소자의 센싱 검출 회로 Download PDF

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Abstract

내용 없음.

Description

메모리 소자의 센싱 검출 회로
제1도는 종래의 회로도.
제2도는 본 발명의 전체 블록 다이어그램도.
제3도는 본 발명의 각부 출력 상태도.
제4도는 본 발명에서 클럭에 따른 DRAM의 동작상태도.
제5도는 본 발명의 실시회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리 어레이 CG1,CG2 : 클럭발생기
DB : 지연회로 SD : 센싱검출기
M1-M9 : MOS 트랜지스터 2 : 셀
SCG : 센싱클럭발생기 3 : 입출력게이트
본 발명은 메모리 소자(DRAM)에 있어 엑세스타임의 로스(LOSS)가 없도록 함으로서 센싱타임(SensingTime)의 스피드를 높힐 수 있도록한 메모리 소자의 센싱검출회로에 관한 것이다.
종래에는 제1도와 같이 메모리 어레이(1)에 주변회로가 연결되어 있어, 메모리 회로가 기능을 수행하면서 주어진 입력(
Figure kpo00001
또는
Figure kpo00002
,
Figure kpo00003
)에 따라 클럭발생기(CG1)가 클럭을 발생시켜 센싱클럭발생기(SCG)를 동작시키게 된다.
여기서 발생된 센싱시그널(S1)이 메모리 어레이(1)에 인가되어 DRAM셀의 데이타를 공유한 비트라인을 센싱하게 된다. 이때 충분한 센싱을 보장하기 위하여 지연회로(DB)에서 다음 기능을 수행하기 위한 클럭발생기(CG2)을 지연시키기 때문에 억세스 타임 속도가 떨어지게 되는 원인이 되는 것이었다.
본 발명의 목적은 메모리 어레이에서의 센싱여부를 감지할 수 있는 센싱검출기를 구성시켜 메모리소자(DRAM)의 억세스 타임을 높힐 수 있는 메모리소자의 센싱 검출 회로를 제공하고자 하는 것으로 센싱 클럭발생기에서 센싱 시그널이 발생되어 메모리 어레이로 입력되면 메모리 어레이 내에서 센싱완료시 발생되는 출력을 센싱검출기로 감지할 수 있게 하여 다음 기능을 고속도로 처리할 수 있게 한 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 특징은, 입력시그널에 의한 인터널 클럭을 출력시키는 클럭발생기와, 상기 클럭발생기에 의하여 제어되어 센싱시그널을 메모리 어레이에 공급시키는 센싱 클럭발생기와, 상기 메모리 어레이의 센싱 완료된 출력을 감지하는 센싱검출기와, 센싱검출기의 출력에 따라 제어되는 클럭발생기로 구성된 센싱 검출 회로에 있다.
이하 첨부도면에 의하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
제4도는 메모리소자(DRAM)의 동작상태를 나타낸 도면으로서 DRAM메모리소자가 동작함에 있어, 순차 제어되는 클럭(CLOCK)들에 의해 동작이 이루어지는 것으로 클럭발생기(CG1)에서 발생하는 클럭들에 의해 워드라인이 선택되고, 기억된 셀데이타의 비트라인과의 전하분배가 이루어진다.
이때 센싱클럭발생기(SCG)에 의하여 발생된 클럭에 의해 비트-라인(BL) 및 비트-라인 바
Figure kpo00004
를 센싱하게 되나, 센싱타임의 충분한 보장이 DRAM기능 수행의 주요한 사항으로서 종래에는 센싱타임을 충분히 보장하여 주기위해 센싱을 위한 클럭을 발생시키는 센싱클럭발생기(SCG)와 다음 동작을 수행하는데 필요한 클럭을 발생시키는 클럭발생기(CG2)사이에 지연회로를 사용하였다.
이에 반하여 본 발명은 제2도에 도시된 바와 같이 지연회로를 사용하지 않고 메모리 어레이(1)내부에서 센싱이 이루어졌음을 감지하는 센싱검출기(SD)를 구성시켜 센싱여부를 센싱검출기(SD)에 의하여 감지하도록 제2도와 같이 구성시킨 것이다.
이에 대한 실시회로도를 제5도에 의하여 살펴보면, 메모리 어레이(1)내에는 N MOS 트랜지스터(M1)및 콘덴서(C1)로 구성된 메모리 셀(2)과 비트라인(BL),(BL)의 출력에 의하여 구동되는 P MOS 트랜지스터(M2),(M3) 및 N MOS 트랜지스터(M4),(M5)로 구성되어 있다.
그리고 이와 같이 구성된 메모리 어레이(1)에 N MOS 트랜지스터(M6),(M7)를 통하여 입출력게이트(3)가 연결되게 구성시키고 N MOS 트랜지스터(M4),(M5)사이에 S2클럭발생기(S2CG)가 연결되게 구성시킨다.
S2클럭발생기(S2CG)는 센싱 클럭발생기(SCG)의 센싱 시그널(S1)에 의하여 동작되는 N MOS 트랜지스터(M9) 및 대기시 HIGH 레벨로 공급되는 클럭(PRE)가 연결된 N MOS 트랜지스터(M8)로 구성시키며, N MOS 트랜지스터(M4)(M5)가 연결된 노우드(P)를 통하여 센싱검출기(SD)가 연결되게 구성시킨다.
센싱검출기(SD)는 전원(VCC)을 공급시키는 P MOS 트랜지스터(M10),(M11)와, 센싱출력(S2)에 의하여 구동되는 P MOS 트랜지스터(M12), N MOS 트랜지스터(M13)와, 출력측 P 및 N MOS 트랜지스터(M14),(M15)로 구성되어 출력단자(OUT)로 센싱이 이루어짐을 감지시 L레벨 신호가 출력되게 구성시킨것이다.
먼저 메모리 어레이(1)의 동작을 살펴보면, 메모리 어레이(1)의 MOS 트랜지스터(M4)(M5)는 그 게이트 단자가 비트라인(BL)
Figure kpo00005
과 연결되어 있어, 메모리셀(C1)에 저장된 데이타에 따라 MOS 트랜지스터(M1)의 개방시 비트라인(BL)(BL)의 레벨차가 발생된다. 예를 들어 메모리셀(C1)에 데이타가 논리 "1"의 레벨이 저장되어 있는 경우에 워드라인(WL)에 논리 "1"의 신호가 인가되면 MOS 트랜지스터(M1)는 턴온되어 비트라인(BL)는 초기상태보다 다소 높은 레벨이 되고 비트라인
Figure kpo00006
은 초기상태가 유지된다. 역으로 메모리셀(1)의 데이타가 논리 "1"의 레벨인 경우 MOS 트랜지스터(M1)가 턴온시 비트라인(BL)은 초기상태보다 레벨이 다소 강하되고, 비트라인
Figure kpo00007
은 초기상태를 유지하게 되는 것으로 메모리셀(1)의 데이타에 따라 한쌍의 비트라인(BL),
Figure kpo00008
은 레벨차가 발생된다. 이와 같이 메모리셀(2)의 콘덴서(C1)의 충전 여부에 따라 워드라인(WL)에 의하여 구동되는 출력이 N MOS 트랜지스터(M1)구동시 게이트가 열리게 되면 콘덴서(C1)가 충전되어 있는 경우 비트라인(BL)에 콘덴서의 전하를 방출시키며, 콘덴서(C1)가 충전되어 있지 아니하는 경우 비트라인(BL)의 전하가 콘덴서(C1)에 충전하게 된다.
그리고 이때 P MOS 트랜지스터(M2),(M3) 및 N MOS 트랜지스터(M4),(M5)가 상기 콘덴서(C1)의 출력 상태에 따라 순차적으로 제어되고 이때 비트라인(BL)
Figure kpo00009
의 전압상태에 따라 센싱을 하게 된다.
즉, 센싱 시그널(S1)의 레벨이 논리 "1"의 상태가 되어 노우드(P)가 강하되는 경우 상기와 같이 메모리 어레이(1)가 동작될 때에 한쌍의 비트라인(BL)
Figure kpo00010
의 레벨중 논리 "1"의 레벨신호가 인가되는 N MOS트랜지스터(M4) (M5)가 선택적으로 턴온된다.
이와 같은 원리에 의하여 비트라인(BL)이 비트라인
Figure kpo00011
보다 레벨이 높은 경우 N MOS 트랜지스터(M5)가 먼저 턴온되어 비트라인(BL)의 레벨을 더욱 강하시키게 되어 한쌍의 비트라인(BL),
Figure kpo00012
은 더욱 큰차가 발생하게 됩니다. 결국 N MOS 트랜지스터(M4),(M5)는 더욱 레벨차가 많도록 강하시켜 비트라인(BL)
Figure kpo00013
의 상태를 감지증폭하는 기능을 갖게 된다.
또한, P MOS 트랜지스터(M2),(M3)는 상술한 바와 같이 비트라인(BL)
Figure kpo00014
의 레벨차가 더 벌어진 레벨이 래치신호(LA)가 기준전위(통상적으로 1/2Vcc)에서 전원(VCC)로 상승하게 될때에 논리 "0"레벨의 비트라인(BL)(BL)이 연결되는 P MOS 트랜지스터(M2)(M3)가 턴온되어 전원(VCC)레벨로 상승시키게 되는 것으로 P MOS 트랜지스터(M2)(M3)는 래치 신호(LA)의 레벨이 상승되는 경우 비트라인(BL)
Figure kpo00015
이 보다 높은 레벨을 갖도록 상승시키는 통로 역할을 하게 된다.
결국 N MOS 트랜지스터(M4),(M5)에 의하여 감지 증폭된 비트라인(BL)
Figure kpo00016
의 레벨차를 P MOS 트랜지스터(M2)(M3)에 의하여 더욱 레벨차가 발생하며 이때 래치 신호(LA)는 전원(VCC)까지 상승시키는 소오스 역할을 하게 된다.
따라서 메모리 어레이(1)가 정상적인 동작을 수행하여 제3도와 같이, 비트라인(BL),
Figure kpo00017
의 출력전압을 얻게되는 경우 비트라인(BL) 또는 비트라인 바
Figure kpo00018
의 전압도 강하되므로 메모리 어레이(1)의 L레벨 상태의 센싱출력(S2)의 센싱검출기(SD)의 N MOS 트랜지스터(M13)의 게이트측에 인가되어 게이타를 닫으므로써 기준 전원이 공급되지 않아 P MOS 트랜지스터(M14)는 차단 상태가 유지됨으로 출력단자(OUT)가 L레벨상태로 유지되, 센싱이 충분히 이루어진 것을 감지하게 되어 다음 기능을 수행하게 된다.
메모리 어레이(1)에서 센싱 동작이 이루어지지 아니하는 경우에 센싱검출기(SD)의 동작은 제3도와 같이 비트라인(BL)
Figure kpo00019
의 H레벨의 전압이 센싱검출기(SD)의 N MOS 트랜지스터(M13)의 게이트에 인가되어 턴온되면 P MOS 트랜지스터(M14)을 턴온시켜 출력단자(OUT)로 H레벨의 상태신호를 공급하게 된다.
여기서, P MOS 트랜지스터(M10),(M11)에서 P MOS 트랜지스터 (M10), (M11)사이의 노우드 레벨을 일정한 전위(VCC-2VTP); 여기서 VTP는 P MOS 트랜지스터의 문턱전압으로 통상적열 1V 정도임)로 유지시킴으로써 첫번째 센싱출력(S2)의 레벨이 기준레벨(1/2Vcc)일 경우에는 MOS 트랜지스터(M14)(M15)의 게이트 접압이 정지레벨(VSS)이 되어 출력(OUT)레벨을 전원(VCC)레벨로 유지된다. 그후 메모리 어레이(1)의 감시동작이 완료됨에 따라 첫번째 센싱출력(S2)의 레벨이 접지레벨(VSS)로 강하되면 MOS 트랜지스터(M14)(M15)의 게이트 전압(VCC-2VTP)으로 상승시켜 출력(OUT)를 접지레벨(VSS)로 강하시키게 된다.
결국 MOS 트랜지스터(M4)(M5)를 통하여 보다 낮은 레벨을 갖은 선택된 비트라인(BL)
Figure kpo00020
레벨을 강하시키고, MOS 트랜지스터(M2)(M3)를 통하여 보다 높은 레벨을 갖는 비트라인(BL),
Figure kpo00021
의 레벨을 상승시키며, 상기 비트라인(BL),
Figure kpo00022
의 레벨이 충분히 강하되었을 때 센싱출력(S2)에 의하여 MOS 트랜지스터(M10∼M15)로 구성된 회로가 동작하여 메모리 소자에서 그 다음 동작을 행할 수 있게 된다.
이상에서와 같이 본 발명은 메모리 어레이가 센싱 동작을 수행할 때에 워드라인이 선택된 후 각 비트라인의 출력을 비교하여 발생되는 메모리 어레이의 센싱출력을 센싱검출기로 감지하여 센싱 완료시 바로 다음동작을 수행할 수 있게 함으로써 스피드의 로스없이 센싱 억세스타임을 높일 수가 있는 동시에 전원 변동에 의하여 센싱타임이 변화되는 것을 감지할 수가 있는 메모리 소자의 센싱 검출 회로를 제공할 수가 있는 것이다.

Claims (4)

  1. 입력시그널에 대응하여 내부클럭을 발생시키기 위한 제1출력 발생기(CG1)와, 메모리 어레이(1)에 센싱시그널을 공급하기 위하여 상기 제1클럭발생기(CG1)에 의하여 제어되는 센싱클럭발생기(SCG)와, 상기메모리 어레이(1)로부터 데이타 센싱종료를 인식하고 첫번째 출력 시그널에 대응하여 두번째 출력시그널(OUT)을 발생시키는 상기 메모리 어레이(1)로부터의 첫번째 센싱출력(S2)을 검출하는 센싱검출기(SD)와,상기 센싱검출기(SD)로부터의 두번째 출력신호에 대응하여 연속적인 클럭을 발생시키기 위한 제2클럭발생기(CG2)와, 를 구비시켜서된 메모리 소자의 센싱 검출 회로.
  2. 제1항에 있어서, 상기 메모리 어레이(1)는, 한쌍의 비트라인(BL),
    Figure kpo00023
    과 워드라인 선택 시그널에 의하여 동작하는 트랜지스터(M1) 및 캐패시터(C1)를 포함하고, 상기 비트라인(BL),
    Figure kpo00024
    의 전압레벨은 첫번째 센싱출력(S2)를 발생시키기 위한 트랜지스터(M1)를 통하여 충방전시킴으로써 변화되는 것을 특징으로 하는 메모리용 센싱 검출 회로.
  3. 제2항에 있어서, 상기 메모리 셀(1)은, 한쌍의 직렬접속단 P MOS 트랜지스터(M2)(M3)와 한쌍의 직렬 접속된 N MOS 트랜지스터(M4)(M5)를 더 구비하고, 각쌍은 상기 비트라인쌍 사이에 접속되고 상기 P MOS 트랜지스터(M2),(M3)사이의 제1노우드에는 랫치신호(LA)가 인가되게 접속시키며 제3클럭신호발생기(S2CG)의 출력신호는 상기 N MOS 트랜지스터(M4),(M5)사이의 제2노우드에 접속되고, 상기 제1출력신호는 상기 비트라인의 제어하에서 P,N MOS 트랜지스터(M2),(M3),(M4),(M5)쌍의 동작에 대응하여 상기 제2노우드에서 발생되는 것을 특징으로 하는 메모리용 센싱 검출 회로.
  4. 제1항에 있어서, 상기 센싱검출기(SD)는, 전원(VCC)을 공급하기 위한 P MOS 트랜지스터(M10),(M11)와, 상기 첫번째 센싱출력(S2)를 수신하기 위한 P,N MOS 트랜지스터(M12),(M13)와, 상기 두번째 출력신호를 공급하기 위한 P,N MOS 트랜지스터(M14),(M15)와, 로 구성된 것을 특징으로 하는 메모리용 센싱 검출 회로.
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