KR940009245B1 - 다이내믹 ram의 판독회로 - Google Patents

다이내믹 ram의 판독회로 Download PDF

Info

Publication number
KR940009245B1
KR940009245B1 KR1019900019128A KR900019128A KR940009245B1 KR 940009245 B1 KR940009245 B1 KR 940009245B1 KR 1019900019128 A KR1019900019128 A KR 1019900019128A KR 900019128 A KR900019128 A KR 900019128A KR 940009245 B1 KR940009245 B1 KR 940009245B1
Authority
KR
South Korea
Prior art keywords
dynamic ram
bit lines
pairs
sense amplifiers
line
Prior art date
Application number
KR1019900019128A
Other languages
English (en)
Other versions
KR910010521A (ko
Inventor
히로유끼 야마우치
Original Assignee
마쯔시다덴기산교 가부시기가이샤
다니이 아끼오
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마쯔시다덴기산교 가부시기가이샤, 다니이 아끼오 filed Critical 마쯔시다덴기산교 가부시기가이샤
Publication of KR910010521A publication Critical patent/KR910010521A/ko
Application granted granted Critical
Publication of KR940009245B1 publication Critical patent/KR940009245B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

내용 없음.

Description

다이내믹 RAM의 판독회로
제1도는 본 발명의 제1실시예에 의한 다이내믹 RAM의 판독회로의 회로도.
제2도는 제1실시예의 동작을 나타낸 타이밍 파형도.
제3도는 본 발명의 제2실시예에 의한 다이내믹 RAM의 판독회로의 회로도.
제4도는 본 발명의 제3실시예에 의한 다이내믹 RAM의 판독회로의 회로도.
제5도는 제3실시예의 동작을 나타낸 타이밍 파형도.
제6도는 본 발명의 제4실시예에 의한 다이내믹 RAM의 판독회로의 회로도.
제7도는 제4실시예의 동작을 나타낸 타이밍 파형도.
제8도는 본 발명의 제5실시예에 의한 다이내믹 RAM의 판독회로의 회로도.
제9도는 제5실시예의 동작을 나타낸 타이밍 파형도.
제10도는 종래예를 도시한 다이내믹 RAM의 판독회로의 회로도.
제11도는 종래예에 의한 판독사이클시의 동작을 나타낸 타이밍회로도.
제12도는 종래예에 의한 기록사이클시의 동작을 나타낸 타이밍파형도.
제13도는 종래예에 의한 동작의 지연을 설명하는 타이밍파형도.
제14도는 제13도에 도시한 동작시에 있어서의 트랜지스터의 전위변화를 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
1,2,21,22 : 센스앰프 3,31,32 : 컬럼스위치
4 : 워드선 5 : 메모리셀
6 : 컬럼어드레스 디코드회로 7,8,81,82,83,84 : 공통전압공급선
9,10,10a,10b : 전압공급용스위치 11 : 입출력데이터선
12,13,14,15,16,17 : 제어회로 50 : 한쌍의 비트선
60,61,62 : 컬럼스위치의 제어선 80 : 활성화신호선
본 발명은 다이내믹 RAM의 판독회로에 관한 것이다.
종래의 다이내믹 RAM의 판독회로에 대하여 제10도를 참조하면서 이하 설명한다. 제10도에 있어서, (1), (2)는 각각 NMOS플립플롭형센스앰프와 PMOS플립플롭형 센스앰프이고, (3)은 컬럼스위치이고, (4)는 워드선이고, (5)는 메모리셀이고, (6)은 컬럼어드레스디코드회로이고, (7), (8)은 각각 플립플롭형 센스앰프(1), (2)의 공통전압공급선이고, (9), (10)은 공통전압공급선(7), (8)을 각각 접지선(GND)과 전원선(Vcc)에 접속하는 전압공급용 스위치이고, (11)은 입출력데이터선이다.
컬럼스위치(3)는, 컬럼어드레스 디코드회로(6)로부터 컬럼스위치제어선(60)을 통과하는 컬럼어드레스에 응답하여, 메모리셀(5)이 접속된 한쌍의 비트선(50)과 입출력데이터선(11)을 선택적으로 접속한다. 또한, 스위치(9), (10)는 센스앰프(1), (2)를 활성화한다. 즉, 이들 스위치(9), (10)는, 전압을 공급하기 위한 스위치로서, 제어선(SEN), (SEP)에 접속되고, 센스앰프(1), (2)와 전압공급원의 접속을 제어한다.
상기 종래예에서의 일련의 동작의 타이밍도와 동작파형도에 대하여 판독사이클시의 경우는 제11도에 도시되어 있고, 기록사이클시의 경우는 제12도에 도시되어 있다. 종래예는 상기와 같은 구성에서 이하의 순서로 판독과 기록을 행하였다. 우선 제11도를 참조하면서 판독사이클시의 경우에 대해서 설명한다. 시간(t0)에서 로우어드레스에 의해 선택된 워드선(4)이 상승한다. 다음에 시간(t1)에서 메모리셀(5)에 축적되어 있던 전하가 판독되어 한쌍의 비트선(50)의 전위변동이 발생한다. 다음에, 시간(t2)에서 NMOS플립플롭형 센스앰프(1)의 공통전압공급선(7)이 스위치(9)를 통하여 접지선(GND)과 접속되어, 한쌍의 비트선(50)의 전하를 방전하기 시작한다. 또한, 시간(t3)에서 PMOS플립플롭형 센스앰프(2)의 공통전압 공급선(8)이 스위치(10)를 통하여 전원선(Vcc)과 접속되어 한쌍의 비트선(50)에 전하를 충전하기 시작한다. 그리고 시간(t4)에서, 증폭된 한쌍의 비트선(50)사이의 전위차를, 컬럼어드레스에 의해 선택된 컬럼스위치(3)를 통하여, 입출력데이터선(11)에 송출한다. 이 신호를 출력데이터로 되어 출력버퍼를 통해서 외부에 출력된다.
다음에 제12도를 참조하면서 기록사이클시의 경우에 대해서 설명한다. 시간(t0)에서 로우어드레스에 의해 선택된 워드선(4)이 상승한다. 다음에 시간(t1)에서 메모리셀(5)에 축적된 전하가 판독되어 한쌍의 비트선(50)의 전위변동이 발생한다. 다음에, 시간(t2)에서 NMOS플립플롭형 센스앰프(1)의 공통전압공급선(7)이 스위치(9)를 통하여 접지선(GND)에 접속되어 한쌍의 비트선(50)의 전하를 방전하기 시작한다. 또한, 시간(t3)에서 PMOS플립플롭형 센스앰프(2)의 공통전압공급선(8)이 스위치(10)를 통하여 전원선(Vcc)에 접속되어 한쌍의 비트선(50)에 전하를 충전하기 시작한다. 그리고, 시간(t4)에서, 컬럼어드레스에 의해 선택된 컬럼스위치(3)를 통하여, 입출력데이터선(11)으로부터 입력데이터를 기록함으로써, 시간(t1), (t2)에서부터 각각 증폭된 한쌍의 비트선(50)사이의 전위차를 제거하고, 반전데이터를 기록한다.
그런데, 다이내믹 RAM이 고밀도화상에 따라, 소비전류나 각각의 디바이스의 신뢰성을 확보하기 위하여 전원전압을 강압하는 경향이 있다. 이 때문에, 현재 최고의 고집적, 고밀도로 다이내믹 RAM인 16M-bit에서는 센스앰프의 전원(Vcc)은 5.0V에서부터 3.3V로 강압된 것이 사용된다. 이 때문에 상기 종래의 다이내믹 RAM의 판독회로에 있어서 1/2Vcc의 센스방식을 사용하면, 센스앰프(1), (2)의 동작전압은 작아지게 된다. 구체적으로는, 1/2Vcc의 센스방식을 사용하면 Vcc가 3.3V이므로 프리차지전압은 1.65V가 된다.
그러나, 예를들면 NMOS플립플롭형 센스앰프(1)의 경우, 공통전압공급선(7)의 전위는 1/2Vcc(1.65V)에서 0V로 직접 전압강하시킬 수 없기 때문에, 소정의 시간(δt)만큼 증폭이 지연된다.
이와같이 증폭이 지연되는 이유에 대하여 제13도와 제14도를 참조하면서 이하 설명한다. 먼저, 시간(t10)에서 “1”의 상태의 비트를 메모리셀(5)로부터 판독할 때 비트선의 전위가 1/2Vcc(1.65V)에서 ΔVH만큼 상승한 비트선에 접속된 NMOS형의 센스앰프(1)의 트랜지스터(Tr1)의 게이트와 소스간의 전압(Vg2-Vs2)이 NMOS트랜지스터(Tr1)의 드레숄드전압(Vt2)에 도달하면, 공통전압공급선(7)과 상기 비트선은 상기 트랜지스터(Tr1)를 통하여 접속되어 공통전압공급선(7)의 커패시틴스가 급속하게 상승하고, 따라서 이 시점(t10)에서 공통전압공급선(7)의 전압강하의 구배는 작아져서, 0V로 내려가지 않게 된다. 따라서, 시간(δt)후의 시간(t1)에서 처음 1/2Vcc(1.65V)로 프리차지된 비트선에 접속된 NMOS형의 센스앰프(1)의 트랜지스터(Tr2)의 게이트와 소스간의 전압(Vg1-Vs1)이 NMOS트랜지스터(Tr2)의 드레숄드전압(Vt1)에 도달하게 될때에, 증폭을 개시하게 된다. 따라서, “1”상태 비트의 판독에 의해 ΔVH만큼 1/2Vcc(1.65V)로부터 상승한 비트선은 급속하게 증폭되지만, “0”상태 비트의 판독에 의해 ΔVL만큼 1/2Vcc(1.65V)로부터 감소한 비트선은 시간(δt)만큼 증폭이 지연된다.
이와같은 시간(δt)의 지연은, 증폭을 먼저 개시한 비트선 n(제13도에서 “1”상태의 비트를 판독할 때의 비트선파형에 대응하는 비트선)으로부터 증폭이 지연된 비트선(제13도에서 “0”상태의 비트를 판독할 때의 비트선파형에 대응하는 비트선)에 대한 노이즈의 영향도 커진다. 그결과, “0”상태의 비트를 판독할 때의 비트선파형에 대응하는 비트선의 증폭은 점차적으로 지연되어, 외부에 데이타를 판독할 수 없는 결과를 발생한다는 문제점이 있다.
또, 약 1024개 있는 비트선중 대다수의 비트선은 제1비트선과 같이 “1”상태비트를 판독하는 동작을 이미 개시하고, 나머지 소수의 비트선은 제2비트선과 같이 “0”상태비트를 판독하는 경우에는 시간(t10)에서 공통전압공급선(7)에 대다수의 비트선이 트랜지스터를 통하여 접지되게 되고, 공통전압공급선(7)의 전압강하의 구배는 점점 작아지고, δt의 시간은 길어지게 된다.
그런데, 이상 설명한 바와같은 “0”상태 비트의 판독시의 비트선 증폭지연의 문제는 NMOS형의 센스앰프에서는 발생하기 쉬우나, PMOS형의 센스앰프의 전류구동력이 NMOS형의 센스앰프정도이거나 그 이상으로 되어 있으면, 상기 문제는 구제될 수 있다. 그러나, 통상 종래의 판독회로에서는 컬럼스위치가 N형이기 때문에, 그것과 다른 종류인 PMOS형의 센스앰프의 전류구동능력은 작게 설계되고 있었다. 그 이유는 기록사이클시에는 PMOS플립플롭형 센스앰프(2)와는 반대의 극성을 가진 N형의 컬럼스위치(3)를 통과한 기록데이터가 이미 반대의 데이터를 증폭하고 있는 비트선을 반전시킬 필요가 있기 때문이다. 따라서, 전류구동능력이 큰 PMOS형의 센스앰프를 설계할 수 없고, “0”상태 비트의 전위를 판독한 낮은 전위의 비트선의 증폭지연을 방지할 수 없다는 문제점이 있다. 한편, 이에 대해서 PMOS플립플롭형 센스앰프 트랜지스터의 전류구동능력을 크게 설계하기 위하여 N형의 컬럼스위치(3)의 전류구동력을 지나치게 크게 설계하면, 비트선의 전위가 비트선용량의 수 10배의 용량을 가진 입출력데이터선의 전위에 크게 흡수되어 비트선의 전위를 고속으로 전송할 수 없다는 문제와, 입출력데이터선의 용량의 주성분인 스위치의 접합용량이 증가하여, 결과적으로 입출력데이터선의 용량을 더욱 증가하고, 데이터선의 전위에 크게 흡수되어 비트선의 전위를 고속으로 전송할 수 없다는 문제가 발생한다.
이상과 같이 비트선이 증폭지연되는 문제점을 해결하기 위하여 센스앰프의 전류구동력을 크게 설계하면, 반대로 반전기록을 고속으로 할 수 없게 된다는 문제점이 발생하고, 한편 반전기록을 고속으로 할 수 있도록 센스앰프의 전류구동력을 작게 설계하면, 비트선이 증폭지연되는 문제점이 발생하기 때문에, 판독시나 기록시의 동작을 어느쪽이든 고속으로 하는 것은 종래의 회로기술에서는 불가능하였다.
이상의 문제점은 고집적화 및 고밀도화되고, 또한 전원전압도 3.3V로 강압된 다이내믹 RAM의 판독회로에서 점점 중요한 문제가 되고 있다.
본 발명의 목적은 상기한 문제점을 해결해서 비트선 증폭지연을 단축할 수 있는 다이내믹 RAM의 판독회로를 제공하는데 있다.
본 발명은 상기의 목적을 달성하기 위하여 메모리셀에 접속된 복수의 한쌍의 비트선의 각각에 접속된 복수의 센스앰프와, 컬럼어드레스에 따라서 상기 복수의 한쌍의 비트선과 입출력데이터선을 선택적으로 접속하는 컬럼스위치를 가지고, 상기 메모리셀의 데이터의 판독사이클시와 기록사이클시에 상기 센스앰프의 전류구동능력이나 상기 컬럼스위치의 전류구동력을 변화시키도록한 것이다.
따라서 본 발명에 의하면 상기의 구성에 의해서, 판독사이클시에는 센스앰프의 전류구동력을 커지도록 하고, 상기의 비트선증폭지연의 문제점을 해결하여 고속의 비트선증폭을 가능하게 하고, 한편 기록사이클시에는 센스앰프의 전류구동력보다도 컬럼스위치의 전류구동력을 높힘으로서 반전기록을 고속으로 할 수 있다.
이하 도면을 참조하면서 본 발명의 실시예에 대해서 설명한다.
제1도 내지 제9도는 본 발명의 실시예의 각각에 의한 다이내믹 RAM의 판독회로의 회로도와 동작파형도를 도시한다. 또한, 제1도 내지 제9도에 도시한 본 발명의 실시예의 각각의 회로는 기본적으로는 제10도에 도시한 종래예의 회로와 마찬가지의 구성을 가지고, 마찬가지의 동작을 행하므로 동일부분에는 동일부호를 부여하고 이에 대한 중복된 설명을 생략한다.
[제1실시예]
우선, 본 발명의 제1실시예에 의한 다이내믹 RAM의 판독회로의 구성과 동작에 대하여 제1도와 제2도 및 제14도를 참조하면서 설명한다.
본 실시예의 경우, N형의 MOSFET로 구성된 컬럼스위치(3)의 제어선(60)의 진폭전압을, 판독사이클시에는 전압(Vcc1)으로하고, 기록사이클시에는 전압(Vcc2)으로 하고, Vcc1＜Vcc2로 되도록 제어회로(12), (13)를 형성한 것을 제외하고는 종래예와 마찬가지로 구성을 구비하고 있다.
이전에 설명한 종래기술에서는, 센스앰프의 증폭지연시간(δt)이 발생하는 이유에 대하여 설명하였으므로, 이에 관련하여 센스앰프의 증폭지연시간(δt)을 개선할 수 있는 이유에 대하여 설명한다. 제14도로부터 명백한 바와같이, 트랜지스터(Tr2)의 게이트전압인 비트선의 전위가 1/2Vcc로 되기 때문에 공통전압공급선(7)의 전위는 Vs1으로 되고, 또한 트랜지스터(Tr1)의 게이트전압인 비트선의 전위가 1/2Vcc+ΔVH로 되기 때문에 공통전압공급선(7)의 전위는 Vs2로 된다. 따라서, 게이트에 접속된 전위를 하이레벨로 증폭하면 센스앰프의 증폭지연시간(δt)이 개선된다.
판독사이클동작시에는 제어회로(12)로부터 컬럼스위치의 제어선(60)에 전압(Vcc1)이 출력되어 컬럼스위치(3)가 구동하고, 입출력데이터선(11)에 데이터가 판독된다. 기록사이클 동작시에는 제어회로(13)로부터 컬럼스위치제어선(60)에 전압(Vcc1)보다 큰 전압(Vcc")이 출력되어 컬럼스위치(3)가 구동되고, 입출력데이터선(11)으로부터 데이터를 기록한다.
본 실시예에 의하면, 컬럼스위치(3)의 전류구동력은 기록사이클동작시에는 커지고, 컬럼스위치(3)와 반대의 구성을 가진 P형의 플립플롭형 센스앰프(2)의 트랜지스터의 전류구능력도 컬럼스위치(3)의 전류구동력을 넘지 않을 정도로 크게 할 수 있으므로, N형의 플립플롭형 센스앰프(1)에서 증폭할 수 없는 낮은 전위의 비트선도 급속하게 증폭할 수 있고, 종래예와 같은 독립한 “0”상태 비트의 판독의 비트선 증폭이 크게 지연되는 것을 방지할 수 있다. 따라서, N형의 컬럼스위치(3)의 전류구동력보다 작은 P형의 플립플롭형 센스앰프 트랜지스터밖에 설계할 수 없기 때문에 낮은 전위의 비트선의 증폭지연을 방지할 수 없다는 문제와, P형의 플립플롭형 센스앰프 트랜지스터의 전류구동력을 크게 설계하기 위하여 N형의 컬럼스위치(3)의 전류구동력을 너무 크게 설계하면 비트선의 전위가 입출력데이터선의 전위에 크게 흡수된다는 문제가 상반되는 종래의 문제점을 해결할 수 있다.
[제2실시예]
다음에 본 발명의 제2실시예에 의한 다이내믹 RAM의 판독회로의 구성과 동작에 대하여 제3도를 참조하면서 설명한다.
본 실시예의 경우에는, 컬럼스위치(3')는 병렬접속한 2개의 NMOSFET(31), (32)로 구성되고, 2개의 NMOSFET(31), (32)의 제어를 제어회로(6), (14)와 별도의 컬럼스위치제어선(61), (62)에 의해서 행하는 것을 제외하고는 종래예와 마찬가지이다.
판독사이클 동작시에는 병렬접속된 2개의 NMOSFET(31), (32)중 한쪽만이 ON으로 되고, 다른 한쪽은 OFF로 되도록 하고, 기록사이클 동작시에는 양쪽이 모두 ON으로 되도록 컬럼스위치제어선(61), (62)를 통하여 신호가 전송된다.
본 실시예에 의하면 제1실시예에서 설명한 것과 동일한 효과가 있다.
[제3실시예]
다음에 본 발명의 제3실시예에 의한 다이내믹 RAM의 판독회로의 구성과 동작에 대하여 제4도, 제5도를 참조하면서 설명한다.
본 실시예의 경우, P형 센스앰프활성화신호선(80)의 신호가 기록사이클의 범위내에 있는 소정의 기간동안, 불활성신호로 되도록 전압공급원으로부터 간극적(間隙的)으로 차단하는 제어회로(15)를 형성한 것을 제외하고는 종래예와 마찬가지이다.
상기 제어회로(15)는 예를들면 제4도에 도시한 바와같이 홀수단의 인버터와, 0단 혹은 짝수단으로 이루어진 인버터의 출력을 2입력 NAND회로에 각각 입력하고, 상기 2가지 인버터열의 지연차분의 펄스를 발생시키는 것으로 본 발명에 있어서 특별히 한정되는 것은 아니다.
본 실시예에 의하면 제5도에 도시한 바와같이 기록사이클 동작시에는 컬럼스위치(3)가 선택되어 입력데이터가 한쌍의 비트선(50)의 전위를 반대의 논리레벨로 할때에, NMOSFET로 구성되는 컬럼스위치(3)와는 반대의 극성을 가진 P형의 플립플롭형의 센스앰프(2)가 소정의 기간동안 불활성으로 되기 때문에, 그 기간동안에 용이하게 기록을 행할 수 있다. 이 방법에 의하면 판독사이클시의 P형의 플립플롭형 센스앰프(2)의 트랜지스터의 전류구동력을 컬럼스위치(3)의 전류구동력과 무관하게 크게 할 수 있으므로 N형의 플립플롭형 센스앰프(1)에서 증폭할 수 없는 낮은 전위의 비트선도 신속하게 증폭할 수 있고, 종래예와 같은 독립된 “0”상태 비트의 판독비트선 증폭이 크게 지연되는 불편을 방지할 수 있다.
[제4실시예]
다음에 본 발명의 제4실시예에 의한 다이내믹 RAM의 판독회로의 구성과 동작에 대하여 제6도와 제7도를 참조하면서 설명한다.
본 실시예의 경우, P형 센스앰프(2')를 독립적으로 제어할 수 있는 각각의 복수의 한쌍의 트랜지스터(21), (22)로 이루어진 CMOS형의 플립플롭회로로 구성하고, 판독사이클의 기간동안에는 양쪽의 복수의 한쌍의 트랜지스터(21), (22)가 활성화되고, 기록사이클의 기간동안에는 한쪽의 불활성으로 되도록 PMOS형 트랜지스터(10a), (10b)의 각각에 의해서 서로 독립된 공통전압공급선(81), (82)을 통해서 전원을 공급하는 제어회로(16)를 형성한 것을 제외하고는 종래예와 마찬가지이다.
본 실시예에 의하면 제7도에 도시한 바와같이 기록사이클 동작시에는 컬럼스위치(3)가 선택되고 입력데이터가 한쌍의 비트선(50)의 전위를 반대의 논리레벨로 할때에, NMOSFET로 구성된 컬럼스위치(3)와 반대의 극성을 가진 P형의 플립플롭형 센스앰프(2)의 트랜지스터의 전류구동력(즉, 증폭력)이 떨어지므로, 용이하게 기록을 할 수 있다. 이 방법에 의하면 제3실시예와 마찬가지로, 판독사이클시에는 P형의 플립플롭형 센스앰프(2)의 트랜지스터의 전류구동력을 컬럼스위치(3)의 전류구동력과 무관하게 증가할 수 있으므로 제3실시예와 마찬가지의 효과를 얻을 수 있다.
[제5실시예]
다음에 본 발명의 제5실시예에 의한 다이내믹 RAM의 판독회로의 구성에 대하여 제8도와 제9도를 참조 하면서 설명한다.
본 실시예의 경우 P형 센스앰프(2)와 제어를 2계통으로 나누고, 한쪽의 계통은 컬럼어드레스와 무관계하게 제어되는 PMOS형 트랜지스터(10a)와, 다른쪽의 계통은 컬럼어드레스에 따라서 선택적으로 제어되는 PMOS형 트랜지스터(10b')에 의해서 각각 독립된 전압공급선(83), (84)을 통해서 전원을 공급하는 제어회로(17)를 형성하는 것을 제외하고는 종래예와 마찬가지이다. 컬럼어드레스에 응답하여 선택적으로 P형의 센스앰프(2)를 제어할때는 판독사이클 동작시는 활성화되지만, 기록사이클 동작시에는 활성화되지 않도록 한다.
본 실시예에 의하면 제8도에 도시한 바와같이 기록사이클시에는 컬럼스위치(3)가 선택되어 입력데이터가 한쌍의 비트선(50)의 전위를 반대의 논리레벨로 할때에, 컬럼스위치(3)와 반대의 극성을 가진 P형의 플립플롭형 센스앰프(2)의 컬럼어드레스에 따라서 선택적으로 제어되는 활성화신호가 발생하지 않으므로, 상기 센스앰프의 전류 구동력이 떨어져 용이하게 기록할 수 있다. 이 방법에 의하면 제4실시예와 마찬가지의 효과를 얻을 수 있다.
이상, 각각의 실시예로부터 명백한 바와같이 본 발명에 의하면 컬럼스위치와 반대의 극성을 가진 센스앰프의 전류구동력을 높게 설계할 수 있으므로 “0”상태 비트의 판독과 “1”상태 비트의 판독을 모두 고속으로 판독할 수 있고, 또한 고속으로 기록이 가능하게 되어 실제이용의 효과가 크다.

Claims (12)

  1. 메모리셀에 각각 접속된 복수의 한쌍의 비트선(50, 50)과, 상기 복수의 한쌍의 비트선과 외부회로사이에 데이터를 전송하는 입출력데이터선(11, 11)과, 상기 복수의 한쌍의 비트선을 상기 입출력데이터선에 선택적으로 접속한 때에 사용되는 컬럼어드레스제어신호를 발생하는 수단(6)을 포함하고, 다이내믹 RAM의 메모리셀에 데이터를 기록하고 또한 다이내믹 RAM의 메모리셀로부터 데이터를 판독하는 다이내믹 RAM의 판독회로에 있어서, 상기 컬럼어드레스제어신호에 의해서 제어되고, 상기 복수의 한쌍의 비트선(50, 50)과 상기 입출력데이터선(11, 11) 사이에 데이터를 전송하는 복수의 컬럼스위치(3, 3), (31, 32)와, 상기 복수의 한쌍의 비트선중 대응하는 비트선에 각각 접속된 복수의 센스앰프(1, 2)와, 상기 다이내믹 RAM의 기록사이클동작시에 상기 센스앰프에 대해서보다 상기 컬럼스위치에 대해서 높은 값의 전류구동력을 형성하는 수단(12, 13, 60), (14, 61, 62)을 구비한 것을 특징으로 하는 다이내믹 RAM의 판독회로.
  2. 메모리셀에 각각 접속된 복수의 한쌍의 비트선(50, 50)과, 상기 복수의 한쌍의 비트선과 외부회로사이에 데이터를 전송하는 입출력데이터선(11, 11)과, 상기 복수의 한쌍의 비트선을 상기 입출력데이터선에 선택적으로 접속한 때에 사용되는 컬럼어드레스제어신호를 발생하는 수단(6)을 포함하고, 다이내믹 RAM의 메모리셀에 데이터를 기록하고 또한 다이내믹 RAM의 메모리셀로부터 데이터를 판독하는 다이내믹 RAM의 판독회로에 있어서, 상기 컬럼어드레스제어신호에 의해서 제어되고, 상기 복수의 한쌍의 비트선과 상기 입출력데이터선 사이에 데이터를 전송하는 복수의 컬럼스위치(3, 3)와, 상기 복수의 한쌍의 비트선중 대응하는 비트선에 각각 접속되는 복수의 센스앰프(1, 2)와, 기록사이클동작시에 상기 센스앰프에 대해서보다 컬럼스위치에 대해서 높은 값의 전류구동력을 인가하기 위하여, 상기 다이내믹 RAM의 판독사이클동작시보다 기록사이클동작시에 높은 값의 진폭전압을 형성하는 수단(12, 13, 60)을 구비한 것을 특징으로 하는 다이내믹 RAM의 판독회로.
  3. 제2항에 있어서, 상기 컬럼스위치(3, 3)의 각각은 MOS형 FET로 구성되고, 상기 컬럼어드레스제어신호는 상기 MOS형 FET의 게이트전극에 인가되는 것을 특징으로 하는 다이내믹 RAM의 판독회로
  4. 메모리셀에 각각 접속된 복수의 한쌍의 비트선(50, 50)과, 상기 복수의 한쌍의 비트선과 외부회로사이에 데이터를 전송하는 입출력데이터선(11, 11)과, 상기 복수의 한쌍의 비트선을 상기 입출력데이터선에 선택적으로 접속한 때에 사용되는 컬럼어드레스제어신호를 발생하는 수단(6)을 포함하고, 다이내믹 RAM의 메모리셀에 데이터를 기록하고 또한 다이내믹 RAM의 메모리셀로부터 데이터를 판독하는 다이내믹 RAM의 판독회로에 있어서, 상기 복수의 한쌍의 비트선중 한쌍의 비트선과 상기 입출력데이터선 사이에 병렬로 접속되고, 또한 상호 독립적으로 제어되는 두개이상의 컬럼스위치로 구성된 각각의 세트의 컬럼스위치(31, 32)가 복수개로 이루어진 복수의 세트의 컬럼스위치(31, 32), (31, 32)와, 상기 복수의 한쌍의 비트선중 대응하는 비트선에 각각 접속된 복수의 센스앰프(1, 2)와, 기록사이클동작시에 상기 센스앰프에 대해서보다 상기 컬럼스위치에 대해서 높은 전류구동력을 인가하도록, 기록사이클동작시와 판독사이클동작시에 상기 다이내믹 RAM의 동작에 따라서 변화하는 컬럼어드레스제어신호에 의거하여 상기 컬럼스위치를 제어하는 컬럼스위치제어수단(14, 61, 62)을 구비한 것을 특징으로 하는 다이내믹 RAM의 판독회로.
  5. 제4항에 있어서, 상기 컬럼스위치제어수단(14, 61, 62)은, 판독사이클동작시보다 기록사이클동작시에, 닫힌 상태에서 선택된 복수의 한쌍의 비트선에 접속되는 상기 컬럼스위치의 개수를 많게 설정하는 것을 특징으로 하는 다이내믹 RAM의 판독회로.
  6. 메모리셀에 각각 접속된 복수의 한쌍의 비트선(50, 50)과, 상기 복수의 한쌍의 비트선과 외부회로사이에 데이터를 전송하는 입출력데이터선(11, 11)과, 상기 복수의 한쌍의 비트선을 상기 입출력데이터선에 선택적으로 접속한 때에 사용되는 컬럼어드레스제어신호를 발생하는 수단(6)을 포함하고, 다이내믹 RAM의 메모리셀에 데이터를 기록하고 또한 다이내믹 RAM의 메모리셀로부터 데이터를 판독하는 다이내믹 RAM의 판독회로에 있어서, 상기 컬럼어드레스제어신호에 의해 제어되고, 상기 복수의 한쌍의 비트선중 각각의 한쌍의 비트선과 상기 입출력데이터선 사이에 데이터를 전송하는 복수의 컬럼스위치(3, 3)와, 상기 복수의 한쌍의 비트선중 대응하는 비트선에 각각 접속된 복수의 센스앰프(1, 2), (1, 21, 22)와, 상기 다이내믹 RAM의 기록사이클동작시에 상기 컬럼스위치에 대해서보다 상기 센스앰프에 대해서 낮은 값의 전류구동력은 형성하는 수단(10, 15, 80), (10b, 16, 81, 82), (10b', 17, 83, 84)을 구비한 것을 특징으로 하는 다이내믹 RAM의 판독회로.
  7. 메모리셀에 각각 접속된 복수의 한쌍의 비트선(50, 50)과, 상기 복수의 한쌍의 비트선과 외부회로 사이에 데이터를 전송하는 입출력데이터선(11, 11)과, 상기 복수의 한쌍의 비트선을 입출력데이터선에 선택적으로 접속한 때에 사용되는 컬럼어드레스제어신호를 발생하는 수단(16)을 포함하고, 다이내믹 RAM의 메모리셀에 데이터를 기록하고 또한 다이내믹 RAM의 메모리셀로부터 데이터를 판독하는 다이내믹 RAM의 판독회로에 있어서, 상기 컬럼어드레스제어신호에 의해 제어되고, 상기 복수의 한쌍의 비트선과 입출력데이터선 사이에 데이터를 전송하는 복수의 컬럼스위치(3, 3)와, 상기 복수의 한쌍의 비트선중 대응하는 비트선의 양쪽에 접속된 2개이상의 센스앰프로 구성된 각각의 세트의 센스앰프(1, 2)가 복수개로 이루어진 복수의 세트의 센스앰프(1, 2), (1, 2)와, 센스앰프에 공급전압을 전송하는 수단(8)과, 다이내믹 RAM의 각각의 기록사이클동작시에 각각의 상기 세트의 센스앰프에 대해서보다 각각의 상기 컬럼스위치에 대해서 높은 값의 전력구동력을 인가하기 위하여, 상기 다이내믹 RAM의 각각의 기록사이클의 범위내에 있는 고정시간 간격동안 상기 세트의 센스앰프중의 한세트이상의 센스앰프에 상기 공급전압의 전송을 순시적으로 차단하는 수단(10, 15, 80)을 구비한 것을 특징으로 하는 다이내믹 RAM의 판독회로.
  8. 제7항에 있어서, 상기 컬럼스위치(3)의 각각은 한개 이상의 제1도전타입의 MOS FET로 구성되고, 각각의 상기 세트의 센스앰프는, 상기 제1도전타입의 MOS FET로 형성된 플립플롭으로 구성된 제1센스앰프(1)와, 제2도전타입의 MOS FET로 형성된 플립플롭으로 구성된 제2센스앰프(2)로 구성되고, 상기 공급전압전송수단은, 상기 복수의 세트의 센스앰프중 각각의 제2센스앰프(2)에 공급전압을 전송하는 공통전압공급선(8)을 포함하고, 상기 공급전압전송차단수단은, 상기 공통전압공급선에 접속된 스위치수단(10)을 포함하는 것을 특징으로 하는 다이내믹 RAM의 판독회로.
  9. 메모리셀에 각각 접속된 복수의 한쌍의 비트선(50, 50)을 포함하고, 다이내믹 RAM의 메모리셀에 데이터를 기록하고 또한 다이내믹 RAM의 메모리셀로부터 데이터를 판독하는 다이내믹 RAM의 판독회로에 있어서, 상기 복수의 한쌍의 비트선중 선택된 비트선과 외부회로 사이에 데이터를 전송하는 입출력데이터선(11, 11)과, 컬럼어드레스신호에 따라서 상기 입출력데이터선에 상기 복수의 한쌍의 비트선을 선택적으로 접속할 때에 사용하는 컬럼어드레스제어신호를 발생하는 수단(6)과, 컬럼어드레스제어신호에 의해서 제어되고, 상기 복수의 한쌍의 비트선과 입출력데이터선 사이에 데이터를 전송하는 복수의 컬럼스위치(3, 3)와, 상기 복수의 한쌍의 비트선중 한쌍의 비트선에 대응하고, 대응하는 한쌍의 비트선에 접속된 복수의 센스앰프를 포함하는 각각의 세트의 센스앰프(1, 21, 22)로 이루어진 복수의 세트의 센스앰프(1, 21, 22), (1, 21, 22)와, 상기 센스앰프에 공급전압을 전송하는 수단(81, 82)과, 다이내믹 RAM의 기록사이클동작시에 각각의 상기 세트의 센스앰프에 대해서보다 상기 컬럼스위치의 각각에 대해서 높은 값의 전류구동력을 인가하기 위하여, 상기 기록사이클동작시에 각각의 상기 세트의 센스앰프중 1개이상의 세트의 센스앰프의 동작을 금지시키는 수단(10b, 16)을 구비한 것을 특징으로 하는 다이내믹 RAM의 판독회로.
  10. 제9항에 있어서, 각각의 상기 컬럼스위치(3, 3)는, 1개이상이 제1도전타입의 MOS FET로 구성되고, 각각의 세트의 센스앰프(1, 21, 22)는, 상기 제1도전타입의 MOS FET로 형성된 플립플롭으로 구성된 제1센스앰프(1)와, 제2도전타입의 MOS FET로 형성된 플립플롭으로 각각 구성된 제2, 제3센스앰프(21, 22)로 이루어지고, 상기 공급전압이송수단은, 상기 복수의 세트의 센스앰프중 제2, 제3센스앰프(21, 22)의 각각에 공급전압을 전송하는 각각의 공통전압공급선(81, 82)을 포함하고, 상기 동작금지수단(10b, 16)은, 상기 공통전압선에 공급전압을 인가하는 것을 선택적으로 차단하기 위하여 상기 제2, 제3센스앰프의 공통전압공급선중 하나의 공통전압공급선에 접속된 절환수단(10b)을 포함하는 것을 특징으로 하는 다이내믹 RAM의 판독회로.
  11. 메모리셀에 각각 접속된 복수의 한쌍의 비트선(50, 50)과, 상기 복수의 한쌍의 비트선과 외부회로사이에 데이터를 전송하는 입출력데이터선(11, 11)과, 입출력데이터선에 상기 복수의 한쌍의 비트선을 선택적으로 접속한 때에 사용하는 컬럼어드레스제어신호를 발생하는 수단(16)을 포함하고, 다이내믹 RAM의 메모리셀에 데이터를 기록하고 또한 다이내믹 RAM의 메모리셀로부터 데이터를 판독하는 다이내믹 RAM의 판독회로에 있어서, 상기 복수의 한쌍의 비트선중 대응하는 비트선에 각각 접속된 복수의 센스앰프(2)와, 제1공통전압공급선(83)은 상기 복수의 센스앰프(2)의 전체에 공통으로 접속되고, 제1공통전압공급선(83)과 제2공통전압공급선(84)은 서로 독립적이고, 제1공통전압공급선(83)과 제2공통공급전압공급선(84)으로 이루어진 공통전압공급선(83, 84)과, 상기 제2공통전압공급선(84)과 상기 센스앰프중 대응하는 센스앰프 사이에 각각 접속된 복수의 공급전압스위치(10b')와, 상기 공급전압스위치에 각각의 제어신호를 공급하고, 기록 사이클동작시와 판독사이클동작시에 상기 다이내믹 RAM의 동작에 따라서 상기 제어신호를 변화하는 복수의 스위치제어신호공급수단(17)을 구비한 것을 특징으로 하는 다이내믹 RAM의 판독회로.
  12. 제11항에 있어서, 상기 스위치제어신호공급수단(17)의 각각은, 상기 컬럼어드레스제어신호에 응답하고, 상기 센스앰프가 상기 컬럼어드레스제어신호에 의해서 선택될 때에 상기 제2공통전압선(84)에 상기 센스앰프중 대응하는 센스앰프에 접속하는 제어신호를 상기 공급전압스위치중 대응하는 공급전압스위치(10b')에 공급하고, 상기 공급전압스위치제어신호는 상기 다이내믹 RAM의 기록사이클동작시에 상기 공급전압스위치에 의한 전송을 금지하는 것을 특징으로 하는 다이내믹 RAM의 판독회로.
KR1019900019128A 1989-11-24 1990-11-24 다이내믹 ram의 판독회로 KR940009245B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP1306246A JP2759689B2 (ja) 1989-11-24 1989-11-24 Ｒａｍの読み出し回路
JP1-306246 1989-11-24

Publications (2)

Publication Number Publication Date
KR910010521A KR910010521A (ko) 1991-06-29
KR940009245B1 true KR940009245B1 (ko) 1994-10-01

Family

ID=17954762

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900019128A KR940009245B1 (ko) 1989-11-24 1990-11-24 다이내믹 ram의 판독회로

Country Status (3)

Country Link
US (1) US5229964A (ko)
JP (1) JP2759689B2 (ko)
KR (1) KR940009245B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5392241A (en) * 1993-12-10 1995-02-21 International Business Machines Corporation Semiconductor memory circuit with block overwrite
WO1997023877A1 (fr) * 1995-12-25 1997-07-03 Oki Electric Industry Co., Ltd. Memoire a semiconducteur amelioree a decodeur d'adresse de ligne fournissant les signaux de selection de ligne et son procede de commande
US6337497B1 (en) * 1997-05-16 2002-01-08 International Business Machines Corporation Common source transistor capacitor stack
JP2001084768A (ja) * 1999-09-10 2001-03-30 Mitsubishi Electric Corp 半導体装置
JP2003347431A (ja) 2002-05-29 2003-12-05 Fujitsu Ltd 半導体記憶装置
US20040061990A1 (en) * 2002-09-26 2004-04-01 Dougherty T. Kirk Temperature-compensated ferroelectric capacitor device, and its fabrication
KR100780613B1 (ko) * 2006-06-30 2007-11-29 주식회사 하이닉스반도체 반도체 메모리 소자 및 그 구동방법
JP2011170942A (ja) 2010-02-22 2011-09-01 Elpida Memory Inc 半導体装置
JP2011175696A (ja) * 2010-02-23 2011-09-08 Elpida Memory Inc 半導体装置
CN102903720B (zh) * 2012-09-29 2014-10-22 京东方科技集团股份有限公司 一种薄膜晶体管阵列基板及其液晶显示装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1922842A1 (de) * 1968-05-08 1969-12-04 Fuji Photo Film Co Ltd Photochromatisches Aufzeichnungsmaterial
DE1769847A1 (de) * 1968-07-25 1971-11-11 American Cyanamid Co Photochrome Massen
US4168539A (en) * 1978-09-15 1979-09-18 Gte Laboratories Incorporated Memory system with row clamping arrangement
DE3138549A1 (de) * 1981-09-28 1983-04-07 Siemens AG, 1000 Berlin und 8000 München Schaltungsanordnung zur ankopplung von lese-flip-flops an bit-leitungen in dynamischen halbleiter-schreib-lese-speichern
JPS613390A (ja) * 1984-06-15 1986-01-09 Hitachi Ltd 記憶装置
EP0179436B1 (en) * 1984-10-25 1991-05-08 Matsushita Electric Industrial Co., Ltd. Optical recording medium
EP0230024B1 (en) * 1985-12-20 1991-11-21 Matsushita Electric Industrial Co., Ltd. Optical recording medium having a stabilized recording layer
JPH07118193B2 (ja) * 1986-09-18 1995-12-18 富士通株式会社 半導体記憶装置
JPS63184993A (ja) * 1987-01-28 1988-07-30 Nec Corp 信号発生回路
JPS63237289A (ja) * 1987-03-24 1988-10-03 Mitsubishi Electric Corp 半導体記憶装置
JPS63239671A (ja) * 1987-03-27 1988-10-05 Nippon Telegr & Teleph Corp <Ntt> 半導体記憶装置
JPH01140495A (ja) * 1987-11-27 1989-06-01 Hitachi Ltd 半導体メモリ
JPH0766665B2 (ja) * 1988-03-31 1995-07-19 株式会社東芝 半導体記憶装置
JPH0229998A (ja) * 1988-07-19 1990-01-31 Nec Corp プログラマブル・リード・オンリー・メモリ
JPH02278593A (ja) * 1989-04-19 1990-11-14 Nec Corp ダイナミック半導体記憶装置

Also Published As

Publication number Publication date
JPH03165398A (ja) 1991-07-17
KR910010521A (ko) 1991-06-29
US5229964A (en) 1993-07-20
JP2759689B2 (ja) 1998-05-28

Similar Documents

Publication Publication Date Title
KR100369278B1 (ko) 연상 메모리(ｃａｍ)
US4996671A (en) Semiconductor memory device
KR100574181B1 (ko) 고속기입회복을갖춘메모리장치및그에관련된기입회복방법
EP0639000B1 (en) Flip-flop type amplifier circuit
US4561702A (en) CMOS Address buffer circuit
JPH0713857B2 (ja) 半導体記憶装置
KR940009245B1 (ko) 다이내믹 ram의 판독회로
US5506522A (en) Data input/output line sensing circuit of a semiconductor integrated circuit
US5502681A (en) Column start signal generation circuit for memory device
KR100257911B1 (ko) 반도체 기억장치
US5708607A (en) Data read circuit of a memory
US4860257A (en) Level shifter for an input/output bus in a CMOS dynamic ram
KR950005171B1 (ko) 전류 미러 증폭회로 및 그의 구동 방법
US5724299A (en) Multiport register file memory using small voltage swing for write operation
US7123529B1 (en) Sense amplifier including multiple conduction state field effect transistor
US5602774A (en) Low-power BiCMOS/ECL SRAM
JP3926037B2 (ja) ダイナミック型ｒａｍ
KR970060224A (ko) 반도체기억장치
JPH0447399B2 (ko)
US4435791A (en) CMOS Address buffer for a semiconductor memory
JP2000293986A (ja) 半導体メモリ装置
JP2783023B2 (ja) 半導体スタティックメモリ
KR100190761B1 (ko) 비트라인 감지 증폭기
JPH06150656A (ja) 半導体記憶装置
JPH0713869B2 (ja) データ伝送回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060925

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee