JP2000293986A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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Abstract
(57)【要約】 （修正有）
【課題】 半導体メモリ装置の低電圧化が進んでも、セ
ンスアンプの増幅、及びビット線、センスアンプ部のプ
リチャージ動作を高速化できる半導体メモリ装置の提
供。 【解決手段】 ビット線プリチャージ回路（Ｐ１１）の
トランジスタ（Ｑ１３）と、センスアンプ駆動線プリチ
ャージ回路（Ｐ１４）のトランジスタ（Ｑ１４）と、セ
ンスアンプ駆動線（ＳＡＮ）を駆動するトランジスタ
（Ｑ１２）とを通常より低閾値のトランジスタで構成
し、センスアンプ活性化時は、回路Ｐ１１、回路Ｐ１
４、センスアンプ駆動線（ＳＡＰ）を駆動するトランジ
スタ（Ｑ１１）に負電圧、ＳＡＮを駆動するトランジス
タ（Ｑ１２）に内部電源電圧を入力し、センスアンプ増
幅を高速化する。センスアンプ非活性化時は、回路Ｐ１
１、回路Ｐ１４、ＳＡＰを駆動するＱ１１に内部電源電
圧、ＳＡＮを駆動するＱ１２に負電圧を入力する。
ンスアンプの増幅、及びビット線、センスアンプ部のプ
リチャージ動作を高速化できる半導体メモリ装置の提
供。 【解決手段】 ビット線プリチャージ回路（Ｐ１１）の
トランジスタ（Ｑ１３）と、センスアンプ駆動線プリチ
ャージ回路（Ｐ１４）のトランジスタ（Ｑ１４）と、セ
ンスアンプ駆動線（ＳＡＮ）を駆動するトランジスタ
（Ｑ１２）とを通常より低閾値のトランジスタで構成
し、センスアンプ活性化時は、回路Ｐ１１、回路Ｐ１
４、センスアンプ駆動線（ＳＡＰ）を駆動するトランジ
スタ（Ｑ１１）に負電圧、ＳＡＮを駆動するトランジス
タ（Ｑ１２）に内部電源電圧を入力し、センスアンプ増
幅を高速化する。センスアンプ非活性化時は、回路Ｐ１
１、回路Ｐ１４、ＳＡＰを駆動するＱ１１に内部電源電
圧、ＳＡＮを駆動するＱ１２に負電圧を入力する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に関し、特に半導体メモリ装置のセンスアンプ回路に関
するものである。
に関し、特に半導体メモリ装置のセンスアンプ回路に関
するものである。
【０００２】
【従来の技術】近年、半導体メモリ装置の大容量化、低
電圧化が進められており、特に、半導体メモリ装置の中
で記憶保持動作の必要なダイナミックランダムアクセス
メモリ（以下、ＤＲＡＭと略す）では、１６ＭＤＲＡＭ
では５Ｖ（もしくは、３．３Ｖ）、６４ないし２５６Ｍ
ＤＲＡＭでは３．３Ｖ、１ＧＤＲＡＭクラスでは２．５
Ｖの電源電圧となっている。このようなＤＲＡＭにおけ
る、メモリセルに書き込まれた情報を読み出すためのセ
ンスアンプ部の回路の一例を図３に示す。このセンスア
ンプ部回路は、メモリセルＭＣＥＬＬに接続されている
ビット線ＢＬＴ，ＢＬＮに接続されたビット線プリチャ
ージ回路Ｐ１と、ビット線信号を増幅するセンスアンプ
・フリップフロップ回路Ｐ２と、前記センスアンプ・フ
リップフロップ回路Ｐ２とビット線ＢＬＴ，ＢＬＮを接
続するビット線−センスアンプ接続回路Ｐ３から構成さ
れている。そして、入力信号ＰＤＬＢはビット線プリチ
ャージ活性回路Ｐ５を構成するインバータＩ１を通して
ビット線プリチャージ回路駆動信号ＰＤＬとして前記ビ
ット線プリチャージ回路Ｐ１に入力される。また、入力
信号ＳＥ１Ｂ，ＳＥ２はそれぞれセンスアンプ駆動線Ｓ
ＡＰ，ＳＡＮを活性化する回路Ｐ６，Ｐ７を構成してい
るセンスアンプドライバトランジスタＱ１，Ｑ２に入力
され、前記センスアンプ・フリップフロップ回路Ｐ２の
センスアンプ駆動線ＳＡＰ，ＳＡＮはそれぞれセンスア
ンプ駆動線プリチャージ回路Ｐ４によりプリチャージさ
れる。
電圧化が進められており、特に、半導体メモリ装置の中
で記憶保持動作の必要なダイナミックランダムアクセス
メモリ（以下、ＤＲＡＭと略す）では、１６ＭＤＲＡＭ
では５Ｖ（もしくは、３．３Ｖ）、６４ないし２５６Ｍ
ＤＲＡＭでは３．３Ｖ、１ＧＤＲＡＭクラスでは２．５
Ｖの電源電圧となっている。このようなＤＲＡＭにおけ
る、メモリセルに書き込まれた情報を読み出すためのセ
ンスアンプ部の回路の一例を図３に示す。このセンスア
ンプ部回路は、メモリセルＭＣＥＬＬに接続されている
ビット線ＢＬＴ，ＢＬＮに接続されたビット線プリチャ
ージ回路Ｐ１と、ビット線信号を増幅するセンスアンプ
・フリップフロップ回路Ｐ２と、前記センスアンプ・フ
リップフロップ回路Ｐ２とビット線ＢＬＴ，ＢＬＮを接
続するビット線−センスアンプ接続回路Ｐ３から構成さ
れている。そして、入力信号ＰＤＬＢはビット線プリチ
ャージ活性回路Ｐ５を構成するインバータＩ１を通して
ビット線プリチャージ回路駆動信号ＰＤＬとして前記ビ
ット線プリチャージ回路Ｐ１に入力される。また、入力
信号ＳＥ１Ｂ，ＳＥ２はそれぞれセンスアンプ駆動線Ｓ
ＡＰ，ＳＡＮを活性化する回路Ｐ６，Ｐ７を構成してい
るセンスアンプドライバトランジスタＱ１，Ｑ２に入力
され、前記センスアンプ・フリップフロップ回路Ｐ２の
センスアンプ駆動線ＳＡＰ，ＳＡＮはそれぞれセンスア
ンプ駆動線プリチャージ回路Ｐ４によりプリチャージさ
れる。
【０００３】図４に図３のセンスアンプ回路のタイミン
グチャートを示す。まず、センスアンプ活性化信号ＳＥ
１Ｂがハイレベル、ＳＥ２がロウレベルとなり、センス
アンプ・フリップフロップ回路Ｐ２を非活性化する。そ
して、ビット線プリチャージ駆動信号ＰＤＬＢがロウレ
ベルとなり、ビット線プリチャージ回路Ｐ１、センスア
ンプ駆動線プリチャージ回路Ｐ４が導通し、ビット線Ｂ
ＬＴ，ＢＬＮ、センスアンプ駆動線ＳＡＰ，ＳＡＮは１
／２・ＶＩＮＴにプリチャージされる。また、ビット線
−センスアンプ接続回路Ｐ３は導通していてビット線Ｂ
ＬＴ，ＢＬＮとセンスアンプ・フリップフロップ回路Ｐ
２を接続している。また、メモリセルのデータの読み出
し時に、センスアンプ・フリップフロップ回路Ｐ２を活
性化する場合、入力信号ＰＤＬＢがハイレベルとなり、
ビット線プリチャージ回路Ｐ１、センスアンプ駆動線プ
リチャージ回路Ｐ４が非導通となる。そして、メモリセ
ルからの信号がビット線ＢＬＴ，ＢＬＮ上に現れると、
センスアンプ活性化信号ＳＥ１Ｂがロウレベル、ＳＥ２
がハイレベルとなり、センスアンプ・フリップフロップ
回路Ｐ２が活性化し、ビット線ＢＬＴ，ＢＬＮ上のデー
タを増幅する。
グチャートを示す。まず、センスアンプ活性化信号ＳＥ
１Ｂがハイレベル、ＳＥ２がロウレベルとなり、センス
アンプ・フリップフロップ回路Ｐ２を非活性化する。そ
して、ビット線プリチャージ駆動信号ＰＤＬＢがロウレ
ベルとなり、ビット線プリチャージ回路Ｐ１、センスア
ンプ駆動線プリチャージ回路Ｐ４が導通し、ビット線Ｂ
ＬＴ，ＢＬＮ、センスアンプ駆動線ＳＡＰ，ＳＡＮは１
／２・ＶＩＮＴにプリチャージされる。また、ビット線
−センスアンプ接続回路Ｐ３は導通していてビット線Ｂ
ＬＴ，ＢＬＮとセンスアンプ・フリップフロップ回路Ｐ
２を接続している。また、メモリセルのデータの読み出
し時に、センスアンプ・フリップフロップ回路Ｐ２を活
性化する場合、入力信号ＰＤＬＢがハイレベルとなり、
ビット線プリチャージ回路Ｐ１、センスアンプ駆動線プ
リチャージ回路Ｐ４が非導通となる。そして、メモリセ
ルからの信号がビット線ＢＬＴ，ＢＬＮ上に現れると、
センスアンプ活性化信号ＳＥ１Ｂがロウレベル、ＳＥ２
がハイレベルとなり、センスアンプ・フリップフロップ
回路Ｐ２が活性化し、ビット線ＢＬＴ，ＢＬＮ上のデー
タを増幅する。
【０００４】
【発明が解決しようとする課題】このような従来のセン
スアンプ部回路では次のような問題がある。回路を構成
するトランジスタの駆動能力を Ｉ＝β／２・（Ｖｇｓ
−Ｖｔ）2 とすると、センスアンプドライバトランジ
スタＱ１，Ｑ２の駆動電圧は、それぞれ、 Ｑ１：Ｖｇｓ−Ｖｔｐ＝−ＶＩＮＴ−Ｖｔｐ Ｑ２：Ｖｇｓ−Ｖｔｎ＝ＶＩＮＴ−Ｖｔｎ （内部電源電圧ＶＩＮＴ＞０、ｐチャネルトランジスタ
のしきい値電圧Ｖｔｐ＜０、ｎチャネルトランジスタの
しきい値電圧Ｖｔｎ＞０）となる。ここで、電源の低電
圧化が進むと、内部電源電圧ＶＩＮＴも低電圧となるた
め、センスアンプドライバトランジスタＱ１，Ｑ２の駆
動能力が低下してしまい、センス動作が遅くなることが
問題になる。
スアンプ部回路では次のような問題がある。回路を構成
するトランジスタの駆動能力を Ｉ＝β／２・（Ｖｇｓ
−Ｖｔ）2 とすると、センスアンプドライバトランジ
スタＱ１，Ｑ２の駆動電圧は、それぞれ、 Ｑ１：Ｖｇｓ−Ｖｔｐ＝−ＶＩＮＴ−Ｖｔｐ Ｑ２：Ｖｇｓ−Ｖｔｎ＝ＶＩＮＴ−Ｖｔｎ （内部電源電圧ＶＩＮＴ＞０、ｐチャネルトランジスタ
のしきい値電圧Ｖｔｐ＜０、ｎチャネルトランジスタの
しきい値電圧Ｖｔｎ＞０）となる。ここで、電源の低電
圧化が進むと、内部電源電圧ＶＩＮＴも低電圧となるた
め、センスアンプドライバトランジスタＱ１，Ｑ２の駆
動能力が低下してしまい、センス動作が遅くなることが
問題になる。
【０００５】一方、ビット線プリチャージ回路Ｐ１内の
トランジスタＱ３、およびセンスアンプ駆動線プリチャ
ージ回路Ｐ４内のトランジスタＱ４の駆動電圧は、それ
ぞれ、 Ｑ３＝Ｑ４：Ｖｇｓ−Ｖｔｎ＝１／２ＶＩＮＴ−Ｖｔｎ となり、前記と同様にプリチャージトランジスタの駆動
能力が低下してしまい、プリチャージ動作が遅くなるこ
とが問題になる。
トランジスタＱ３、およびセンスアンプ駆動線プリチャ
ージ回路Ｐ４内のトランジスタＱ４の駆動電圧は、それ
ぞれ、 Ｑ３＝Ｑ４：Ｖｇｓ−Ｖｔｎ＝１／２ＶＩＮＴ−Ｖｔｎ となり、前記と同様にプリチャージトランジスタの駆動
能力が低下してしまい、プリチャージ動作が遅くなるこ
とが問題になる。
【０００６】本発明の目的は、半導体メモリ装置の低電
圧化が進んでも、センスアンプドライバートランジス
タ、プリチャージトランジスタの駆動能力を高くするこ
とができる半導体メモリ装置を提供することである。
圧化が進んでも、センスアンプドライバートランジス
タ、プリチャージトランジスタの駆動能力を高くするこ
とができる半導体メモリ装置を提供することである。
【０００７】
【課題を解決するための手段】本発明の半導体メモリ装
置は、メモリセルの情報を伝達するビット線と、前記メ
モリセルの情報を増幅するセンスアンプと、前記ビット
線をプリチャージする第１のプリチャージ回路と、前記
センスアンプを駆動する一対のセンスアンプ駆動線をプ
リチャージする第２のプリチャージ回路と、前記センス
アンプ駆動線の内、片方をハイレベルに駆動する第１の
トランジスタと、前記センスアンプ駆動線の内、もう片
方をロウレベルに駆動する第２のトランジスタとを有す
る半導体メモリ装置において、前記第１のプリチャージ
回路と、前記第２のプリチャージ回路と、前記第２のト
ランジスタとが通常より低いしきい値のトランジスタで
構成されていることを特徴とする。ここで、前記第１の
プリチャージ回路と、前記第２のプリチャージ回路と、
前記第１のトランジスタと、前記第２のトランジスタを
駆動する各々の信号線のロウレベルが負電圧であること
を特徴とする。
置は、メモリセルの情報を伝達するビット線と、前記メ
モリセルの情報を増幅するセンスアンプと、前記ビット
線をプリチャージする第１のプリチャージ回路と、前記
センスアンプを駆動する一対のセンスアンプ駆動線をプ
リチャージする第２のプリチャージ回路と、前記センス
アンプ駆動線の内、片方をハイレベルに駆動する第１の
トランジスタと、前記センスアンプ駆動線の内、もう片
方をロウレベルに駆動する第２のトランジスタとを有す
る半導体メモリ装置において、前記第１のプリチャージ
回路と、前記第２のプリチャージ回路と、前記第２のト
ランジスタとが通常より低いしきい値のトランジスタで
構成されていることを特徴とする。ここで、前記第１の
プリチャージ回路と、前記第２のプリチャージ回路と、
前記第１のトランジスタと、前記第２のトランジスタを
駆動する各々の信号線のロウレベルが負電圧であること
を特徴とする。
【０００８】本発明の半導体メモリ装置では、ビット線
をプリチャージする第１のプリチャージ回路は、低しき
い値トランジスタで構成されており、センスアンプ活性
化時は、活性化信号が負電圧になることにより低しきい
値トランジスタのサブスレッショルドリークを低減し、
センスアンプ非活性化時は、活性化信号がＶＩＮＴレベ
ルになり、トランジスタの駆動電圧は従来例より高くな
り、ビット線は従来例よりも高速にバランスされる。ま
た、センスアンプ駆動線をプリチャージする第２のプリ
チャージ回路は、低しきい値トランジスタで構成されて
おり、センスアンプ活性化時は、活性化信号が負電圧に
なることにより低しきい値トランジスタのサブスレッシ
ョルドリークを低減し、センスアンプ非活性化時は、活
性化信号がＶＩＮＴレベルになり、トランジスタの駆動
電圧は従来例より高くなり、センスアンプ駆動線は従来
例よりも高速にバランスされる。
をプリチャージする第１のプリチャージ回路は、低しき
い値トランジスタで構成されており、センスアンプ活性
化時は、活性化信号が負電圧になることにより低しきい
値トランジスタのサブスレッショルドリークを低減し、
センスアンプ非活性化時は、活性化信号がＶＩＮＴレベ
ルになり、トランジスタの駆動電圧は従来例より高くな
り、ビット線は従来例よりも高速にバランスされる。ま
た、センスアンプ駆動線をプリチャージする第２のプリ
チャージ回路は、低しきい値トランジスタで構成されて
おり、センスアンプ活性化時は、活性化信号が負電圧に
なることにより低しきい値トランジスタのサブスレッシ
ョルドリークを低減し、センスアンプ非活性化時は、活
性化信号がＶＩＮＴレベルになり、トランジスタの駆動
電圧は従来例より高くなり、センスアンプ駆動線は従来
例よりも高速にバランスされる。
【０００９】また、センスアンプ駆動線のうち、ロウレ
ベルとする第２のトランジスタは低しきい値トランジス
タとなっており、センスアンプ非活性化時ゲート電圧に
入力信号のロウレベルをＧＮＤからレベル変換された負
電圧が印可されるので、非導通となりサブスレッショル
ドリークも低減されている。一方、センスアンプ活性化
時ゲート電圧に入力信号のハイレベルであるＶＩＮＴ電
圧が印可されるので、導通し、そのときのトランジスタ
の駆動電圧は、従来例より高くなる。これにより、セン
スアンプ活性化時のセンスアンプ駆動線の電流供給能力
は従来例よりも大きくなるので、センスアンプ増幅時間
が速くなり、結果として、半導体メモリ装置の低電圧化
が進んでも、センスアンプドライバートランジスタ、プ
リチャージトランジスタの駆動能力を高くすることがで
き、センスアンプの増幅、及びビット線、センスアンプ
部のプリチャージ動作を高速化することができる。
ベルとする第２のトランジスタは低しきい値トランジス
タとなっており、センスアンプ非活性化時ゲート電圧に
入力信号のロウレベルをＧＮＤからレベル変換された負
電圧が印可されるので、非導通となりサブスレッショル
ドリークも低減されている。一方、センスアンプ活性化
時ゲート電圧に入力信号のハイレベルであるＶＩＮＴ電
圧が印可されるので、導通し、そのときのトランジスタ
の駆動電圧は、従来例より高くなる。これにより、セン
スアンプ活性化時のセンスアンプ駆動線の電流供給能力
は従来例よりも大きくなるので、センスアンプ増幅時間
が速くなり、結果として、半導体メモリ装置の低電圧化
が進んでも、センスアンプドライバートランジスタ、プ
リチャージトランジスタの駆動能力を高くすることがで
き、センスアンプの増幅、及びビット線、センスアンプ
部のプリチャージ動作を高速化することができる。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の半導
体メモリ装置のセンスアンプ回路の回路図である。メモ
リセルＭＣＥＬＬに接続されているビット線ＢＬＴ，Ｂ
ＬＮに接続されたビット線プリチャージ回路Ｐ１１と、
ビット線信号を増幅するセンスアンプ・フリップフロッ
プ回路Ｐ１２と、前記センスアンプ・フリップフロップ
回路Ｐ１２とビット線ＢＬＴ，ＢＬＮを接続するビット
線−センスアンプ接続回路Ｐ１３から構成されている。
ここで、前記ビット線プリチャージ回路Ｐ１１を構成す
るｎチャネルトランジスタＱ１３は低ＶＴ（しきい値）
のトランジスタで構成されている。前記センスアンプ・
フリップフロップ回路Ｐ１２のセンスアンプ駆動線ＳＡ
Ｐ，ＳＡＮはそれぞれセンスアンプ駆動線ＳＡＰ活性化
回路Ｐ１６とセンスアンプ駆動線ＳＡＮ活性化回路Ｐ１
７により駆動され、かつセンスアンプ駆動線プリチャー
ジ回路Ｐ１４によりプリチャージされる。ここで、セン
スアンプ駆動線プリチャージ回路Ｐ１４も同様に、低Ｖ
ＴのｎチャネルトランジスタＱ１４で構成されている。
て図面を参照して詳細に説明する。図１は本発明の半導
体メモリ装置のセンスアンプ回路の回路図である。メモ
リセルＭＣＥＬＬに接続されているビット線ＢＬＴ，Ｂ
ＬＮに接続されたビット線プリチャージ回路Ｐ１１と、
ビット線信号を増幅するセンスアンプ・フリップフロッ
プ回路Ｐ１２と、前記センスアンプ・フリップフロップ
回路Ｐ１２とビット線ＢＬＴ，ＢＬＮを接続するビット
線−センスアンプ接続回路Ｐ１３から構成されている。
ここで、前記ビット線プリチャージ回路Ｐ１１を構成す
るｎチャネルトランジスタＱ１３は低ＶＴ（しきい値）
のトランジスタで構成されている。前記センスアンプ・
フリップフロップ回路Ｐ１２のセンスアンプ駆動線ＳＡ
Ｐ，ＳＡＮはそれぞれセンスアンプ駆動線ＳＡＰ活性化
回路Ｐ１６とセンスアンプ駆動線ＳＡＮ活性化回路Ｐ１
７により駆動され、かつセンスアンプ駆動線プリチャー
ジ回路Ｐ１４によりプリチャージされる。ここで、セン
スアンプ駆動線プリチャージ回路Ｐ１４も同様に、低Ｖ
ＴのｎチャネルトランジスタＱ１４で構成されている。
【００１１】入力信号（ビット線プリチャージ回路活性
化信号）ＰＤＬＢはビット線プリチャージ活性化回路Ｐ
１５に入力される。前記ビット線プリチャージ活性化回
路Ｐ１５はレベル変換回路ＬＣＮ１とインバータＩ１１
を通してビット線プリチャージ回路駆動信号ＰＤＬとし
て前記ビット線プリチャージ回路Ｐ１１に入力される。
ここで、ビット線プリチャージ活性化回路Ｐ１５は、前
記レベル変換回路により、入力信号ＰＤＬＢのロウレベ
ルをＧＮＤから負電圧ＶＮＢにレベル変換して、ビット
線プリチャージ回路駆動信号ＰＤＬを駆動している。ま
た、入力信号（センスアンプ駆動線ＳＡＰ活性化信号）
ＳＥ１Ｂ，（センスアンプ駆動線ＳＡＮ活性化信号）Ｓ
Ｅ２はそれぞれセンスアンプ駆動線ＳＡＰ活性化回路Ｐ
１６、センスアンプ駆動線ＳＡＮ活性化回路Ｐ１７に入
力される。センスアンプ駆動線ＳＡＰ活性化回路Ｐ１６
はレベル変換回路ＬＣＮ２とセンスアンプドライバトラ
ンジスタＱ１１で構成され、センスアンプ駆動線ＳＡＮ
活性化回路Ｐ１７はレベル変換回路ＬＣＮ３とセンスア
ンプドライバトランジスタＱ１２で構成される。ここ
で、センスアンプ駆動線ＳＡＮ活性化回路Ｐ１７のセン
スアンプドライバトランジスタＱ１２は、低ＶＴのｎチ
ャネルトランジスタで構成されている。センスアンプ駆
動線ＳＡＰ活性化回路Ｐ１６とセンスアンプ駆動線ＳＡ
Ｎ活性化回路Ｐ１７は、それぞれ前記レベル変換回路Ｌ
ＣＮ２，ＬＣＮ３により、入力信号ＳＥ１Ｂ，ＳＥ２の
ロウレベルをＧＮＤから負電圧ＶＮＢにレベル変換し
て、センスアンプ駆動線ＳＡＰ，ＳＡＮを駆動してい
る。
化信号）ＰＤＬＢはビット線プリチャージ活性化回路Ｐ
１５に入力される。前記ビット線プリチャージ活性化回
路Ｐ１５はレベル変換回路ＬＣＮ１とインバータＩ１１
を通してビット線プリチャージ回路駆動信号ＰＤＬとし
て前記ビット線プリチャージ回路Ｐ１１に入力される。
ここで、ビット線プリチャージ活性化回路Ｐ１５は、前
記レベル変換回路により、入力信号ＰＤＬＢのロウレベ
ルをＧＮＤから負電圧ＶＮＢにレベル変換して、ビット
線プリチャージ回路駆動信号ＰＤＬを駆動している。ま
た、入力信号（センスアンプ駆動線ＳＡＰ活性化信号）
ＳＥ１Ｂ，（センスアンプ駆動線ＳＡＮ活性化信号）Ｓ
Ｅ２はそれぞれセンスアンプ駆動線ＳＡＰ活性化回路Ｐ
１６、センスアンプ駆動線ＳＡＮ活性化回路Ｐ１７に入
力される。センスアンプ駆動線ＳＡＰ活性化回路Ｐ１６
はレベル変換回路ＬＣＮ２とセンスアンプドライバトラ
ンジスタＱ１１で構成され、センスアンプ駆動線ＳＡＮ
活性化回路Ｐ１７はレベル変換回路ＬＣＮ３とセンスア
ンプドライバトランジスタＱ１２で構成される。ここ
で、センスアンプ駆動線ＳＡＮ活性化回路Ｐ１７のセン
スアンプドライバトランジスタＱ１２は、低ＶＴのｎチ
ャネルトランジスタで構成されている。センスアンプ駆
動線ＳＡＰ活性化回路Ｐ１６とセンスアンプ駆動線ＳＡ
Ｎ活性化回路Ｐ１７は、それぞれ前記レベル変換回路Ｌ
ＣＮ２，ＬＣＮ３により、入力信号ＳＥ１Ｂ，ＳＥ２の
ロウレベルをＧＮＤから負電圧ＶＮＢにレベル変換し
て、センスアンプ駆動線ＳＡＰ，ＳＡＮを駆動してい
る。
【００１２】図２は図１のセンスアンプ回路のタイミン
グ図である。ビット線プリチャージ回路Ｐ１１は、低Ｖ
ＴトランジスタＱ１３で構成されており、センスアンプ
活性化時は、ＰＤＬ信号が負電圧になることによりトラ
ンジスタＱ１３のサブスレッショルドリークを低減して
いる。また、センスアンプ非活性化時は、ＰＤＬ信号が
ＶＩＮＴレベルになり、トランジスタＱ１３の駆動電圧
は、 Ｑ１３：Ｖｇｓ−Ｖｔｎｌ＝１／２ＶＩＮＴ−Ｖｔｎｌ
＞１／２ＶＩＮＴ−Ｖｔｎ （ｎチャネルトランジスタのしきい値電圧Ｖｔｎｌ＞
０、Ｖｔｎｌ＜Ｖｔｎ）となり、従来例より高くなる。
よって、ビット線ＢＬＴ、ＢＬＮは従来例よりも高速に
バランスされる。
グ図である。ビット線プリチャージ回路Ｐ１１は、低Ｖ
ＴトランジスタＱ１３で構成されており、センスアンプ
活性化時は、ＰＤＬ信号が負電圧になることによりトラ
ンジスタＱ１３のサブスレッショルドリークを低減して
いる。また、センスアンプ非活性化時は、ＰＤＬ信号が
ＶＩＮＴレベルになり、トランジスタＱ１３の駆動電圧
は、 Ｑ１３：Ｖｇｓ−Ｖｔｎｌ＝１／２ＶＩＮＴ−Ｖｔｎｌ
＞１／２ＶＩＮＴ−Ｖｔｎ （ｎチャネルトランジスタのしきい値電圧Ｖｔｎｌ＞
０、Ｖｔｎｌ＜Ｖｔｎ）となり、従来例より高くなる。
よって、ビット線ＢＬＴ、ＢＬＮは従来例よりも高速に
バランスされる。
【００１３】センスアンプ駆動線プリチャージ回路Ｐ１
４も同様に、低ＶＴトランジスタＱ１４で構成されてお
り、センスアンプ活性化時は、ＰＤＬ信号が負電圧にな
ることによりトランジスタＱ１４のサブスレッショルド
リークを低減している。また、センスアンプ非活性化時
は、ＰＤＬ信号がＶＩＮＴレベルになり、トランジスタ
Ｑ１４の駆動電圧は、 Ｑ１４：Ｖｇｓ−Ｖｔｎｌ＝１／２ＶＩＮＴ−Ｖｔｎｌ
＞ＶＩＮＴ−Ｖｔｎ （ｎチャネルトランジスタのしきい値電圧Ｖｔｎｌ＞
０、Ｖｔｎｌ＜Ｖｔｎ）となり、従来例より高くなる。
よって、センスアンプ駆動線ＳＡＰ，ＳＡＮは従来例よ
りも高速にバランスされる。
４も同様に、低ＶＴトランジスタＱ１４で構成されてお
り、センスアンプ活性化時は、ＰＤＬ信号が負電圧にな
ることによりトランジスタＱ１４のサブスレッショルド
リークを低減している。また、センスアンプ非活性化時
は、ＰＤＬ信号がＶＩＮＴレベルになり、トランジスタ
Ｑ１４の駆動電圧は、 Ｑ１４：Ｖｇｓ−Ｖｔｎｌ＝１／２ＶＩＮＴ−Ｖｔｎｌ
＞ＶＩＮＴ−Ｖｔｎ （ｎチャネルトランジスタのしきい値電圧Ｖｔｎｌ＞
０、Ｖｔｎｌ＜Ｖｔｎ）となり、従来例より高くなる。
よって、センスアンプ駆動線ＳＡＰ，ＳＡＮは従来例よ
りも高速にバランスされる。
【００１４】センスアンプ駆動線ＳＡＰ活性化回路Ｐ１
６内のｐチャネルトランジスタＱ１１は、センスアンプ
非活性化時ゲート電圧にハイレベルであるＶＩＮＴ電圧
が印可されるので、非導通となっている。一方、センス
アンプ活性化時ゲート電圧に入力信号ＳＥ１Ｂのロウレ
ベルをＧＮＤからレベル変換された負電圧ＶＮＢが印可
されるので、トランジスタＱ１１が導通する。ここで、
センスアンプ活性化時にトランジスタＱ１１の駆動電圧
は、 Ｑ１１：Ｖｇｓ−｜Ｖｔｐ｜＝ＶＩＮＴ−Ｖｎｂ−｜Ｖ
ｔｐ｜＞ＶＩＮＴ−｜Ｖｔｐ｜ （ｐチャネルトランジスタのしきい値電圧Ｖｔｐ＜０）
となり、従来例より高くなる。
６内のｐチャネルトランジスタＱ１１は、センスアンプ
非活性化時ゲート電圧にハイレベルであるＶＩＮＴ電圧
が印可されるので、非導通となっている。一方、センス
アンプ活性化時ゲート電圧に入力信号ＳＥ１Ｂのロウレ
ベルをＧＮＤからレベル変換された負電圧ＶＮＢが印可
されるので、トランジスタＱ１１が導通する。ここで、
センスアンプ活性化時にトランジスタＱ１１の駆動電圧
は、 Ｑ１１：Ｖｇｓ−｜Ｖｔｐ｜＝ＶＩＮＴ−Ｖｎｂ−｜Ｖ
ｔｐ｜＞ＶＩＮＴ−｜Ｖｔｐ｜ （ｐチャネルトランジスタのしきい値電圧Ｖｔｐ＜０）
となり、従来例より高くなる。
【００１５】また、センスアンプ駆動線ＳＡＮ活性化回
路Ｐ１７内のｎチャネルトランジスタＱ１２は低ＶＴト
ランジスタとなっており、センスアンプ非活性化時ゲー
ト電圧に入力信号ＳＥ２のロウレベルをＧＮＤからレベ
ル変換された負電圧ＶＮＢが印可されるので、非導通と
なりサブスレッショルドリークも低減されている。一
方、センスアンプ活性化時ゲート電圧に入力信号ＳＥ２
のハイレベルであるＶＩＮＴ電圧が印可されるので、導
通する。ここで、センスアンプ活性化時にトランジスタ
Ｑ１２の駆動電圧は、 Ｑ１２：Ｖｇｓ−Ｖｔｎｌ＝ＶＩＮＴ−Ｖｔｎｌ＞ＶＩ
ＮＴ−Ｖｔｎ （ｎチャネルトランジスタのしきい値電圧Ｖｔｎｌ＞
０、Ｖｔｎｌ＜Ｖｔｎ）となり、従来例より高くなる。
路Ｐ１７内のｎチャネルトランジスタＱ１２は低ＶＴト
ランジスタとなっており、センスアンプ非活性化時ゲー
ト電圧に入力信号ＳＥ２のロウレベルをＧＮＤからレベ
ル変換された負電圧ＶＮＢが印可されるので、非導通と
なりサブスレッショルドリークも低減されている。一
方、センスアンプ活性化時ゲート電圧に入力信号ＳＥ２
のハイレベルであるＶＩＮＴ電圧が印可されるので、導
通する。ここで、センスアンプ活性化時にトランジスタ
Ｑ１２の駆動電圧は、 Ｑ１２：Ｖｇｓ−Ｖｔｎｌ＝ＶＩＮＴ−Ｖｔｎｌ＞ＶＩ
ＮＴ−Ｖｔｎ （ｎチャネルトランジスタのしきい値電圧Ｖｔｎｌ＞
０、Ｖｔｎｌ＜Ｖｔｎ）となり、従来例より高くなる。
【００１６】以上のように、センスアンプ活性化時のセ
ンスアンプ駆動線ＳＡＰ，ＳＡＮの電流供給能力は従来
例よりも大きくなるので、センスアンプ増幅時間が速く
なる。図２において、ビット線ＢＬＮ，ＢＬＴのレベル
変化をみると、実線の本実施形態は、破線の従来例より
も増幅時間が速くなっていることが判る。
ンスアンプ駆動線ＳＡＰ，ＳＡＮの電流供給能力は従来
例よりも大きくなるので、センスアンプ増幅時間が速く
なる。図２において、ビット線ＢＬＮ，ＢＬＴのレベル
変化をみると、実線の本実施形態は、破線の従来例より
も増幅時間が速くなっていることが判る。
【００１７】
【発明の効果】以上説明してきたように本発明によれ
ば、半導体メモリ装置の低電圧化が進んでも、センスア
ンプドライバートランジスタ、センスアンプ部プリチャ
ージトランジスタに低しきい値トランジスタを用い、そ
れらを負電圧で駆動することにより、各トランジスタの
駆動能力を高くして、センスアンプの増幅、及びビット
線、センスアンプ部のプリチャージ動作を高速化すると
ともに、非活性化時のサブスレッショルドリークを低減
することができる半導体メモリ装置を得ることができる
という効果がある。
ば、半導体メモリ装置の低電圧化が進んでも、センスア
ンプドライバートランジスタ、センスアンプ部プリチャ
ージトランジスタに低しきい値トランジスタを用い、そ
れらを負電圧で駆動することにより、各トランジスタの
駆動能力を高くして、センスアンプの増幅、及びビット
線、センスアンプ部のプリチャージ動作を高速化すると
ともに、非活性化時のサブスレッショルドリークを低減
することができる半導体メモリ装置を得ることができる
という効果がある。
【図１】本発明にかかるセンスアンプ回路の実施形態の
回路図である。
回路図である。
【図２】図１の動作を説明するためのタイミングチャー
トである。
トである。
【図３】従来例のセンスアンプ回路の一例の回路図であ
る。
る。
【図４】図３の動作を説明するためのタイミングチャー
トである。
トである。
ＭＣＥＬＬ メモリセル ＢＬＴ，ＢＬＮ ビット線 Ｐ１，Ｐ１１ ビット線プリチャージ回路 Ｐ２，Ｐ１２ センスアンプフリップフロップ回路 Ｐ３，Ｐ１３ ビット線−センスアンプ接続回路 Ｐ４，Ｐ１４ センスアンプ駆動線プリチャージ回路 Ｐ５，Ｐ１５ ビット線プリチャージ活性化回路 Ｐ６，Ｐ１６ センスアンプ駆動線ＳＡＰ活性化回路 Ｐ７，Ｐ１７ センスアンプ駆動線ＳＡＮ駆動回路 Ｉ１，Ｉ１１ インバータ Ｑ１，Ｑ１１ ｐチャネルトランジスタ Ｑ２，Ｑ３，Ｑ４ ｎチャネルトランジスタ Ｑ１２，Ｑ１３，Ｑ１４ 低ＶＴ ｎチャネルトランジ
スタ ＬＣＮ１〜ＬＣＮ３ レベル変換器 ＶＩＮＴ 内部電源電圧 ＶＮＢ 負電圧 ＧＮＤ 接地電圧 ＰＤＬ ビット線プリチャージ回路駆動線 ＳＡＰ，ＳＡＮ センスアンプ駆動線 ＰＤＬＢ ビット線プリチャージ回路活性化信号 ＳＥ１Ｂ センスアンプ駆動線ＳＡＰ活性化信号 ＳＥ２ センスアンプ駆動線ＳＡＮ活性化信号
スタ ＬＣＮ１〜ＬＣＮ３ レベル変換器 ＶＩＮＴ 内部電源電圧 ＶＮＢ 負電圧 ＧＮＤ 接地電圧 ＰＤＬ ビット線プリチャージ回路駆動線 ＳＡＰ，ＳＡＮ センスアンプ駆動線 ＰＤＬＢ ビット線プリチャージ回路活性化信号 ＳＥ１Ｂ センスアンプ駆動線ＳＡＰ活性化信号 ＳＥ２ センスアンプ駆動線ＳＡＮ活性化信号
Claims (5)
- 【請求項１】 メモリセルの情報を伝達するビット線
と、前記メモリセルの情報を増幅するセンスアンプと、
前記ビット線をプリチャージする第１のプリチャージ回
路と、前記センスアンプを駆動する一対のセンスアンプ
駆動線をプリチャージする第２のプリチャージ回路と、
前記センスアンプ駆動線の内、片方をハイレベルに駆動
する第１のトランジスタと、前記センスアンプ駆動線の
内、もう片方をロウレベルに駆動する第２のトランジス
タとを有する半導体メモリ装置において、前記第１のプ
リチャージ回路と、前記第２のプリチャージ回路と、前
記第２のトランジスタとが通常より低いしきい値のトラ
ンジスタで構成されていることを特徴とする半導体メモ
リ装置。 - 【請求項２】 前記第１のプリチャージ回路を構成する
トランジスタと、前記第２のプリチャージ回路を構成す
るトランジスタと、前記第２のトランジスタがそれぞれ
低しきい値のｎチャネルトランジスタで構成されている
請求項１に記載の半導体メモリ装置。 - 【請求項３】 前記第１のプリチャージ回路と、前記第
２のプリチャージ回路と、前記第１のトランジスタと、
前記第２のトランジスタを駆動する各々の信号線のロウ
レベルが負電圧であることを特徴とする請求項１または
２に記載の半導体メモリ装置。 - 【請求項４】 前記第１のプリチャージ回路と、前記第
２のプリチャージ回路と、前記第１のトランジスタと、
前記第２のトランジスタにそれぞれ入力される信号線
に、入力信号のロウレベルを負電圧に変換するレベル変
換回路が設けられる請求項３に記載の半導体メモリ装
置。 - 【請求項５】 前記センスアンプは、前記メモリセルの
情報を伝達する一対のビット線間の電圧を増幅するフリ
ップフロップ回路として構成され、前記フリップフロッ
プ回路にハイレベルを供給する駆動線に前記第１のトラ
ンジスタが、ロウレベルを供給する駆動線に前記第２の
トランジスタがそれぞれ接続されており、かつ前記両駆
動線に前記第２のプリチャージ回路が接続されている請
求項１ないし４のいずれかに記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10101199A JP3319427B2 (ja) | 1999-04-08 | 1999-04-08 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10101199A JP3319427B2 (ja) | 1999-04-08 | 1999-04-08 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000293986A true JP2000293986A (ja) | 2000-10-20 |
| JP3319427B2 JP3319427B2 (ja) | 2002-09-03 |
Family
ID=14289300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10101199A Expired - Fee Related JP3319427B2 (ja) | 1999-04-08 | 1999-04-08 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3319427B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7110282B2 (en) | 2003-09-26 | 2006-09-19 | Renesas Technology Corp. | Semiconductor memory device allowing accurate burn-in test |
| US7248522B2 (en) | 2003-09-04 | 2007-07-24 | United Memories, Inc. | Sense amplifier power-gating technique for integrated circuit memory devices and those devices incorporating embedded dynamic random access memory (DRAM) |
| US7372765B2 (en) | 2003-09-04 | 2008-05-13 | United Memories, Inc. | Power-gating system and method for integrated circuit devices |
| JP2009009665A (ja) * | 2007-06-29 | 2009-01-15 | Elpida Memory Inc | 半導体記憶装置 |
| US7864610B2 (en) | 2007-10-29 | 2011-01-04 | Elpida Memory, Inc. | Sense amplifier controlling circuit and controlling method |
-
1999
- 1999-04-08 JP JP10101199A patent/JP3319427B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7248522B2 (en) | 2003-09-04 | 2007-07-24 | United Memories, Inc. | Sense amplifier power-gating technique for integrated circuit memory devices and those devices incorporating embedded dynamic random access memory (DRAM) |
| US7372765B2 (en) | 2003-09-04 | 2008-05-13 | United Memories, Inc. | Power-gating system and method for integrated circuit devices |
| US7110282B2 (en) | 2003-09-26 | 2006-09-19 | Renesas Technology Corp. | Semiconductor memory device allowing accurate burn-in test |
| JP2009009665A (ja) * | 2007-06-29 | 2009-01-15 | Elpida Memory Inc | 半導体記憶装置 |
| US7864610B2 (en) | 2007-10-29 | 2011-01-04 | Elpida Memory, Inc. | Sense amplifier controlling circuit and controlling method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3319427B2 (ja) | 2002-09-03 |
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