KR100200079B1 - 반도체 메모리 장치의 감지 증폭회로 - Google Patents
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Abstract
본 발명은 제 1, 2입력경로를 가지는 씨모오스 래치형 감지 증폭회로를 가지는 반도체 메모리 장치에 관한 것으로 상기 씨모오스 래치형 감지 증폭회로의 래치형 모오스 트랜지스터의 문턱전압의 미스매치로 인한 오프셋 전압 이상의 보장된 전압을 상기 제 1,2 입력경로로 제공하기 위한 전압 이득 입력 버퍼 회로를 가지는 장치를 향한 것으로 상기 전압 이득 입력 버퍼 회로가 상기 씨모오스 래치형 감지 증폭 회로의 입력전압을 상승시키므로서 PSE 시간을 최소화할 수 있으며 이에 따른 동작 속도 특성과 안정된 동작을 보장하여 줄 수 있는 효과가 있다.
Description
본 발명은 반도체 메모리 장치의 감지 증폭회로에 관한 것으로, 특히 동작속도 향상 및 안정된 동작을 보장하기 위한 반도체 메모리 장치의 래치형 씨모오스 감지 증폭회로에 관한 것이다.
일반적으로, 최근에 고집적 회로의 논리소자가 작아지고 고밀도화 하면서 메모리 코아의 출력은 약 20∼100mV정도로 작아지고 있다. 이 때문에 이러한 미소신호를 논리 레벨로 재생하는 감지 증폭회로는 고 이득이며 안정된 것이 요구되고 있다.
도 1은 종래 기술의 일실시예에 따른 반도체 메모리 장치의 감지 증폭회로를 보인 도면이다. 도 1을 참조하면, 두개의 입력단 제 1, 2입력경로에 클럭신호의 레벨 천이에 대응되는 각기의 신호 IN, INB들이 제공되고, 이 신호를 게이트단으로 입력하는 모오스 전계 효과 트랜지스터(이하 모오스 트랜지스터라 칭함) 6, 8과 일단으로 전원전압이 제공되는 래치형의 모오스 트랜지스터 2, 4가 상기 모오스 트랜지스터 6, 8의 드레인단과 그 타단이 접속된다. 제 1출력경로는 상기 모오스 트랜지스터 2와 6의 공통 드레인단 접속점에 접속되고 제 2출력경로는 상기 모오스 트랜지스터 4와 8의 공통 드레인단 접속접에 접속되어 상기 두개의 입력단으로 제공되는 미세한 전압 차이를 감지 증폭된 전압을 제공한다. 모오스 트랜지스터 6,8의 각기의 소오스단과 각기의 접지전압단 사이에는 프리 센스 앰프 인에이블 신호PSE를 게이트로 입력으로 하는 모오스 트랜지스터 10, 12가 접속된다. 이러한 씨모오스 래치형 감지 증폭회로는 입력신호의 천이에 대응하여 다이나믹하게 동작하며 모든 동작 시간동안에는 대기(static)상태가 된다. 또한, 씨모오스 래치형 감지 증폭회로는 일반적으로 스태틱 램과 롬 메모리에 이용되며 로직 레벨 사이의 미세한 전압 차이를 가진 차동 모드에서 저장된 데이타를 리스토아 (restore)한다. 메모리로 부터 도출된(outgoing) 각각의 비트 마다 상술한 차동 감지 증폭회로가 이용된다. 이러한 내용 및 회로 구현은 발명자 마리오 파시노에 의해 1992년 8월 13일자로 미합중국 특허 허여된 특허 번호 5,155,397에 제목 C-MOS DIFFERENTIAL SENSE AMPLIFIER에 자세히 게재되어 있다. 이러한 씨모오스 차동 감지 증폭회로는 비교적 적은 입력에 대해서도 래치 특성을 활용하여 빠른 감지 동작 및 증폭이 가능하는 상술한 장점이 있지만, 일단 잘못된 감지 동작을 하면 이후에 정상적인 입력이 제공된다 하여도 계속 잘못된 오동작의 출력을 하는 문제점이 있다. 또한, 이러한 씨모오스 감지 증폭회로는 입력단자의 모오스 트랜지스터 6,8의 오프셋 전압에 영향을 받으며 입력신호가 이 오프셋 전압 이상으로 형성되어야지만 정상 동작을 수행하게 된다. 이러한 입력단의 오프셋 전압은 상기 래치형의 모오스 트랜지스터 2, 4의 문턱전압의 미스 매치(mismatch) 때문에 더 큰 영향을 받으며 또한 상기 입력전압이 그 미스 매치 전압 이상의 전압으로 유지될때 까지 기다려야 하는 문제점으로 감지 증폭 회로의 동작 속도가 저하되는 문제점이 유발한다.
따라서, 상기한 바와 같은 문제점을 해소하기 위한 본 발명의 목적은 동작속도 향상 및 안정된 동작을 보장하기 위한 반도체 메모리 장치의 래치형 씨모오스 감지 증폭회로를 제공함에 있다.
본 발명의 다른 목적은 래치형 씨모오스 감지 증폭 회로의 인에이블 시간을 단축하여 그 동작속도를 향상시키기 위한 반도체 메모리 장치의 래치형 씨모오스 감지 증폭회로를 제공함에 있다.
도 1은 종래 기술의 일실시예에 따른 반도체 메모리 장치의 감지 증폭회로를 보인 도면이고,
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 감지 증폭회로를 보인 도면이고,
그리고, 도 3은 도 1 및 도 2에 따른 신호특성을 비교하기 위한 도면이다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 제 1, 2입력경로를 가지는 씨모오스 래치형 감지 증폭회로를 가지는 반도체 메모리 장치에 있어서; 상기 씨모오스 래치형 감지 증폭회로의 래치형 모오스 트랜지스터의 문턱전압의 미스매치로 인한 오프셋 전압 이상의 보장된 전압을 상기 제 1,2 입력경로로 제공하여 동작속도 특성을 향상시키기 위한 전압 이득 입력 버퍼 회로를 가지는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고, 본 발명을 설명함에 있어 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 감지 증폭회로를 보인 도면이다. 도 2를 참조하면, 인용부호 100은 상술한 바와 같은 종래의 씨모오스 래치형 감지 증폭회로 100를 나타낸 도면으로서 그 자세한 구조 설명은 전술한 내용을 참조하길 바란다. 이에 대한 동작 및 문제점을 다시 한번 설명하자면, 트랜지스터 10과 12의 게이트 단자의 입력 PSE가 하이레벨로 설정되면 입력 트랜지스터 6과 8의 게이트 단자의 전압에 대응하여 출력 OUT와 OUTB를 로우로 떨어뜨린다. 예를 들어 상대적으로 입력 트랜지스터 6의 게이트 단자로 유입되는 전압이 입력 트랜지스터 8의 그 전압보다 클 경우 OUT은 OUTB보다 빨리 로우로 떨어진다. 이때, OUT은 래치형 피형 트랜지스터 4의 게이트 단자로 피이드백되어 그 트랜지스터 4를 강하게 온시키므로 OUTB는 더욱 로우로 떨어지기 어렵다. 또 이 OUTB는 피형 트랜지스터 2의 게이트 단자로 피이드백되어 그 트랜지스터 2를 오프쪽으로 유도하여 OUT이 로우로 떨어지는 것을 용이하게 하여 준다. 이와 같은 과정이 반복되어 작은 입력차에 의해서도 OUT과 OUTB는 거의 전원 전압 정도의 차이를 가진다. OUT과 OUTB가 완전히 전위증폭될 만큼의 시간이 경과 한후 PSE를 로우로 설정하면 상술한 씨모오스 래치형 감지 증폭 회로 100의 동작은 정지된다. 도시되지 않았지만, 이퀄라이즈 회로에 의해 OUT과 OUTB를 이퀄라이즈시켜 다음번 센싱이 준비된다. 위와 같은 장점을 가지는 반면 씨모오스 래치형 감지 증폭 회로 100에 일단 한번 잘못된 입력이 인가될 경우 그 후에 정상적인 입력으로 바뀌어도 그 전에 잘못들어온 입력이 이미 래치를 바꾸어 버렸기 때문에 정상적인 입력이 반응을 하지 못한다. 즉, 한번 바뀌어 버린 OUT, OUTB가 래치를 고정시켜 입력 트랜지스터 6, 8의 작은 입력을 무시해버리기 때문이다. 더우기, 모오스 트랜지스터의 경우 인접한 트랜지스터 끼리도 문턱전압 미스매치가 발생하기 때문에 이로 인해 오프셋 전압 보다 입력 전압이 반드시 커야 되는 상술한 바와 같은 문제점이 있다. 이러한 제한 때문에 충분한 크기의 입력이 보장될때 하이가 설정 되기 위한 PSE의 준비 시간이 요구되어 동작 속도의 저하를 유발한다. 따라서, 본 발명은 종래의 씨모오스 래치형 감지 증폭회로 100의 입력단인 제 1, 2입력경로에 입력 트랜지스터 6, 8의 문턱전압 미스매치 이상의 전압 또는 오프셋 이상의 전압의 신호로 제공하여 오프셋에 의한 오동작을 방지하기 위한 전압 이득 입력 버퍼 회로 200의 출력신호를 제공한다. 그 전압 이득 입력 버퍼 회로 200의 구성은 제 1, 2바이폴라 트랜지스터 18, 20과, 정전류원 트랜지스터 22와, 대칭형의 부하 모오스 트랜지스터 14, 16으로 이루어진다. 이의 자세한 구성을 살펴보면, 상기 제 1, 2바이폴라 트랜지스터 18, 20는 클럭신호의 레벨 천이에 대응되는 각기의 신호 IN, INB들이 제공되는 제 3, 4입력경로에 각기의 베이스단이 접속되고 에미터단이 공통접속된다. 정전류원 트랜지스터 22는 상기 제 1, 2바이폴라 트랜지스터 18, 20의 공통 에미터단과 접지전압단 사이에는 기준전압을 게이트단으로 입력으로 한다. 대칭형의 부하 모오스 트랜지스터 14, 16는 상기 제 1, 2 바이폴라 트랜지스터 18, 20의 각기의 콜렉터단과 전원전압 사이에는 게이트단이 접지전압단으로 공통접속되는 대칭형으로 이루어진다. 그리고, 상기 제 1, 2바이폴라 트랜지스터 18, 20의 콜렉터단과 상기 모오스 트랜지스터 14, 16의 드레인단과의 공통접속점에서 상기 제 1, 2입력경로와 접속되어 상기 제 1,2 입력경로에 상기한 바와 같은 미리 설정된 전압을 제공한다. 즉, 씨모오스로 구성된 상기 래치형 감지 증폭 회로 100보다 오프셋이 약 1/10 가량 적은 바이폴라 트랜지스터 18, 20을 포함하는 상기 전압 이득 입력 버퍼 회로 200을 이용하여 회로 100의 입력 트랜지스터 6,8의 초기 입력 전압을 값을 증대시키는 역할을 한다. 따라서, 씨모오스 래치형 감지 증폭 회로 100의 오동작을 방지하고 상대적으로 PSE의 준비 시간이 줄어듬으로서 동작 속도의 향상을 구현할 수 있다. 도 3은 이에 대한 설명을 보충하기 위한 도 1 및 도 2에 따른 신호특성을 비교한 도면이다. 이를 참조하면, 인용부호 24a 및 24b는 본 발명의 일실시예인 도 2의 제 1,2 출력경로를 통하여 감지 증폭되는 신호 OUT, OUTB의 파형이고, 인용부호 26a, 26b는 종래 기술의 일실시예인 도 1의 OUT, OUTB의 감지 증폭 파형이다. 도시된 파형에서와 같이 본 발명에 따른 실시예의 도 2의 디벨롭의 시작 포인트 및 그 전위 증폭되는 정도가 현저함을 알 수 있다. 본 발명에 따라 정상적인 씨모오스 래치형 감지 증폭 회로 100의 입력 전압을 빨리 얻을 수 있기 때문에 오동작의 위험이 적고 그 많큼 PSE의 준비 시간을 단축시킬 수 있다.
상기한 바와 같은 본 발명에 따라 상기 씨모오스 래치형 감지 증폭 회로의 입력단에 오프셋 전압의 의존성이 적은 전압 이득 버퍼 회로 200을 부가하여 그 씨모오스 래치형 감지 증폭 회로의 입력전압을 상승시키므로서 PSE 시간을 최소화할 수 있으며 이에 따른 동작 속도 특성과 안정된 동작을 보장하여 줄 수 있는 효과가 있다.
한편 본 발명에서 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정하져서는 않되며 후술하는 특허청구의 범위 뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
Claims (7)
- 클럭신호의 레벨 천이에 대응되는 각기의 신호들이 제공되고 그 신호들의 미세한 차이를 감지하여 증폭하기 위한 반도체 메모리 장치의 감지 증폭회로에 있어서:제 1, 2입력경로에 각기의 게이트단이 접속되는 제 1, 2모오스 트랜지스터와, 그 제 1, 2모오스 트랜지스터의 각기의 소오스단과 접지전압단 사이에는 프리 센스 앰프 인에이블신호를 게이트단으로 입력으로 하는 제 3, 4모오스 트랜지스터와, 상기 제 1, 2모오스 트랜지스터의 각기의 드레인단과 전원전압 사이에는 래치형의 제 5, 6모오스 트랜지스터와, 상기 제 1, 2 모오스 트랜지스터의 드레인단과 상기 제 5, 6모오스 트랜지스터의 드레인단의 공통접속점에 제 1, 2출력경로를 가지는 씨모오스 래치형 감지 증폭회로와;상기 클럭신호의 레벨 천이에 대응되는 각기의 신호들이 제공되는 제 3, 4입력경로에 각기의 베이스단이 접속되고 에미터단이 공통접속되는 제 1, 2바이폴라 트랜지스터와, 그 제 1, 2바이폴라 트랜지스터의 공통 에미터단과 접지전압단 사이에는 기준전압을 게이트단으로 입력으로 하는 정전류원 제 7모오스 트랜지스터와, 상기 제 1, 2 바이폴라 트랜지스터의 각기의 콜렉터단과 전원전압 사이에는 게이트단이 접지전압단으로 공통접속되는 대칭형의 제 8, 9모오스 트랜지스터와, 상기 제 1, 2바이폴라 트랜지스터의 콜렉터단과 상기 제 8, 9모오스 트랜지스터의 드레인단과의 공통접속점에서 상기 제 1, 2입력경로와 접속되어 상기 제 1,2 입력경로에 미리 설정된 전압을 제공하여 상기 씨모오스 래치형 감지 증폭회로의 동작특성을 향상시키기 위한 전압 이득 입력 버퍼 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 감지 증폭회로.
- 제 1항에 있어서; 상기 제 5, 6모오스 트랜지스터는 피형 전계 효과 트랜지스터임을 특징으로 하는 반도체 메모리 장치의 감지 증폭회로.
- 제 1항에 있어서; 상기 제 1,2 바이폴라 트랜지스터는 엔피엔형임을 특징으로 하는 반도체 메모리 장치의 감지 증폭회로.
- 제 1항에 있어서; 상기 미리 설정된 전압은 상기 제 5, 6모오스 트랜지스터의 문턱전압의 미스 매치된 전압 이상인 전압 또는 오프셋 전압 이상의 전압임을 특징으로 하는 반도체 메모리 장치의 감지 증폭회로.
- 제 1, 2입력경로를 가지는 씨모오스 래치형 감지 증폭회로를 가지는 반도체 메모리 장치에 있어서;상기 씨모오스 래치형 감지 증폭회로의 래치형 모오스 트랜지스터의 문턱전압의 미스매치로 인한 오프셋 전압 이상의 보장된 전압을 상기 제 1,2 입력경로로 제공하여 동작속도 특성을 향상시키기 위한 전압 이득 입력 버퍼 회로를 가지는 것을 특징으로 하는 반도체 메모리 장치의 감지 증폭회로.
- 제 5항에 있어서; 상기 전압 이득 입력 버퍼 회로는,바이폴라 차동 증폭회로임을 특징으로 하는 반도체 메모리 장치의 감지 증폭회로.
- 제 6항에 있어서; 상기 바이폴라 차동 증폭회로는,클럭신호의 레벨 천이에 대응되는 각기의 신호들이 제공되는 입력경로들에 각기의 베이스단이 접속되고 에미터단이 공통접속되는 한쌍의 바이폴라 트랜지스터와, 그 바이폴라 트랜지스터의 공통 에미터단과 접지전압단 사이에는 기준전압을 게이트단으로 입력으로 하는 정전류원 트랜지스터와, 상기 바이폴라 트랜지스터의 각기의 콜렉터단과 전원전압 사이에는 게이트단이 접지전압단으로 공통접속되는 대칭형의 부하 모오스 트랜지스터와, 상기 바이폴라 트랜지스터의 콜렉터단과 상기 대칭형의 부하 모오스 트랜지스터의 드레인단과의 공통접속점에서 상기 제 1, 2입력경로와 접속되어 상기 제 1,2 입력경로에 미리 설정된 전압을 제공하여 상기 씨 모오스 래치형 감지 증폭회로의 동작특성을 향상시킴을 특징으로 하는 반도체 메모리 장치의 감지 증폭회로.
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1997
- 1997-11-06 US US08/965,562 patent/US5894233A/en not_active Expired - Lifetime
- 1997-11-13 JP JP9312265A patent/JPH10293997A/ja active Pending
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Also Published As
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|---|---|
| US5894233A (en) | 1999-04-13 |
| JPH10293997A (ja) | 1998-11-04 |
| KR19980035438A (ko) | 1998-08-05 |
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