JPH04232691A - サイクル・タイムを短縮したクロック動作式増幅器 - Google Patents

サイクル・タイムを短縮したクロック動作式増幅器

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JPH04232691A
JPH04232691A JP3231953A JP23195391A JPH04232691A JP H04232691 A JPH04232691 A JP H04232691A JP 3231953 A JP3231953 A JP 3231953A JP 23195391 A JP23195391 A JP 23195391A JP H04232691 A JPH04232691 A JP H04232691A
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バーバラ・アレイン・チャペル
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テリー・アイヴァン・チャペル
Stanley E Schuster
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は増幅回路に関し、より詳
しくは、半導体メモリに使用する増幅回路である、アド
レス増幅器等に関するものである。
【０００２】
【従来の技術】米国特許第４８４５６７７号は、１９８
９年７月４日付でチャペルら（Ｃｈａｐｐｅｌｌ　ｅｔ
　ａｌ．　）に対して発行された特許であり、発明の名
称を「サイクル・タイムを改良したパイプライン方式の
メモリ・チップ構造（Ｐｉｐｅｌｉｎｅｄ　Ｍｅｍｏｒ
ｙ　Ｃｈｉｐ　Ｓｔｒｕｃｔｕｒｅ　Ｈａｖｉｎｇ　Ｉ
ｍｐｒｏｖｅｄ　Ｃｙｃｌｅ　Ｔｉｍｅ）」という。こ
の米国特許には、半導体ランダム・アクセス・メモリの
メモリ・チップが記載されており、そのメモリ・チップ
は、読出しシーケンスないし書込みシーケンスの組合せ
がどのようなものであれ、そのアクセス・タイムよりも
サイクル・タイムの方が短くなるようにしたものである
。このメモリ・チップは、パイプライン方式で動作し、
同一の時刻に２つ以上のアクセスがチップの中を伝搬す
ることができるようにしてあり、そしてそのサイクル・
タイムは、サブアレイのサイクルによってその長さを制
限されている。
【０００３】米国特許第４７９１３２４号は、１９８８
年１２月１３日付でホダップ（Ｈｏｄａｐｐ）に対して
発行された特許であり、発明の名称を「ＣＭＯＳ差動増
幅器形式のセンス・アンプ（ＣＭＯＳ　Ｄｉｆｆｅｒｅ
ｎｔｉａｌ−Ａｍｐｌｉｆｉｅｒ　Ｓｅｎｓｅ　Ａｍｐ
ｌｉｆｉｅｒ　）」という。この米国特許には、メモリ
に使用するための、２つのＣＭＯＳ差動増幅器から構成
したＣＭＯＳセンス・アンプが記載されている。２つの
差動増幅器の各々は、選択したビット線対が発生した同
一の２つずつの信号を受け取り、そして各々の差動増幅
器が、相補的な信号対のうちの、夫々一方の信号を送出
するようにしてある。
【０００４】米国特許第４７２４３４４号は、１９８８
年２月９日付でワタナベ（Ｗａｔａｎａｂｅ）に対して
発行された特許であり、発明の名称を「対称形負荷回路
と非対称形負荷回路とを備えたセンス・アンプ（Ｓｅｎ
ｓｉｎｇ　Ａｍｐｌｉｆｉｅｒ　Ｉｎｃｌｕｄｉｎｇ　
Ｓｙｍｍｅｔｒｉｃａｌ　Ａｎｄ　Ａｓｙｍｍｅｔｒｉ
ｃａｌ　Ｌｏａｄ　Ｃｉｒｃｕｉｔｓ）」という。この
米国特許には、ランダム・アクセス・メモリのためのセ
ンス・アンプが記載されている。このセンス・アンプは
、第１差動増幅回路と第２差動増幅回路とを備えたもの
である。第１差動増幅回路は、第１のトランジスタ対か
ら形成してあり、そのトランジスタ対の２つのトランジ
スタは、それらのソースが互いに接続しており、それら
のゲートには差分入力信号を供給するようにしてあり、
また、それらのドレインは、対称形の能動負荷に接続し
てある。一方、第２差動増幅回路は、トランジスタ対か
ら形成したカレント・ミラー形の回路であり、この回路
は第１差動増幅回路に直列に接続してある。
【０００５】米国特許第４７１６３２０号は、１９８７
年１２月２９日付でマカダムス（ＭｃＡｄａｍｓ　）に
対して発行された特許であり、発明の名称を「センス・
ノードを絶縁したＣＭＯＳセンス・アンプ（ＣＭＯＳ　
Ｓｅｎｓｅ　Ａｍｐｌｉｆｉｅｒ　Ｗｉｔｈ　Ｉｓｏｌ
ａｔｅｄ　ＳｅｎｓｉｎｇＮｏｄｅｓ）」という。この
米国特許にはＣＭＯＳセンス・アンプが記載されており
、このセンス・アンプは、ビット線のキャパシタンスを
センス・ノードから絶縁することによって、一般的なＣ
ＭＯＳセンス・アンプと比べて、検出した差分電圧の増
幅をより高速で行なえるようにしたものである。このよ
うに高速で増幅を行なえるのは、センス・ノードのキャ
パシタンスが、ビット線のキャパシタンスと比べて著し
く小さいからである。
【０００６】米国特許第４６９４２０５号は、１９８７
年９月１５日付でシュウら（Ｓｈｕ　ｅｔａｌ．）に対
して発行された特許であり、発明の名称を「ＣＭＯＳ・
ＤＲＡＭのための中点センス増幅方法（Ｍｉｄｐｏｉｎ
ｔ　Ｓｅｎｓｅ　Ａｍｐｌｉｆｉｃａｔｉｏｎ　Ｓｃｈ
ｅｍｅ　Ｆｏｒ　Ａ　ＣＭＯＳ　ＤＲＡＭ　）」という
。この米国特許には、ＣＭＯＳで構成した、中点センス
増幅システムが開示されており、この増幅システムは、
ＣＭＯＳ・ＤＲＡＭのセンス・サイクルにおけるセンス
増幅フェーズの動特性を制御するようにしたものである
。この増幅システムは、差分電圧信号が上昇して第１所
定値に達したときにセンス増幅段階の第１フェーズを開
始させるように働く、トラッキング回路を備えている。
【０００７】米国特許第４６５４８３１号は、１９８７
年３月３１日付でベンカテシュ（Ｖｅｎｋａｔｅｓｈ　
）に対して発行された特許であり、発明の名称を「高速
ＣＭＯＳ電流センス・アンプ（Ｈｉｇｈ　Ｓｐｅｅｄ　
ＣＭＯＳ　Ｃｕｒｒｅｎｔ　Ｓｅｎｓｅ　Ａｍｐｌｉｆ
ｉｅｒ　）」としたものである。この米国特許には、動
作を高速化したＣＭＯＳ電流センス・アンプ回路であっ
て、センス・アンプと、ダミー・センス・アンプと、演
算センス・アンプとを備えた回路が記載されている。
【０００８】米国特許第４６４５９５４号は、１９８７
年２月２４日付でシャスタ（Ｓｃｈｕｓｔｅｒ）に対し
て発行された特許であり、発明の名称を「電界効果トラ
ンジスタ・アレイのためのＥＣＬからＦＥＴへのインタ
ーフェース回路（ＥＣＬ　ｔｏ　ＦＥＴ　Ｉｎｔｅｒｆ
ａｃｅ　Ｃｉｒｃｕｉｔ　Ｆｏｒ　Ｆｉｅｌｄ　Ｅｆｆ
ｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ　Ａｒｒａｙｓ）」とし
たものである。この米国特許には、バイポーラＥＣＬロ
ジック回路の信号をＦＥＴロジック・アレイへ結合する
ためのインターフェース回路が記載されている。このイ
ンターフェースは、デュアル・レール入力線上の、チッ
プ選択信号とその相補信号とを受け取るようにしたもの
である。また、小信号増幅器によって、チップ・イネー
ブル信号をハイ・レベルのクロッキング信号へ変換する
ようにしており、この小信号増幅器はＦＥＴ増幅器から
構成したものであって、このＦＥＴ増幅器の入力ＦＥＴ
トランジスタは、そのソースとゲートとを、デュアル・
レール入力端子の夫々に接続してある。更に、ＦＥＴロ
ジック・レベルへ変換すべきバイポーラＥＣＬロジック
・レベルは、ＦＥＴで構成したダイナミック・センス・
アンプへ入力するようにしてあり、このダイナミック・
センス・アンプへは更に、バイポーラ・トランジスタ・
ロジック回路から基準レベルを入力させている。小信号
増幅器がこのダイナミック・センス・アンプをクロッキ
ングしたときに、このダイナミック・センス・アンプか
ら、入力バイポーラ・ロジック・レベルに対応した、Ｆ
ＥＴロジック・レベルの真レベルとこの相補的レベルと
が出力される。
【０００９】米国特許第４６２７０３３号は、１９８６
年１２月２日付でハイスロップら（Ｈｙｓｌｏｐ　ｅｔ
　ａｌ．　）に対して発行された特許であり、その発明
の名称は「瞬時電力を低減させたセンス・アンプ（Ｓｅ
ｎｓｅ　Ａｍｐｌｉｆｉｅｒ　Ｗｉｔｈ　Ｒｅｄｕｃｅ
ｄ　Ｉｎｓｔａｎｔａｎｅｏｕｓ　Ｐｏｗｅｒ）」であ
る。この米国特許には、ダイナミック読み書きメモリの
ためのＣＭＯＳセンス・アンプ回路が記載されており、
このセンス・アンプ回路は、クロス結合したｎチャネル
形トランジスタと、クロス結合したｐチャネル形トラン
ジスタとを採用しており、それらトランジスタは、セン
ス・クロックによって選択的に活動化するようにした、
２組の別設のｐチャネル形トランジスタとｎチャネル形
トランジスタの組によって、電源電位と接地電位とに復
帰させるようにしてある。
【００１０】米国特許第４６０４５３３号は、１９８６
年８月５日付でミヤモトら（Ｍｉｙａｍｏｔｏ　ｅｔ　
ａｌ．　）に対して発行された特許であり、その発明の
名称は「センス・アンプ（Ｓｅｎｓｅ　Ａｍｐｌｉｆｉ
ｅｒ　）」である。この米国特許には、第１差動増幅器
と第２差動増幅器とを備えたセンス・アンプが記載され
ている。第１差動増幅器は差分入力要素として一対のバ
イポーラ・トランジスタを含んでおり、それら２つのバ
イポーラ・トランジスタへは、ＭＯＳ回路からの差分入
力信号の夫々が入力する。また、第２差動増幅器は差分
入力要素として、一対のＭＯＳトランジスタを含んでお
り、それら２つのＭＯＳトランジスタへは、第１差動増
幅器が出力する差分出力信号の夫々が入力するようにし
てある。
【００１１】米国特許第４４７９２０２号は、１９８４
年１０月２３日付でウチダ（Ｕｃｈｉｄａ）に対して発
行された特許であり、その発明の名称は「ＣＭＯＳセン
ス・アンプ（ＣＭＯＳ　Ｓｅｎｓｅ　Ａｍｐｌｉｆｉｅ
ｒ）」である。この米国特許には、複数のメモリ・セル
と複数のセンス回路とを備えた構成としたメモリ回路が
記載されている。複数のセンス回路は、その各々が、第
１及び第２の入力ＭＯＳトランジスタと、第１のチャネ
ル・タイプの第１及び第２の負荷ＭＯＳトランジスタと
、負荷回路とを含んでおり、この負荷回路は、当該セン
ス回路に接続していると共に、第２のチャネル・タイプ
の第１ないし第４の負荷ＭＯＳトランジスタを含んでい
る。第１及び第２の入力ＭＯＳトランジスタは、それら
のソースが互いに接続している。またそれらのゲートは
、第１及び第２のスイッチング・トランジスタの差分入
力信号が、前記メモリ回路からそれらのゲート間に入力
するように、接続がなされている。更に、これら第１及
び第２のスイッチング・トランジスタは、それらのソー
スが夫々前記第１及び第２の入力トランジスタのドレイ
ンへ接続しており、それらのゲートが列選択信号に接続
している。
【００１２】ＩＢＭ技術開示広報（ＩＢＭ　Ｔｅｃｈｎ
ｉｃａｌ　Ｄｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌｅｔｉｎ　
）の第３１巻、第７号は、１９８８年１２月に発行され
た刊行物であり、その第２８０頁に、題名を「ＥＣＬ変
換のためのＣＭＯＳで構成した前置増幅器／クロック動
作式増幅器（ＣＭＯＳ　Ｐｒｅａｍｐｌｉｆｉｅｒ／Ｃ
ｌｏｃｋｅｄ　Ａｍｐｌｉｆｉｅｒ　Ｆｏｒ　ＥＣＬ　
Ｃｏｎｖｅｒｓｉｏｎ）」とした論文が掲載されている
。この論文には、ＥＣＬ信号をＣＭＯＳデバイスに使用
することのできる大信号へ変換するために用いるＣＭＯ
Ｓ前置増幅器／クロック動作式増幅器が開示されている
。この論文の図２には、エミッタ結合ロジック（ＥＣＬ
）を使用したシステムの中に存在している信号等の小信
号を、相補的金属・酸化物・半導体（ＣＭＯＳ）デバイ
スに使用することのできる大信号へ、高速で、しかも、
パラメータの変動に対する良好な許容度をもって変換す
ることのできるＣＭＯＳ前置増幅器／クロック動作式増
幅器レシーバが図示されている。
【００１３】同じく、１９８８年１２月発行の、このＩ
ＢＭ技術開示広報の第３１巻、第７号には、その第４０
９頁に、題名を「２個のアクセス・トランジスタを備え
た高密度メモリ・セル構造（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ
　Ｍｅｍｏｒｙ　Ｃｅｌｌ　Ｓｔｒｕｃｔｕｒｅ　ｗｉ
ｔｈ　Ｔｗｏ　ＡｃｃｅｓｓＴｒａｎｓｉｓｔｏｒｓ）
」とした論文が掲載されている。この論文には、高密度
ダイナミック・ランダム・アクセス・メモリのメモリ・
セル構造に、一対のアクセス・トランジスタと１つのキ
ャパシタとを組み込むことによって、そのメモリ・セル
構造の寸法を縮小すると共に雑音に対するイミュニティ
を向上させるという技法が記載されている。
【００１４】１９８９年２月に発行された、「１９８９
年ＩＥＥＥ・ＩＳＳＣＣ技術論文ダイジェスト（１９８
９　ＩＥＥＥ　ＩＳＳＣＣ　Ｄｉｇｅｓｔｏｆ　Ｔｅｃ
ｈｎｉｃａｌ　Ｐａｐｅｒｓ）」の第３０頁〜第３１頁
には、題名を「６．５ナノ秒アクセス／５ナノ秒サイク
ルの、１２８ＫのＣＭＯＳ・ＥＣＬスタティックＲＡＭ
（Ａ　１２８Ｋ　６．５ｎｓ　Ａｃｃｅｓｓ／５ｎｓ　
Ｃｙｃｌｅ　ＣＭＯＳ　ＥＣＬ　Ｓｔａｔｉｃ　ＲＡＭ
　）」とした論文が掲載されている。この論文の図２に
は、単クロックによって動作を開始するようにした、複
数の自動リセット回路マクロから成るパイプライン形式
のチェイン（連鎖構造）が図示されている。 複数のブロックの各々が、そのブロックだけの局所的リ
セット信号を発生するようにしてあり、それによって、
デコーダが分解動作を実行している間に、アドレス増幅
器をリセットすることができ、また、サブアレイを選択
して出力データをラッチしている間に、デコーダをリセ
ットすることができるようにしている。この論文の図３
に図示されているｙアドレス・バッファ回路は、ＥＣＬ
からＣＭＯＳへの変換動作を例示しており、また更に、
パイプライン方式の動作に必要な、高速で駆動状態にす
る能力と短いサイクル・タイムを達成する能力とを兼ね
備えたものとした動作方式を例示している。尚、このｙ
アドレス・バッファ回路の出力にはＮＯＲ回路を結合し
てあり、このＮＯＲ回路によって、このｙアドレス・バ
ッファ回路中の主要経路の高速リセット動作を開始させ
るようにしている。
【００１５】
【発明が解決しようとする課題】本発明の目的は、サイ
クル・タイムを短縮することのできる、自動リセット機
能を備えたクロック動作式増幅器を提供することにある
。本発明の更なる目的は、消費電力を低く抑えることの
できる、自動リセット機能を備えたクロック動作式増幅
器を提供することにある。本発明の更なる目的は、クロ
ック信号に関する入力負荷を大幅に軽減することのでき
る、自動リセット機能を備えたクロック動作式増幅器を
提供することにある。本発明の更なる目的は、メモリ回
路に使用する、自動リセット機能を備えたクロック動作
式増幅器であって、この増幅器のサイクル・タイムを、
そのメモリ・チップ全体のアクセス・タイムよりも短く
することのできる、クロック動作式増幅器を提供するこ
とにある。本発明の更なる目的は、ＥＣＬレベルのアド
レス入力信号を増幅し、大負荷のアドレス・デコーダ負
荷を駆動することのできる、自動リセット機能を備えた
クロック動作式増幅器を提供することにある。本発明の
更なる目的は、次段を駆動するためのパルス信号のパル
ス幅を、所定の幅とすることができるように時間遅れを
組み込んだ、自動リセット機能を備えたクロック動作式
増幅器を提供することにある。
【００１６】
【課題を解決するための手段】本発明に関連して以下に
説明する装置は、入力信号を増幅するための装置であっ
て、以下のように構成した装置である。即ち、この装置
は、「そのソースを接地電位に結合するか、ないしは第
１電源に結合するようにし、そのドレインが第１出力ノ
ードに結合しており、そのゲートを入力信号に結合する
ようにした、第１電界効果トランジスタ」と、「そのソ
ースを接地電位ないしは第１電源に結合するようにし、
そのドレインが第２出力ノードに結合しており、そのゲ
ートを入力信号の相補信号ないしは基準信号に結合する
ようにした、第２電界効果トランジスタ」と、「第１出
力ノードに結合した第１電流源及び第２出力ノードに結
合した第２電流源」とを備えたものである。第１電流源
及び第２電流源は、第１出力ノード及び第２出力ノード
に結合したラッチとして機能する、クロス結合した一対
のｐチャネル形トランジスタであって、１つのクロック
動作式トランジスタから共通して電流の供給を受けるよ
うにした一対のトランジスタとすることができる。更に
、そのクロック動作式トランジスタは、そのソースを第
２電源に結合するようにし、そのゲートをクロック入力
に結合した、ｐチャネル形トランジスタとすることがで
きる。この装置は更に、「第１出力ノード及び第２出力
ノードに結合した一対の電界効果トランジスタであって
、それらのソースが接地電位に結合し、それらのゲート
がクロック入力に結合した、一対の電界効果トランジス
タ」を備えている。この一対の電界効果トランジスタは
、第１時刻においては、第１出力ノード及び第２出力ノ
ードの電圧を、例えば接地電位等の第２電圧にプリセッ
トし、第２時刻においては、クロック信号に応答してそ
れらトランジスタみずからをディスエーブルすることに
よって、第１出力ノード及び第２出力ノードが第２時刻
において入力信号に応答するようにするものである。 また、この装置においては、第１出力ノードは第１反転
回路及び第２反転回路を介して第３出力ノードに結合し
ており、第２出力ノードは第３反転回路及び第４反転回
路を介して第４出力ノードに結合している。この装置は
更に、「例えば第３出力ノードを第１出力ノードへ結合
する複数のロジック・ゲート等の、第１ロジック手段で
あって、第３出力ノードが第３電圧から第４電圧へ移行
したときに、それより所定の第１遅れ時間の経過後に、
第１出力ノードの電圧を接地電位へリセットするように
した、第１ロジック手段」と、「例えば第４出力ノード
と第２出力ノードとに結合した複数の反転回路等を含ん
でいる、第２ロジック手段であって、第４出力ノードが
第３電圧から第４電圧へ移行したときに、それより所定
の第２遅れ時間の経過後に、第２出力ノードの電圧を接
地電位へリセットするようにした、第２ロジック手段」
とを備えている。以上によって、この装置では、第３出
力ノードないし第４出力ノードの出力状態が変化したな
らば、それが変化したことによって、この増幅回路のノ
ードのうちの変化したノードの電圧をリセットするため
の信号が発生されるようにしてあり、これによって、サ
イクル・タイムを短縮すると共に、消費電力を低減させ
ている。
【００１７】
【実施例】図面に関し、特にその第１図に関して説明す
ると、同図は、入力信号を増幅するための回路１０を図
示したものであり、入力信号はこの回路１０のリード１
２に結合している。尚、この図１において、ゲート・リ
ードに小さな丸印がついているデバイス（例えばデバイ
ス２４等）は、ｐチャネル形の、金属・酸化物・半導体
電界効果トランジスタ（ＭＯＳＦＥＴ）であり、一方、
ゲートに丸印が付いていないデバイス（例えばデバイス
１６等）は、ｎチャネル形の、ＭＯＳＦＥＴである。基
準信号（この基準信号は例えば入力信号の相補信号等で
ある）が、リード１４に結合している。リード１２は、
電界効果トランジスタ１６のゲートに結合しており、こ
の電界効果トランジスタ１６は、そのソースがリード１
７を介して、例えば接地電位等の第１電源に結合してい
る。リード１４は、電界効果トランジスタ１８に結合し
ており、この電界効果トランジスタ１８は、そのソース
がリード１９を介して、例えば接地電位等の第１電源に
結合している。トランジスタ１６のドレインは、リード
２０を介して、トランジスタ２２〜２４の夫々のドレイ
ンと、トランジスタ２５〜２７の夫々のゲートとに結合
している。トランジスタ１８のドレインは、リード３０
を介して、トランジスタ３２、３３、及び２５の夫々の
ドレインと、トランジスタ２４、３６、及び３７の夫々
のゲートとに結合している。トランジスタ２４及び２５
の夫々のソースは、リード３８を介して、互いに結合す
ると共に、トランジスタ２９のドレインに結合しており
、このトランジスタ３９は、そのソースがリード４０を
介して第２電源に結合している。クロック信号は、リー
ド４２を介して、トランジスタ２３、３３、及び３９の
夫々のゲートへ結合することができるようにしてある。 トランジスタ２２、２３、２６、３２、３３、及び３６
の夫々のソースは、例えば接地電位等の第１電源に結合
している。トランジスタ２７及び３７の夫々のソースは
、第２電源に結合している。
【００１８】リード２０はノードであるということがで
き、ここではこれを第１ノードと呼ぶことにする。この
第１ノード２０は、トランジスタ３９及び２４を介して
第２電源から電流を受け取るようにしてある。リード３
０もまたノードであるということができ、ここではこれ
を第２ノードと呼ぶことにする。この第２ノード３０は
、トランジスタ３９及び２５を介して電流を受け取るよ
うにしてある。トランジスタ２４とトランジスタ２５と
は、互いに、各々のドレインが相手方のゲートに結合し
ており、それによってクロス結合したラッチを形成して
いる。このラッチは、トランジスタ３９を通過した電流
が、第１ノードと第２ノードとのいずれか一方へ流れる
ようにその電流の経路を定めるラッチである。リード４
２上のクロック信号は、トランジスタ２３及び３３を、
第１時刻において（例えばリード４２上のクロック信号
が接地電位に対してハイ・レベルにある時に）導通状態
にすることによって、第１ノード及び第２ノードの電圧
を第１電源の電圧にプリセットするように機能する。リ
ード４２上のクロック信号がロー・レベルにある時には
、トランジスタ３３及び２３はターン・オフしており、
一方、トランジスタ３９はターン・オンしている。その
ため、トランジスタ２４とトランジスタ２５の夫々を介
して電流が第１ノードと第２ノードとへ流されており、
この状態は、第１ノードまたは第２ノードの一方がハイ
・レベルへ移行することによって、トランジスタ２５ま
たは２４の一方のゲートがハイ・レベルになってそのト
ランジスタがターン・オフするまで継続する。 また、そのように一方のトランジスタがターン・オフし
たときにも、オン状態を継続している他方のトランジス
タ、即ちトランジスタ２４または２５は、夫々、第１ノ
ードまたは第２ノードに電流を流し続ける。第１ノード
と第２ノードとのいずれがハイ状態へ移行するかは、ト
ランジスタ１６とトランジスタ１８とに、電流がどのよ
うに流れるかによって決まり、更に、その電流がどのよ
うに流れるかは、リード１２及び１４上にどのような電
圧が発生しているかによって決まるものである。即ち、
リード１２と１４とを比べて、リード１２の方がより高
い電圧を発生していれば、トランジスタ１８よりトラン
ジスタ１６の方に多くの電流が流れることになり、また
反対に、リード１４の方がより高い電圧を発生していれ
ば、トランジスタ１８の方により多くの電流が流れるこ
とになる。トランジスタ１６の方により多くの電流が流
れたならば、第２ノードより第１ノードの方が低い電圧
へプル・ダウンされ、また反対に、トランジスタ１８の
方により多くの電流が流れたならば、第２ノードの方が
より低い電圧へプル・ダウンされる。そして、第１ノー
ドの方がより低い電圧となれば、トランジスタ２４より
トランジスタ２５の方が導通性が大きくなってより多く
の電流を流すようになり、また反対に、第２ノードの方
がより低い電圧となれば、トランジスタ２４の方が導通
性が大きくなってより多くの電流を流すようになる。こ
うしてトランジスタ２４と２５の一方が大部分の電流を
流すようになると、第１ノードと第２ノードのうちで、
そのトランジスタが電流を流すように結合している方の
ノードが、より高い電圧レベルへプル・アップされる。 リード１２と１４とには、夫々、ＣＭＯＳレベル信号の
真信号と相補信号とを供給するようにしており、それに
よって、トランジスタ１６と１８のうちの、一方をター
ン・オフさせ、他方をターン・オンさせるようにしてい
る。尚、トランジスタ２４とトランジスタ２５とはラッ
チを形成しているため、リード４２上のクロック信号が
ロー・レベルへ移行することによって第１ノード及び第
２ノードの状態がセットされた後には、このラッチが、
そのセットされた状態を保存するように機能することに
なり、これによって、ノイズに起因する状態変化に対す
る耐性を高めている。
【００１９】リード２０上の出力、即ち第１ノードの出
力は、トランジスタ２６と２７とで形成した反転回路５
５を介して、そして更にリード４４を介して、トランジ
スタ４６と４７とで形成した第２の反転回路５６に結合
しており、これによってリード４８上に出力が発生する
ようにしてある。このリード４８はノードであるという
ことができ、ここではこれを第３ノードと呼ぶことにす
る。リード４４は、トランジスタ４６、４７、及び５０
の夫々のゲートと、トランジスタ２６、２７、５２、及
び５４の夫々のドレインとに結合している。トランジス
タ４７、５０、５２、及び５４の夫々のソースは第２電
源に結合している。トランジスタ４６のソースは、例え
ば接地電位等の第１電源に結合している。トランジスタ
２６及び２７は、相補的金属・酸化物・半導体（ＣＭＯ
Ｓ）第１反転回路５５として機能するようにしたもので
ある。トランジスタ４６と４７とは、ＣＭＯＳ第２反転
回路５６として機能するようにしたものである。従って
、第１ノードであるリード２０上の電圧レベルは、第１
反転回路５５及び第２反転回路５６を通過するための遅
れ時間の経過後に、第３ノードであるリード４８上に、
その電圧レベルが現われるようにしてある。尚、リード
１４上の入力信号がリード１２上の入力信号より高い電
圧レベルにあるときに大きなコンダクタンス・ゲインが
得られるように、トランジスタ１６と比べて、トランジ
スタ２６をより大きく製作してあり、また、このトラン
ジスタ２６と比べて、トランジスタ４７を更に大きく製
作してある。
【００２０】トランジスタ３６及び３７夫々のドレイン
は、互いに結合すると共に、リード５８を介して、トラ
ンジスタ５０及び５９の夫々のドレイン、並びにトラン
ジスタ５２、６６、及び６７の夫々のゲートに結合して
いる。トランジスタ５９及び６７の夫々のソースは第２
電源に結合している。トランジスタ６６のソースは、例
えば接地電位等の第１電源に結合している。トランジス
タ６６及び６７の夫々のドレインはリード６８を介して
互いに結合している。このリード６８はノードであると
いうことができ、ここではこれを第４ノードと呼ぶこと
にする。トランジスタ３６及び３７は、第３ＣＭＯＳ反
転回路６９として機能するようにしたものである。また
、トランジスタ６６及び６７は、第４ＣＭＯＳ反転回路
７０として機能するようにしたものである。従って、リ
ード３０上の出力、即ち第２ノードの出力は、第３反転
回路６９及び第４反転回路７０を通過した後に、即ちそ
の通過のための遅れ時間の経過後に、それと同じ電圧レ
ベルで、第４ノードであるリード６８上に現われるよう
にしてある。尚、リード１２上の入力信号がリード１４
上の入力信号より高い電圧レベルにあるときに大きなコ
ンダクタンス・ゲインが得られるように、トランジスタ
１８と比べて、トランジスタ３６をより大きく製作して
あり、また、このトランジスタ３６と比べて、トランジ
スタ６７を更に大きく製作してある。
【００２１】トランジスタ５０とトランジスタ５２とは
、互いに、各々のドレインを相手方のゲートに結合する
ことによって、クロス結合したラッチを形成しており、
このラッチによって耐ノイズ性を向上させている。 リード４４上の電圧レベルとリード５８上の電圧レベル
とが、互いに相補的な電圧レベルになったならば、これ
らトランジスタ５０及び５２の一方がターン・オフする
と共に、他方がターン・オンするため、それによって、
リード４４及び５８上の信号が補強される。これは特に
、電圧がハイ・レベルにある方のリード上の信号を、補
強するためのものである。
【００２２】トランジスタ７４及び７５は、それらのソ
ースが、例えば接地電位等の第１電源に結合している。 トランジスタ７４のドレインはリード４８に結合してお
り、一方、トランジスタ７５のドレインはリード６８に
結合している。これらトランジスタ７４及び７５は、互
いに、各々のドレインを相手方のゲートに結合すること
によって、ラッチとして機能するようにしたものである
。これらトランジスタ７４及び７５は、リード４８とリ
ード６８とに互いに相補的な電圧レベルが発生したとき
に、それらトランジスタの一方がターン・オンすると共
に他方がターン・オフすることによってラッチとして機
能し、それによってリード４８及び６８上の電圧を補強
するものである。これは特に、ロー・レベルの方の電圧
を補強するためのものであり、ターン・オンして接地電
位に対して導通したトランジスタによって、その補強が
なされるようにしている。
【００２３】第３ノードであるリード４８上の電圧がハ
イ・レベルへ移行すると、その電圧レベルは、ＣＭＯＳ
反転回路７７とＣＭＯＳ反転回路７８とを介してトラン
ジスタ２２のゲートに結合し、このトランジスタ２２を
ターン・オンさせて、第１ノードであるリード２０上の
電圧をロー・レベルへ移行させる。トランジスタ２２は
、第１ノード２０をロー・レベルへプル・ダウンするこ
とができるように、例えばトランジスタ２４の導電率の
２倍程度の、充分な導電率を持ったものにしておく。 反転回路７７はトランジスタ７９と８０とから構成して
あり、一方、反転回路７８はトランジスタ８１とトラン
ジスタ８２とから構成してある。リード４８はトランジ
スタ７９及び８０の双方のゲートに結合している。トラ
ンジスタ７９及び８０の夫々のドレインは、互いに結合
すると共に、リード８３を介してトランジスタ８１及び
８２の双方のゲートに結合している。トランジスタ８１
及び８２の夫々のドレインは、互いに結合すると共に、
リード８４を介して、トランジスタ２２、８５、及び８
６の夫々のゲートに結合している。トランジスタ８５及
び８６は、ＣＭＯＳ反転回路８７として機能するように
したものである。トランジスタ８５及び８６の夫々のド
レインは、互いに結合すると共に、リード８８を介して
、トランジスタ５４のゲートとトランジスタ８９及び９
０の双方のゲートとに結合している。トランジスタ８９
及び９０は、ＣＭＯＳ反転回路９１として機能するよう
にしたものである。トランジスタ８９及び９０の夫々の
ドレインは、互いに結合すると共に、リード９２を介し
て、トランジスタ９３のゲートに結合している。トラン
ジスタ９３は、そのソースが例えば接地電位等の第１電
源に結合し、そのドレインがリード４８に結合している
。反転回路８７は、リード８４上の入力電圧がハイ・レ
ベルへ移行したときに、リード８８上の電圧をロー・レ
ベルにし、それによってトランジスタ５４を導通状態に
してリード４４をハイ・レベルへプル・アップするよう
に機能するものである。更にリード８８上のロー・レベ
ルの電圧は、反転回路９１を通過してリード９２上にハ
イ・レベルの電圧となって現われ、トランジスタ９３を
導通状態にして、第３ノードであるリード４８上の電圧
をロー・レベルへプル・ダウンする。また、このとき第
１ノードであるリード２０上の電圧もロー・レベルとな
っており、このロー・レベルの電圧は、反転回路５５と
反転回路５６とを通過して、リード４８上にロー・レベ
ルの電圧を出力させる。
【００２４】一方、第４ノードであるリード６８上の電
圧がハイ・レベルへ移行すると、このハイ・レベルの電
圧は、ＣＭＯＳ反転回路１００及び１０１を通過し、リ
ード１０２を介してトランジスタ３２のゲートへ結合し
、このトランジスタ３２を導通状態にして、第２ノード
であるリード３０を、ロー・レベルへプル・ダウンする
。トランジスタ３２は、第２ノードをロー・レベルへプ
ルダウンすることができるように、例えばトランジスタ
２５の導電率の２倍程度の、充分な導電率を持ったもの
にしておく。反転回路１００はトランジスタ１０３と１
０４とから構成してあり、一方、反転回路１０１はトラ
ンジスタ１０７と１０８とから構成してある。リード６
８はトランジスタ１０３及び１０４の双方のゲートに結
合している。トランジスタ１０３及び１０４の夫々のド
レインは、互いに結合すると共に、リード１０５を介し
て、トランジスタ１０７及び１０８の双方のゲートに結
合している。また、トランジスタ１０７及び１０８の夫
々のドレインは、リード１０２を介して、トランジスタ
３２、１１０、及び１１１の夫々のゲートに結合してい
る。トランジスタ１１０及び１１１は、ＣＭＯＳ反転回
路１１２として機能するようにしたものである。トラン
ジスタ１１０及び１１１の夫々のドレインは、互いに結
合すると共に、リード１１４を介して、トランジスタ５
９のゲートと、トランジスタ１１５及び１１６の双方の
ゲートとに結合している。トランジスタ１１５及び１１
６は、ＣＭＯＳ反転回路１１８として機能するようにし
たものである。トランジスタ１１５及び１１６の夫々の
ドレインは、互いに結合すると共に、リード１１９を介
してトランジスタ１２０のゲートに結合している。トラ
ンジスタ１２０は、そのソースが例えば接地電位等の第
１電源に結合し、そのドレインがリード６８に結合して
いる。反転回路１１２は、リード１０２上の入力電圧が
ハイ・レベルへ移行したときに、リード１１４上の電圧
をロー・レベルにし、それによってトランジスタ５９を
導通状態にしてリード５８をハイ・レベルへプル・アッ
プするように機能するものである。更にリード１１４上
のロー・レベルの電圧は、反転回路１１８を通過してリ
ード１１９上にハイ・レベルの電圧となって現われ、ト
ランジスタ１２０を導通状態にして、第４ノードである
リード６８上の電圧をロー・レベルへプルダウンする。 また、このとき第２ノードであるリード３０上の電圧も
ロー・レベルになっており、このロー・レベルの電圧は
、反転回路６９と反転回路７０とを通過して、リード６
８上にロー・レベルの電圧を出力させる。
【００２５】更に、リード４８ないしリード６８を結合
するには、一定の遅れ時間を発生させることのできる、
例えばストリップ・ライン、マイクロストリップ・ライ
ン、集中キャパシタンス、或いは同軸線等の形態の、伝
送線４８’ないし６８’　を介して結合するようにして
も良い。伝送線４８’　には、図１に示した反転回路７
７及び反転回路７８の機能を代行させることも可能であ
る。 また、伝送線６８’　には、図１に示した反転回路１０
０及び反転回路１０１の機能を代行させることも可能で
ある。更にその他の反転回路についても、遅れ時間を一
定にすることが望ましく、しかも、キャパシタンスを充
電するための電流ゲインを必要としていない箇所に備え
た反転回路は、伝送線と組み合わせたり、或いは伝送線
に置き換えたりすることができる。
【００２６】以上の説明から、第３出力ノードまたは第
４出力ノードの電圧がハイ・レベルへ移行したときに、
その結果としてどのような動作が行なわれるかは、容易
に理解されよう。即ち、第３出力ノードがハイ・レベル
へ移行したときには、この増幅器の左側の部分である、
トランジスタ１６、２２、２３、２４、２６、２７、４
６、４７、５２、５４、７４、７９、８０、８１、８２
、８５、８６、８９、９０、及び９３から構成されてい
る部分だけがリセットされる。一方、第４出力ノードが
ハイ・レベルへ移行したときには、この増幅器の右側の
部分である、トランジスタ１８、２５、３２、３３、３
６、３７、５０、５９、６６、６７、７５、１０３、１
０４、１０７、１０８、１１０、１１１、１１５、１１
６、及び１２０から構成されている部分だけがリセット
される。このように、この増幅器は、その片側をリセッ
トするだけで充分なのであり、その理由は、クロック入
力信号ＣＬＫＩがロー・レベルへ移行したときにその状
態がスタンバイ状態から変化するのは、この増幅器の片
側だけだからである。別の言い方をすれば、第３ノード
または第４ノードの出力が変化したときには、この増幅
器のノードのうち、そのとき変化したノードだけをリセ
ットするようにしているのである。従って、真出力と相
補出力とを出力する増幅器であって、変化したとしない
とに拘らず全てのノードへリセット信号を供給するよう
にした増幅器と比べて、図１に示したこの増幅器１０で
は、その電力消費量が低く抑えられており、なぜならば
、多くのノードのうちの半数のノードにだけ、リセット
信号を供給すれば良いようになっているからである。
【００２７】図２は、エミッタ結合ロジック（ＥＣＬ）
のレベルからＣＭＯＳロジックのレベルへ、レベルを移
行させるための、レベル・シフト回路の回路図である。 このレベル・シフト回路１３０は、リード１３５上に信
号入力を受け取り、また、リード１３６上に基準電圧入
力を受け取るようにしたものである。リード１３５及び
１３６は、夫々を、差動増幅器１３１及び差動増幅器１
３３の双方に結合してある。これら差動増幅器１３１と
１３３とは、夫々の出力をリード１３７とリード１３８
とに送出するようにしてあり、送出したそれら出力は、
夫々、反転回路１３２と反転回路１３４とへ入力し、そ
して、リード１２上とリード１４上とに夫々の出力が発
生するようにしてある。リード１３６は、トランジスタ
１３９のゲートと、トランジスタ１４０のゲートとに結
合している。リード１３５は、トランジスタ１４１のゲ
ートと、トランジスタ１４２のゲートとに結合している
。トランジスタ１３９及び１４１の夫々のソースは、互
いに結合していると共に、リード１４３を介してトラン
ジスタ１４４のドレインに結合している。トランジスタ
１４４のソースは接地電位に結合している。また、トラ
ンジスタ１３９のドレインは、リード１４５を介して、
トランジスタ１４６のドレインと、トランジスタ１４６
、１４７、及び１４４の夫々のゲートとに結合している
。トランジスタ１４６及び１４７の夫々のソースは、い
ずれも第２電源に結合している。トランジスタ１４１及
び１４７の夫々のドレインは、互いに結合していると共
に、リード１３７を介して、トランジスタ１４８及び１
４９の双方のゲートに結合している。これらトランジス
タ１４８及び１４９の夫々のドレインは、リード１２を
介して互いに結合している。また、これらトランジスタ
１４８と１４９とは、反転回路１３２を形成するように
相互に連結している。
【００２８】トランジスタ１４０及び１４２は、夫々の
ソースが、互いに結合していると共に、リード１５０を
介してトランジスタ１５１のドレインに結合している。 このトランジスタ１５１のソースは接地電位に結合して
いる。トランジスタ１４２のドレインは、リード１５２
を介して、トランジスタ１５３のドレインと、トランジ
スタ１５１、１５３、及び１５４の夫々のゲートとに結
合している。トランジスタ１５３及び１５４の夫々のソ
ースは、いずれも第２電源に結合している。トランジス
タ１５４及び１４０の夫々のドレインは、互いに結合し
ていると共に、リード１３８を介して、トランジスタ１
５６及び１５７の双方のゲートに結合している。これら
のトランジスタ１５６及び１５７は、ＣＭＯＳ反転回路
１３４を形成している。トランジスタ１５６及び１５７
の夫々のドレインはリード１４を介して互いに結合して
いる。トランジスタ１５６と１５７は、反転回路１３４
を形成するように相互に連結している。
【００２９】以下に、動作について説明する。先ず、リ
ード１３５上の入力信号は、リード１３６上の基準電圧
より高いレベルになることもあれば、低いレベルになる
こともある。リード１３５上の電圧がリード１３６上の
電圧よりも高いレベルになった場合には、トランジスタ
１４１ないし１４２の方が、トランジスタ１３９ないし
１４０よりも導通状態が良くなる。従って、リード１３
７ないしリード１５２上の電圧レベルが低下する一方で
、リード１４５ないしリード１３８上の電圧レベルは上
昇する。リード１４５上の電圧レベルが上昇するとトラ
ンジスタ１４４の導通度が上昇し、トランジスタ１４１
を流れる電流がその分増大して、リード１３７をロー・
レベルへプル・ダウンする。リード１４５上の電圧レベ
ルの上昇は、更に、トランジスタ１４７の導通度を低下
させ、このことによってもリード１３７のロー・レベル
への移行が促進される。リード１３７上のこのロー・レ
ベルの電圧は、反転回路１３２を通過して、リード１２
上にハイ・レベルの電圧となって現われる。一方、これ
に対して相補的な動作として、リード１５２上の電圧が
低下すると、トランジスタ１５１の導通性が低下し、ト
ランジスタ１４０を流れる電流がその分減少して、リー
ド１３８上の電圧のハイ・レベルへの移行が促進され、
またそれと同時に、トランジスタ１５４の導通度も上昇
して、リード１３８のハイ・レベルへの移行が促進され
る。リード１３８上のハイ・レベルの電圧は、反転回路
１３４を通過して、リード１４上にロー・レベルの電圧
となって現われる。
【００３０】図３は、シミュレーションによって求めた
、回路１０が適切に動作しているときの様々な波形を示
したグラフである。図３において、縦軸は電圧を表わし
、横軸は時間をナノ秒を単位として表わしている。曲線
１６０は、図１に示した、トランジスタ１６のゲートへ
入力する、リード１２上の入力信号の波形を示したもの
である。この曲線１６０は、図３中の０．６ナノ秒の時
点においては３．４ボルトあったものが、１．０ナノ秒
の時刻には０ボルトにまで低下している。クロック信号
である信号ＣＬＫＩは、０．８ナノ秒の時点から１．３
ナノ秒の時点までの間に、３．６ボルトから０ボルトへ
変化している。この信号ＣＬＫＩは、曲線１６２で示し
たように、１．０４ナノ秒の時点で、１．８ボルトの電
圧レベルを通過している。第１ノードであるリード２０
における電圧は、曲線１６４で示したように、０ボルト
だったものが、１．２ナノ秒の時点で１．８ボルトまで
上昇している。この曲線１６４が正方向へ変化するのは
、トランジスタ１６が非導通状態になり、トランジスタ
２４及び３９が導通状態になるからである。反転回路５
５の出力であるリード４４上の電圧は、曲線１６６で示
したように、３．６ボルトあったものが、１．３３ナノ
秒の時点で１．８ボルトまで降下し、そのまま降下し続
けて０ボルトにまで変化している。第３ノードであるリ
ード４８における電圧は、反転回路５６の出力でもあり
、また、信号ＡＯＮを構成している電圧でもあるが、こ
の電圧は、曲線１６８で示したように、０ボルトであっ
たものが、１．４９ナノ秒の時点で１．８ボルトまで上
昇しており、そのまま上昇し続けて３．６ボルトにまで
変化している。このリード４８上の電圧がハイ・レベル
へ移行すると、その信号は反転回路７７と反転回路７８
とを介して、トランジスタ２２のゲートに接続したリー
ド８４へ伝搬し、このトランジスタ２２を導通状態にし
て、第１ノードであるリード２０上の電圧をロー・レベ
ルへプル・ダウンする。このリード２０上の電圧は、曲
線１６４に示すように、１．８７ナノ秒の時点で１．８
ボルトの電圧レベルを通過している。曲線１７１は、リ
ード８４上の電圧が０ボルトであったものが、１．７５
ナノ秒の時点では１．８ボルトにまで上昇し、その後も
上昇し続けて３．６ボルトにまで達することを示してい
る。リード８４上の電圧がハイ・レベルへ移行すると、
更に、反転回路８７の出力であるリード８８上の電圧が
ロー・レベルへ移行する。曲線１７０は、このリード８
８上の電圧が３．６ボルトあったものが、１．９ナノ秒
の時点で１．８ボルトまで低下し、そのまま低下し続け
て０ボルトになることを示している。このリード８８上
の電圧がロー・レベルへ移行すると、トランジスタ５４
が導通状態になり、リード４４上の電圧をハイ・レベル
へプル・アップする。リード８８上の、このロー・レベ
ルへ移行する電圧は、更に反転回路９１を通過して、リ
ード９２上に、この反転回路９１の、ハイ・レベルへ移
行する出力として現われ、トランジスタ９３を導通状態
にする。そのため、トランジスタ９３は、リード４８上
の電圧をロー・レベルへプル・ダウンする。リード４４
上の電圧のハイ・レベルへの移行により、更に、トラン
ジスタ４６の導通状態への移行が促進され、この点から
も、リード４８上の電圧はロー・レベルへプル・ダウン
され、この結果、リード４８上の電圧は、図３の曲線１
６８に示すように、２．２４ナノ秒の時点で１．８ボル
トの電圧レベルを通過することになる。リード４４上の
電圧がハイ・レベルへ移行するときには、曲線１６６に
示すように、３．６ボルトまで上昇する間に、２．０４
ナノ秒の時点で１．８ボルトの電圧レベルを通過する。 また、曲線１７２で示したように、リード９２上の電圧
は、０ボルトであったものが、２．０９ナノ秒の時点で
１．８ボルトの電圧レベルを通過する。クロック信号Ｃ
ＬＫＩは、曲線１６２に示すように、０ボルトから３．
６ボルトまで上昇する間に、１．６５ナノ秒の時点で１
．８ボルトの電圧レベルを通過する。このクロック信号
ＣＬＫＩがハイ・レベルへ移行するときに、トランジス
タ３９がターン・オフすると共にトランジスタ２３及び
３３がターン・オンし、それによって、第１ノード及び
第２ノードであるリード２０及びリード３０上の電圧が
、夫々０ボルトにクランプされて保持される。
【００３１】この回路１０が再び起動可能な状態、即ち
検出動作の可能な状態へ復帰する時刻は、曲線１６２上
の１．０４ナノ秒の時点に対応する点１７４で示したク
ロック信号ＣＬＫＩの立下りの時刻から、僅か１．４８
ナノ秒が経過しただけの、曲線１７１上の２．５２ナノ
秒に対応する点１７５で示した時刻である。このように
サイクル・タイムが高速化されているのは、第３ノード
であるリード４８上に出力が発生した後には、反転回路
７７及び反転回路７８を通過するための僅かな遅れ時間
の後に、また第４ノードであるリード６８上に出力が発
生した後には、反転回路１００及び反転回路１０１を通
過するための僅かな遅れ時間の後に、いずれも極めて僅
かな遅れ時間しか介在せず、速やかにこの増幅器のリセ
ット動作が開始されるという事実によるものである。別
の言い方をすれば、この増幅器は自動リセット機能を備
えたものであると言うことができ、即ち、リセット動作
を開始するために、外部からのクロック信号を必要とは
していないのである。第３ノードまたは第４ノードに出
力が発生してからリセット動作が開始するまでの遅れ時
間は、反転回路７７、７８、１００、及び１０１のサイ
ズを変化させることによって調節することができ、この
遅れ時間を設定する際には、出力ノードである第３ノー
ドないし第４ノード上に発生するパルスのパルス幅が、
それら出力ノードに接続した回路に対して、信頼性の高
いスイッチング動作を行なえるだけの充分な幅となるよ
うにする。また、この増幅器は自動リセット機能を備え
たものであるため、クロック駆動回路は、先頭段のセッ
ト、即ち、第１ノード及び第２ノードであるリード２０
及びリード３０上の電圧のセットのためだけの専用のも
のとすることができ、増幅器リセット回路としての負荷
を負担をせずに済むようになっている。尚、この回路１
０は、その最小サイクル・タイムが１．４８ナノ秒であ
るため、クロック速度が６７５メガヘルツのシステムに
まで、使用することができる。
【００３２】図１において、クロック信号ＣＬＫＩが果
たしている機能は２つある。第１には、クロックの立下
り時に、先頭段のセット、即ち、第１ノード及び第２ノ
ードであるリード２０及びリード３０のセットを行なっ
ている。第２には、クロックがハイ・レベルへ移行する
とき（立上り時）に、回路１０をスタンバイ状態に設定
しており、これは、トランジスタ２３及び３３を導通状
態にして、第１ノード及び第２ノードの電圧をロー・レ
ベルへプル・ダウンすることによって行なっている。第
１ノード及び第２ノード上の、それらのロー・レベルは
、夫々、反転回路５５と反転回路６９とを通過し、更に
反転回路５６と反転回路７０とを通過して、出力ノード
である第３ノード及び第４ノード上の電圧状態を、スタ
ンバイ状態であるロー・レベル状態に設定する。ここで
注意すべきことは、このクロック信号ＣＬＫＩは、反転
回路のチェイン（連鎖構造）を駆動しているのではない
ということであり、即ち、反転回路５５と反転回路６９
とで構成した第２段や、反転回路５６と反転回路７０と
で構成した第３段に対しては、クロッキングを行なって
はいないということである。更には、クロック信号の立
上りを利用して増幅器の段をリセットするのではなく、
出力状態の変化を利用して増幅器の段をリセットするよ
うにしている。この出力状態の変化は、リセット・タイ
ミング・チェインを介して、それより前の段へロジック
結合されるようにしてあり、即ち、先ず、第１ノード及
び第２ノードへ結合され、そこから反転回路５５及び６
９へ結合され、そして更に、反転回路５６及び７０の第
３ノード及び第４ノードへ結合されるようにしてある。 自動リセットのための回路を備えていない在来のクロッ
ク動作式増幅器と比較すると、図１の回路１０はサイク
ル・タイムの点において優れており、これは、回路１０
のリセット動作をクロック入力信号ＣＬＫＩから完全に
分離してあるため、出力状態が変化したならば速やかに
そのリセット動作を開始することができることによるも
のである。もし仮に、クロック入力を利用してリセット
動作を開始するようにしたならば、この図１の回路１０
と同程度の信頼性の高い動作をさせるためには、増幅器
のサイクル・タイムに、クロック・スキューを許容する
ための余裕分と、クロックと増幅器の回路の状態変化と
の間の時間的なずれを許容するための余裕分とを含めな
ければならなず、そのためにサイクル・タイムは長くな
らざるを得ない。更に加えて、クロック信号ＣＬＫＩの
負荷が同一であるならば、この回路１０では、クロック
入力と、第３ノード及び第４ノードであるリード４８及
びリード６８上の出力との間のゲインを、他のものより
も大きなゲインとすることができる。
【００３３】図３に示したデータを得るために行なった
シミュレーションにおいては、夫々のトランジスタの実
効ゲート長さは、いずれも、０．５マイクロメートルで
あるものとした。また、夫々のトランジスタのゲート幅
は、そのトランジスタの機能に応じて異ったものとし、
特に、反転回路５５、５６、６９、及び７０に関しては
、そのｎチャネル形トランジスタのコンダクタンスが、
そのｐチャネル形トランジスタのコンダクタンスと比べ
て格段に大きいか、または格段に小さい、非対称形の反
転回路であるものとした。図１の引用符号を用いて具体
的な数値を例示すると以下のとおりである。先ず、トラ
ンジスタ２６及び３６のコンダクタンスは、トランジス
タ２７ないし３７のコンダクタンスの１０倍の値とし、
また、トランジスタ４７及び６７のコンダクタンスも、
トランジスタ４６ないし６６のコンダクタンスの１０倍
の値とした。トランジスタ５２及び５０のコンダクタン
スは、トランジスタ２７ないし２７のコンダクタンスの
１．５倍の値とし、また、トランジスタ７４及び７５の
コンダクタンスも、トランジスタ４６ないし６６のコン
ダクタンスの１．５倍の値とした。トランジスタ５４及
び５９のコンダクタンスは、トランジスタ２６ないし３
６のコンダクタンスと同一の値とし、また、トランジス
タ９３及び１２０のコンダクタンスも、トランジスタ４
７ないし６７のコンダクタンスと同一の値とした。 トランジスタ１６及び１８のコンダクタンスは、トラン
ジスタ２２ないし３２のコンダクタンスの７５％の値と
した。トランジスタ２２及び３２のコンダクタンスは、
トランジスタ２４ないし２５のコンダクタンスの２倍の
値とした。トランジスタ２３及び３３のコンダクタンス
は、トランジスタ２２ないし３２のコンダクタンスの１
０％の値とし、また、トランジスタ３９のコンダクタン
スは、トランジスタ２４ないし２５のコンダクタンスの
２倍の値とした。トランジスタ２６のコンダクタンスは
トランジスタ１６のコンダクタンスの４倍の値とし、ま
た、トランジスタ４７のコンダクタンスはトランジスタ
２６のコンダクタンスの３．５倍の値として、反転回路
５５と反転回路５６とを通過するときのコンダクタンス
・ゲインが「１４」であるようにした。同様に、トラン
ジスタ３６のコンダクタンスはトランジスタ１８のコン
ダクタンスの４倍とし、また、トランジスタ６７のコン
ダクタンスはトランジスタ３６のコンダクタンスの３．
５倍の値として、反転回路６９と反転回路７０とを通過
するときのコンダクタンス・ゲインが「１４」であるよ
うにした。尚、ここで、トランジスタのコンダクタンス
というのは、回路の正常な動作中に、あるトランジスタ
がターン・オンしたときに、そのトランジスタがどれだ
けの電流を流すことができるかという能力を言い表わし
たものである。
【００３４】反転回路７７、７８、８７、９１、１００
、１０１、１１２、及び１１８のゲート幅は、第３出力
ノードないし第４出力ノード上のパルスのパルス幅が７
５０ピコ秒となり、それによってサイクル・タイムが１
．５ナノ秒以下となるように適当な値に調節して定めた
。また特に、図３に示したデータを得るために行なった
シミュレーションにおいては、リード４８及びリード６
８上の第３出力ノード及び第４出力ノードは、４ピコフ
ァラドの集中キャパシタンスを駆動するものとした。
【００３５】図１及び図２に示した回路では、ＣＭＯＳ
トランジスタを採用している。しかしながら、それらの
トランジスタに替えて、別のタイプのトランジスタを用
いることも可能であり、例えば、ｎチャネル形の金属・
半導体電界効果トランジスタ（ＭＥＳＦＥＴ）であって
抵抗負荷ないしはデプレション負荷としたトランジスタ
等を使用することもできる。また、図１及び図２におい
て、相補的変調ドープ電界効果トランジスタ（ＭＯＤＦ
ＥＴ）を使用することも可能である。更には、図１及び
図２において、コレクタ・ベース間ダイオードをショッ
トキー・ダイオードとしたＮＰＮ形及びＰＮＰ形のバイ
ポーラ・トランジスタを使用することも可能である。
【００３６】更に特記すべきこととしては、トランジス
タ２４及び２５、トランジスタ５０及び５２、それに、
トランジスタ７４及び７５が、雑音抑止ラッチ（ｋｅｅ
ｐ　ｑｕｉｅｔｌａｔｃｈ）として機能しているという
ことがある。これらのラッチがラッチ状態に入った後に
は、これらトランジスタのドレインに加わっている電圧
がノイズによって変動しても、その電圧変動に耐えるこ
とができる。また、これらのラッチは電流が流れる経路
を定める手段を提供している。
【００３７】以上に説明した、サイクル・タイムを短縮
したクロック動作式ＣＭＯＳ増幅器は、デュアル形の非
対称形差動増幅器として構成した前置増幅器を使用する
ようにしたものであり、この前置増幅器は、図２に示し
たように、ＥＣＬレベルの入力信号を増幅して、ＣＭＯ
Ｓレベルの正信号及び相補信号にするものである。図２
に示したこの前置増幅器の後方に、図１に示した３段式
の差動増幅器を接続することによって、大負荷（即ち大
容量キャパシタンス負荷）を駆動するための真信号及び
相補信号を発生させることができる。この増幅器の３段
のうちの第１段は、クロック信号ＣＬＫＩでクロッキン
グするようにしている。この第１段は、ｎチャネル形の
電流経路を定めるためのデバイスと、ｐチャネル形のク
ロック動作式ラッチ回路とから構成したものであり、特
に前者の電流経路を定めるためのデバイスは、図２に示
したデュアル形の前置増幅器１３１及び１３３からの出
力によって、差動的に駆動するようにしたものである。 第２段及び第３段における高速の増幅動作は、著しい非
対称形とした反転回路によって達成されており、その性
能は、完全クロック動作式の段の性能と殆ど変わらない
ものとなっている。尚、本発明の重要な点の１つを挙げ
るならば、リード４８ないしリード６８上の出力状態の
変化を利用して、このクロック動作式増幅器のノードの
うちの、その状態が変化したノードだけをリセットする
信号を発生しているため、それによってサイクル・タイ
ムが短縮されると共に、消費電力が低く抑えられている
ということを挙げることができる。
【図面の簡単な説明】
【図１】本発明の一実施例の回路図である。
【図２】ＥＣＬレベルを、真出力と相補出力とを有する
ＣＭＯＳレベルへ変換する、レベル変換回路の回路図で
ある。
【図３】図１の実施例が適切な動作をしているときの、
諸々の波形を示したグラフである。
【符号の説明】
　　１０　　増幅回路 １２　　入力信号用リード １４　　基準信号用リード １６、１８　　電界効果トランジスタ ２０　　第１ノード ２２、２３　　電界効果トランジスタ ２４、２５　　電界効果トランジスタ ２６、２７　　電界効果トランジスタ ３０　　第２ノード ３２、３３　　電界効果トランジスタ ３６、３７　　電界効果トランジスタ ３９　　電界効果トランジスタ ４２　　クロック信号用リード ４６、４７　　電界効果トランジスタ ４８　　第３ノード ４８’　伝送線 ５０、５２　　電界効果トランジスタ ５５、５６　　反転回路 ６６、６７　　電界効果トランジスタ ６８　　第４ノード ６８’　伝送線 ６９、７０　　反転回路 ７４、７５　　電界効果トランジスタ ７７、７８　　反転回路 １００、１０１　　反転回路

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】　　入力信号を増幅するための増幅回路に
    おいて、第１トランジスタであって、第１電源に結合す
    るようにした第１端子と、第１出力ノードに結合した第
    ２端子と、前記入力信号に結合するようにした第３端子
    とを有する、前記第１トランジスタと、第２トランジス
    タであって、前記第１電源に結合するようにした第４端
    子と、第２出力ノードに結合した第５端子と、基準信号
    に結合するようにした第６端子とを有する、前記第２ト
    ランジスタと、前記第１出力ノードへ電流を供給するた
    めの第１手段、及び前記第２出力ノードへ電流を供給す
    るための第２手段と、クロック信号に結合するようにし
    た第３手段であって、第１時刻においては、前記第１出
    力ノード及び前記第２出力ノードの電圧を第２電圧にプ
    リセットし、第２時刻においては、前記クロック信号に
    応答してみずからをディスエーブルすることによって、
    前記第１出力ノード及び前記第２出力ノードが第２時刻
    において前記入力信号に応答するようにする、前記第３
    手段と、を備え、前記第１出力ノードは、第１反転回路
    及び第２反転回路を介して第３出力ノードに結合してお
    り、前記第２出力ノードは、第３反転回路及び第４反転
    回路を介して第４出力ノードに結合しており、前記第３
    出力ノードと前記第１出力ノードとに結合した第４手段
    であって、前記第３出力ノードが第３電圧から第４電圧
    へ移行したときに、それより所定の第１遅れ時間の経過
    後に、前記第１出力ノードの電圧を前記第２電圧へリセ
    ットするようにした、前記第４手段と、前記第４出力ノ
    ードと前記第２出力ノードとに結合した第５手段であっ
    て、前記第４出力ノードが第３電圧から第４電圧へ移行
    したときに、それより所定の第２遅れ時間の経過後に、
    前記第２出力ノードの電圧を前記第２電圧へリセットす
    るようにした、前記第５手段と、を備え、以上により、
    出力状態が変化したならば、そのことによって、この増
    幅回路のノードのうちの変化したノードの電圧をリセッ
    トするための信号が発生されるようにし、もってサイク
    ル・タイムを短縮するようにした、増幅回路。
  2. 【請求項２】　　前記第１トランジスタが電界効果トラ
    ンジスタであることを特徴とする請求項１の増幅回路。
  3. 【請求項３】　　前記第１端子がソースであり、前記第
    ２端子がドレインであり、前記第３端子がゲートである
    ことを特徴とする請求項２記載の増幅回路。
  4. 【請求項４】　　前記第２トランジスタが電界効果トラ
    ンジスタであることを特徴とする請求項２の増幅回路。
  5. 【請求項５】　　前記第４端子がソースであり、前記第
    ５端子がドレインであり、前記第６端子がゲートである
    ことを特徴とする請求項４の増幅回路。
  6. 【請求項６】　　前記第１トランジスタ及び前記第２ト
    ランジスタがｎチャネル形電界効果トランジスタである
    ことを特徴とする請求項１の増幅回路。
  7. 【請求項７】　　前記第１手段が第３電界効果トランジ
    スタを含んでおり、該第３電界効果トランジスタは、そ
    のゲートが前記第２出力ノードに結合し、そのドレイン
    が前記第１出力ノードに結合し、そのソースが電流源に
    結合していることを特徴とする請求項４の増幅回路。
  8. 【請求項８】　　前記第２手段が第４電界効果トランジ
    スタを含んでおり、該第４電界効果トランジスタは、そ
    のゲートが前記第１出力ノードに結合し、そのドレイン
    が前記第２出力ノードに結合し、そのソースが電流源に
    結合していることを特徴とする請求項７の増幅回路。
  9. 【請求項９】　　電流を供給するための前記第１手段が
    、第３電界効果トランジスタを含んでおり、該第３電界
    効果トランジスタは、そのゲートが前記クロック信号に
    結合し、そのソースが電流源に結合し、そのドレインが
    前記第１出力ノードに結合していることを特徴とする請
    求項４の増幅回路。
  10. 【請求項１０】　　前記第１手段が第５電界効果トラン
    ジスタを含んでおり、該第５電界効果トランジスタは、
    そのゲートが前記クロック信号に結合し、そのソースが
    電流源に結合し、そのドレインが前記第３電界効果トラ
    ンジスタの前記ソース及び前記第４電界効果トランジス
    タの前記ソースに結合していることを特徴とする請求項
    ８の増幅回路。
  11. 【請求項１１】　　前記第３手段が第３電界効果トラン
    ジスタ及び第４電界効果トランジスタを含んでおり、そ
    れら第３電界効果トランジスタ及び第４電界効果トラン
    ジスタは、それらのソースが夫々前記第１出力ノードと
    前記第２出力ノードとに結合しており、且つ、それらの
    ゲートが前記クロック信号に結合するようにしてあるこ
    とを特徴とする請求項４の増幅回路。
  12. 【請求項１２】　　前記第１反転回路が、第１の導電率
    を有するｐチャネル形トランジスタを含んでおり、該ｐ
    チャネル形トランジスタは、該第１の導電率の５倍以上
    の大きさの導電率を有するｎチャネル形トランジスタに
    直列に結合していることを特徴とする請求項１の増幅回
    路。
  13. 【請求項１３】　　前記第２反転回路が、第１の導電率
    を有するｎチャネル形トランジスタを含んでおり、該ｎ
    チャネル形トランジスタは、該第１の導電率の５倍以上
    の大きさの導電率を有するｐチャネル形トランジスタに
    直列に結合していることを特徴とする請求項１の増幅回
    路。
  14. 【請求項１４】　　前記第１反転回路が、第１の導電率
    を有する第３トランジスタを含んでおり、該第１の導電
    率は、前記第１トランジスタの導電率の３倍以上の大き
    さであることを特徴とする請求項１の増幅回路。
  15. 【請求項１５】　　前記第２反転回路が第４トランジス
    タを含んでおり、該第４トランジスタは、その導電率が
    前記第１反転回路の前記第３トランジスタの導電率の３
    倍以上の大きさであることを特徴とする請求項１４の増
    幅回路。
  16. 【請求項１６】　　前記第４手段が第３トランジスタを
    含んでおり、該第３トランジスタは、そのドレインが前
    記第１出力ノードに結合し、そのゲートが前記第３出力
    ノードに結合し、そのソースが前記第１電源に結合して
    いることを特徴とする請求項１記載の増幅回路。
  17. 【請求項１７】　　前記第４手段が第５反転回路及び第
    ６反転回路を含んでおり、それら第５反転回路及び第６
    反転回路は、第３トランジスタのゲートに直列に結合し
    ており、該第３トランジスタは、そのドレインが前記第
    １出力ノードに結合し、そのソースが前記第１電源に結
    合していることを特徴とする請求項１の増幅回路。
  18. 【請求項１８】　　前記第４手段が、一定の時間遅れを
    提供する伝送線を含んでいることを特徴とする請求項１
    の増幅回路。
  19. 【請求項１９】　　前記第５手段が第７反転回路及び第
    ８反転回路を含んでおり、それら第７反転回路及び第８
    反転回路は、第４トランジスタのゲートに直列に結合し
    ており、該第４トランジスタは、そのドレインが前記第
    ２出力ノードに結合し、そのソースが前記第１電源に結
    合していることを特徴とする請求項１７の増幅回路。
  20. 【請求項２０】　　前記第５手段が第４トランジスタを
    含んでおり、該第４トランジスタは、そのドレインが前
    記第２出力ノードに結合し、そのゲートが前記第４出力
    ノードに結合し、そのソースが前記第１電源に結合して
    いることを特徴とする請求項１７の増幅回路。
  21. 【請求項２１】　　前記第５手段が第５反転回路及び第
    ６反転回路を含んでおり、それら第５反転回路及び第６
    反転回路は、第３トランジスタのゲートに直列に結合し
    ており、該第３トランジスタは、そのドレインが前記第
    ２出力ノードに結合し、そのソースが前記第１電源に結
    合していることを特徴とする請求項１の増幅回路。
  22. 【請求項２２】　　前記第５手段が第３トランジスタを
    含んでおり、該第３トランジスタは、そのドレインが前
    記第２出力ノードに結合し、そのゲートが前記第４出力
    ノードに結合し、そのソースが前記第１電源に結合して
    いることを特徴とする請求項１の増幅回路。
JP3231953A 1990-11-29 1991-09-11 サイクル・タイムを短縮したクロック動作式増幅器 Expired - Lifetime JPH0793011B2 (ja)

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