JP2000306385A - 半導体メモリ装置の相補型差動入力バッファ - Google Patents
半導体メモリ装置の相補型差動入力バッファInfo
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Abstract
(57)【要約】
【課題】 出力データのスキューが減少する半導体メモ
リ装置の入力バッファを提供する。 【解決手段】 本発明による半導体メモリ装置の入力バ
ッファは、第1外部信号Vin1を入力する第1MOSトランジ
スタ321及び第2外部信号Vin2を入力する第2MOSトランジ
スタ322を備え、前記第1及び第2外部信号Vin1,Vin2の電
圧差を増幅して第1中間出力Vout1として出力する第1差
動増幅部311と、前記第1外部信号Vin1を入力する第3MOS
トランジスタ331及び前記第2外部信号を入力する第4MOS
トランジスタ332を備え、前記第1及び第2外部信号Vin1,
Vin2の電圧差を増幅して第2中間出力Vout2として出力す
る第2差動増幅部312とを具備し、前記第1増幅部311の第
1中間出力Vout1と前記第2増幅部312の第2中間出力Vout2
とが合わせられて一つの出力信号として出力されること
を特徴とする。
リ装置の入力バッファを提供する。 【解決手段】 本発明による半導体メモリ装置の入力バ
ッファは、第1外部信号Vin1を入力する第1MOSトランジ
スタ321及び第2外部信号Vin2を入力する第2MOSトランジ
スタ322を備え、前記第1及び第2外部信号Vin1,Vin2の電
圧差を増幅して第1中間出力Vout1として出力する第1差
動増幅部311と、前記第1外部信号Vin1を入力する第3MOS
トランジスタ331及び前記第2外部信号を入力する第4MOS
トランジスタ332を備え、前記第1及び第2外部信号Vin1,
Vin2の電圧差を増幅して第2中間出力Vout2として出力す
る第2差動増幅部312とを具備し、前記第1増幅部311の第
1中間出力Vout1と前記第2増幅部312の第2中間出力Vout2
とが合わせられて一つの出力信号として出力されること
を特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に入力バッファに関する。
係り、特に入力バッファに関する。
【０００２】
【従来の技術】半導体メモリ装置は外部から入力される
信号を内部回路に適した電圧レベルに変換するための入
力バッファを具備する。 前記半導体メモリ装置の誤動
作を防止し、正常動作を行うために、前記入力バッファ
は前記外部信号の電圧レベルを正確に検出すべきであ
る。
信号を内部回路に適した電圧レベルに変換するための入
力バッファを具備する。 前記半導体メモリ装置の誤動
作を防止し、正常動作を行うために、前記入力バッファ
は前記外部信号の電圧レベルを正確に検出すべきであ
る。
【０００３】図1は従来の半導体メモリ装置のN型入力バ
ッファの回路図である。図1を参照すれば、従来のN型入
力バッファ101は外部データINを入力するNMOSトランジ
スタ111、基準電圧Vrefを入力するNMOSトランジスタ11
2、PMOSトランジスタ121、122よりなる電流ミラー131、
外部制御信号PBPUBに応答して電源電圧Vddを電流ミラー
131に供給するPMOSトランジスタ123及びノードN1に発生
するデータを反転させてN型入力バッファ101の出力デー
タOUTを出力するインバータ141を具備する。
ッファの回路図である。図1を参照すれば、従来のN型入
力バッファ101は外部データINを入力するNMOSトランジ
スタ111、基準電圧Vrefを入力するNMOSトランジスタ11
2、PMOSトランジスタ121、122よりなる電流ミラー131、
外部制御信号PBPUBに応答して電源電圧Vddを電流ミラー
131に供給するPMOSトランジスタ123及びノードN1に発生
するデータを反転させてN型入力バッファ101の出力デー
タOUTを出力するインバータ141を具備する。
【０００４】前記N型入力バッファ101において外部デー
タINが論理ハイの時、接地電圧Vssにノイズが発生すれ
ば前記ノイズによってノードN1から出力されるデータが
論理ハイから論理ローに遷移する時間が延びる。従っ
て、ノードN1から出力されるデータが論理ハイから論理
ローに遷移する時のスキュー、即ち、高電圧スキューが
大きくなり、これによりN型入力バッファ101から出力さ
れるデータOUTのセットアップタイム及びホールドタイ
ムマージンが減少する。
タINが論理ハイの時、接地電圧Vssにノイズが発生すれ
ば前記ノイズによってノードN1から出力されるデータが
論理ハイから論理ローに遷移する時間が延びる。従っ
て、ノードN1から出力されるデータが論理ハイから論理
ローに遷移する時のスキュー、即ち、高電圧スキューが
大きくなり、これによりN型入力バッファ101から出力さ
れるデータOUTのセットアップタイム及びホールドタイ
ムマージンが減少する。
【０００５】図2は従来の半導体メモリ装置のP型入力バ
ッファの回路図である。図2を参照すれば、従来のP型入
力バッファ201は外部データを入力するPMOSトランジス
タ211、基準電圧を入力するPMOSトランジスタ212、NMOS
トランジスタ221、222よりなる電流ミラー231、外部制
御信号PBPUBに応答して電源電圧VddをPMOSトランジスタ
211、212に供給するPMOSトランジスタ213及びノードN2
に発生するデータを反転させてP型入力バッファ201の出
力データOUTを出力するインバータ241を具備する。
ッファの回路図である。図2を参照すれば、従来のP型入
力バッファ201は外部データを入力するPMOSトランジス
タ211、基準電圧を入力するPMOSトランジスタ212、NMOS
トランジスタ221、222よりなる電流ミラー231、外部制
御信号PBPUBに応答して電源電圧VddをPMOSトランジスタ
211、212に供給するPMOSトランジスタ213及びノードN2
に発生するデータを反転させてP型入力バッファ201の出
力データOUTを出力するインバータ241を具備する。
【０００６】前記P型入力バッファ201において外部デー
タINが論理ローの時、電源電圧Vddにノイズが発生すれ
ば前記ノイズによってノードN2から出力されるデータが
論理ローから論理ハイに遷移する時間が延びる。従っ
て、ノードN2から出力されるデータが論理ローから論理
ハイに遷移する時のスキュー、即ち、低電圧スキューが
大きくなり、これによりP型入力バッファ201から出力さ
れるデータOUTのセットアップタイム及びホールドタイ
ムマージンが減少する。
タINが論理ローの時、電源電圧Vddにノイズが発生すれ
ば前記ノイズによってノードN2から出力されるデータが
論理ローから論理ハイに遷移する時間が延びる。従っ
て、ノードN2から出力されるデータが論理ローから論理
ハイに遷移する時のスキュー、即ち、低電圧スキューが
大きくなり、これによりP型入力バッファ201から出力さ
れるデータOUTのセットアップタイム及びホールドタイ
ムマージンが減少する。
【０００７】前述したように従来の技術によれば入力バ
ッファ101、201から出力されるデータOUTの高電圧スキ
ューまたは低電圧スキューが大きいため、前記データOU
Tのセットアップタイム及びホールドタイムマージンが
減少する。また、電源電圧Vddが低くなるほど前記デー
タOUTのスキューの減少はさらに難しくなる。
ッファ101、201から出力されるデータOUTの高電圧スキ
ューまたは低電圧スキューが大きいため、前記データOU
Tのセットアップタイム及びホールドタイムマージンが
減少する。また、電源電圧Vddが低くなるほど前記デー
タOUTのスキューの減少はさらに難しくなる。
【０００８】
【発明が解決しようとする課題】本発明が解決しようと
する技術的課題は出力されるデータのスキューが減少す
る半導体メモリ装置の入力バッファを提供することであ
る。
する技術的課題は出力されるデータのスキューが減少す
る半導体メモリ装置の入力バッファを提供することであ
る。
【０００９】本発明が解決しようとする他の技術的課題
は電源電圧が低い場合にも出力されるデータのスキュー
が減少する半導体メモリ装置の入力バッファを提供する
ことである。
は電源電圧が低い場合にも出力されるデータのスキュー
が減少する半導体メモリ装置の入力バッファを提供する
ことである。
【００１０】
【課題を解決するための手段】前記技術的課題を達成す
るために本発明に係る半導体メモリ装置の入力バッファ
は、第1及び第2差動増幅部を具備する。前記第1差動増
幅部は第1外部信号を入力する第1MOSトランジスタと第2
外部信号を入力する第2MOSトランジスタとを具備する。
前記第1及び第2外部信号の電圧差は第1中間出力として
増幅され、出力される。前記第2差動増幅部は前記第1外
部信号を入力する第3MOSトランジスタと前記第2外部信
号を入力する第4MOSトランジスタとを具備する。前記第
1及び第2外部信号の電圧差は第2中間出力として増幅さ
れ、出力される。前記第1増幅部の第1中間出力と前記第
2増幅部の第2中間出力とが合わせられて一つの出力信号
として出力される。
るために本発明に係る半導体メモリ装置の入力バッファ
は、第1及び第2差動増幅部を具備する。前記第1差動増
幅部は第1外部信号を入力する第1MOSトランジスタと第2
外部信号を入力する第2MOSトランジスタとを具備する。
前記第1及び第2外部信号の電圧差は第1中間出力として
増幅され、出力される。前記第2差動増幅部は前記第1外
部信号を入力する第3MOSトランジスタと前記第2外部信
号を入力する第4MOSトランジスタとを具備する。前記第
1及び第2外部信号の電圧差は第2中間出力として増幅さ
れ、出力される。前記第1増幅部の第1中間出力と前記第
2増幅部の第2中間出力とが合わせられて一つの出力信号
として出力される。
【００１１】望ましくは、前記第1及び第2MOSトランジ
スタは各々NMOSトランジスタを具備し、前記第3及び第4
MOSトランジスタは各々PMOSトランジスタを具備する。
スタは各々NMOSトランジスタを具備し、前記第3及び第4
MOSトランジスタは各々PMOSトランジスタを具備する。
【００１２】前記第1差動増幅部は前記第2MOSトランジ
スタの出力により活性化され、前記第1及び第2MOSトラ
ンジスタに電源電圧を供給する第1電流ミラーをさらに
具備することが望ましい。前記第1電流ミラーは複数個
のPMOSを具備することが望ましい。
スタの出力により活性化され、前記第1及び第2MOSトラ
ンジスタに電源電圧を供給する第1電流ミラーをさらに
具備することが望ましい。前記第1電流ミラーは複数個
のPMOSを具備することが望ましい。
【００１３】前記第2差動増幅部は前記第4MOSトランジ
スタの出力により活性化され、前記第3及び第4MOSトラ
ンジスタに接地電圧を供給する第2電流ミラーをさらに
具備することが望ましい。前記第2電流ミラーは複数個
のNMOSを具備することが望ましい。
スタの出力により活性化され、前記第3及び第4MOSトラ
ンジスタに接地電圧を供給する第2電流ミラーをさらに
具備することが望ましい。前記第2電流ミラーは複数個
のNMOSを具備することが望ましい。
【００１４】前記第1及び第2外部信号のうち１つは基準
電圧である。
電圧である。
【００１５】前記入力バッファはノイズによる電源電圧
と接地電圧の変化にあまり敏感ではなく、前記出力信号
のセットアップタイム及びホールドタイムマージンが向
上する。
と接地電圧の変化にあまり敏感ではなく、前記出力信号
のセットアップタイム及びホールドタイムマージンが向
上する。
【００１６】
【発明の実施の形態】以下、添付した図面に基づき本発
明の望ましい実施形態を詳しく説明する、図面において
同一な部材番号は同一な部材を示す。
明の望ましい実施形態を詳しく説明する、図面において
同一な部材番号は同一な部材を示す。
【００１７】図3を参照すれば、入力バッファ301は第1
差動増幅部311と第2差動増幅部312を具備する。第1及び
第2差動増幅部311、312は各々第1及び第2外部信号Vin
1、Vin2を入力し、第1及び第2中間出力信号Vout1、Vout
2を発生する。入力バッファ301の出力信号Voutは前記第
1及び第2中間出力信号Vout1、Vout2を合わせた値であ
る。
差動増幅部311と第2差動増幅部312を具備する。第1及び
第2差動増幅部311、312は各々第1及び第2外部信号Vin
1、Vin2を入力し、第1及び第2中間出力信号Vout1、Vout
2を発生する。入力バッファ301の出力信号Voutは前記第
1及び第2中間出力信号Vout1、Vout2を合わせた値であ
る。
【００１８】第1差動増幅部311は第1電流ミラー341と第
1及び第2NMOSトランジスタ321、322を具備する。第1NMO
Sトランジスタ321は第1外部信号Vin1により活性化され
る。即ち、第1外部信号Vin1が論理ハイなら第1NMOSトラ
ンジスタ321はオンされ、ノードN3を接地電圧Vssレベル
まで低くし、第1外部信号Vin1が論理ローなら第1NMOSト
ランジスタ321はオフされる。第2NMOSトランジスタ322
は第2外部信号Vin2により活性化される。第1外部信号Vi
n1の電圧レベルより相対的に高い第2外部信号Vin2が第2
NMOSトランジスタ322に入力されると、第1NMOSトランジ
スタ321より相対的に多く導通されてノードN4は接地電
圧レベルまで低くなり、第2外部信号が第1外部信号より
電圧レベルが低いと第2NMOSトランジスタ322がターンオ
フされてノードN4は浮遊(floating)状態になる。
1及び第2NMOSトランジスタ321、322を具備する。第1NMO
Sトランジスタ321は第1外部信号Vin1により活性化され
る。即ち、第1外部信号Vin1が論理ハイなら第1NMOSトラ
ンジスタ321はオンされ、ノードN3を接地電圧Vssレベル
まで低くし、第1外部信号Vin1が論理ローなら第1NMOSト
ランジスタ321はオフされる。第2NMOSトランジスタ322
は第2外部信号Vin2により活性化される。第1外部信号Vi
n1の電圧レベルより相対的に高い第2外部信号Vin2が第2
NMOSトランジスタ322に入力されると、第1NMOSトランジ
スタ321より相対的に多く導通されてノードN4は接地電
圧レベルまで低くなり、第2外部信号が第1外部信号より
電圧レベルが低いと第2NMOSトランジスタ322がターンオ
フされてノードN4は浮遊(floating)状態になる。
【００１９】第1電流ミラー341はPMOSトランジスタ33
3、334を具備し、第1及び第2NMOSトランジスタ321、322
に連結される。第1電流ミラー341はノードN4に発生する
電圧により活性化される。即ち、第2NMOSトランジスタ3
22がオンされてノードN4に発生する電圧が接地電圧Vss
レベルまで低くなると、PMOSトランジスタ333、334はオ
ンされて電源電圧VddをノードN3に供給し、第2NMOSトラ
ンジスタ322がオフされるとノードN4が浮遊して高イン
ピーダンス状態になるのでPMOSトランジスタ333、334は
オフされて電源電圧VddをノードN3に供給できない。
3、334を具備し、第1及び第2NMOSトランジスタ321、322
に連結される。第1電流ミラー341はノードN4に発生する
電圧により活性化される。即ち、第2NMOSトランジスタ3
22がオンされてノードN4に発生する電圧が接地電圧Vss
レベルまで低くなると、PMOSトランジスタ333、334はオ
ンされて電源電圧VddをノードN3に供給し、第2NMOSトラ
ンジスタ322がオフされるとノードN4が浮遊して高イン
ピーダンス状態になるのでPMOSトランジスタ333、334は
オフされて電源電圧VddをノードN3に供給できない。
【００２０】次いで、第1差動増幅部311の動作を説明す
る。第1外部信号Vin1の電圧が第2外部信号Vin2の電圧よ
り高いと第1NMOSトランジスタ321が第2NMOSトランジス
タ322より多く導通される。そうすると、ノードN3の電
圧は接地電圧Vssレベルまで低くなるが、ノードN4の電
圧は接地電圧Vssよりかなり高くなるのでPMOSトランジ
スタ333、334はオフされる。従って、第1中間出力信号V
out1は論理ローとなる。逆に、第2外部信号Vin2の電圧
が第1外部信号Vin1の電圧より高いと第2NMOSトランジス
タ322が第1NMOSトランジスタ321より多く導通される。
そうすると、ノードN4の電圧は接地電圧Vssレベルまで
低くなり、ノードN3の電圧は接地電圧Vssよりかなり高
くなる。従って、PMOSトランジスタ333、334は全てオン
され、これによってノードN3は電源電圧Vddレベルに高
くなるので第1中間出力信号Vout1は論理ハイとなる。
る。第1外部信号Vin1の電圧が第2外部信号Vin2の電圧よ
り高いと第1NMOSトランジスタ321が第2NMOSトランジス
タ322より多く導通される。そうすると、ノードN3の電
圧は接地電圧Vssレベルまで低くなるが、ノードN4の電
圧は接地電圧Vssよりかなり高くなるのでPMOSトランジ
スタ333、334はオフされる。従って、第1中間出力信号V
out1は論理ローとなる。逆に、第2外部信号Vin2の電圧
が第1外部信号Vin1の電圧より高いと第2NMOSトランジス
タ322が第1NMOSトランジスタ321より多く導通される。
そうすると、ノードN4の電圧は接地電圧Vssレベルまで
低くなり、ノードN3の電圧は接地電圧Vssよりかなり高
くなる。従って、PMOSトランジスタ333、334は全てオン
され、これによってノードN3は電源電圧Vddレベルに高
くなるので第1中間出力信号Vout1は論理ハイとなる。
【００２１】第1差動増幅部311は接地電圧Vssにノイズ
が発生する場合にはその影響を多く受けるが、電源電圧
Vddにノイズが発生する場合にはその影響をほとんど受
けない。
が発生する場合にはその影響を多く受けるが、電源電圧
Vddにノイズが発生する場合にはその影響をほとんど受
けない。
【００２２】第2差動増幅部312は第2電流ミラー342と第
1及び第2PMOSトランジスタ331、332を具備する。第1PMO
Sトランジスタ331は第1外部信号Vin1により活性化され
る。即ち、第1外部信号Vin1が論理ローなら第1PMOSトラ
ンジスタ331はオンされてノードN5を電源電圧Vddレベル
まで高め、第1外部信号Vin1が論理ハイなら第1PMOSトラ
ンジスタ331はオフされる。第2PMOSトランジスタ332は
第2外部信号Vin2により活性化される。即ち、第2PMOSト
ランジスタ332は第2外部信号Vin2が論理ローならオンさ
れてノードN6を電源電圧Vddレベルまで高め、第2外部信
号Vin2が論理ハイならオフされる。
1及び第2PMOSトランジスタ331、332を具備する。第1PMO
Sトランジスタ331は第1外部信号Vin1により活性化され
る。即ち、第1外部信号Vin1が論理ローなら第1PMOSトラ
ンジスタ331はオンされてノードN5を電源電圧Vddレベル
まで高め、第1外部信号Vin1が論理ハイなら第1PMOSトラ
ンジスタ331はオフされる。第2PMOSトランジスタ332は
第2外部信号Vin2により活性化される。即ち、第2PMOSト
ランジスタ332は第2外部信号Vin2が論理ローならオンさ
れてノードN6を電源電圧Vddレベルまで高め、第2外部信
号Vin2が論理ハイならオフされる。
【００２３】第2電流ミラー342はNMOSトランジスタ32
3、324を具備し、第1及び第2PMOSトランジスタ331、332
に連結される。第2電流ミラー342はノードN6に発生する
電圧により活性化される。即ち、第2PMOSトランジスタ3
32がオンされてノードN6に発生する電圧が電源電圧Vdd
レベルまで高くなるとNMOSトランジスタ323、324はオン
されてノードN5を接地電圧Vssレベルまで低くし、第2PM
OSトランジスタ332がオフされるとノードN6が浮遊して
高インピーダンス状態となるのでNMOSトランジスタ32
3、324はオフされてノードN5を接地電圧Vssレベルまで
低くできない。
3、324を具備し、第1及び第2PMOSトランジスタ331、332
に連結される。第2電流ミラー342はノードN6に発生する
電圧により活性化される。即ち、第2PMOSトランジスタ3
32がオンされてノードN6に発生する電圧が電源電圧Vdd
レベルまで高くなるとNMOSトランジスタ323、324はオン
されてノードN5を接地電圧Vssレベルまで低くし、第2PM
OSトランジスタ332がオフされるとノードN6が浮遊して
高インピーダンス状態となるのでNMOSトランジスタ32
3、324はオフされてノードN5を接地電圧Vssレベルまで
低くできない。
【００２４】次いで、第2差動増幅部312の動作を説明す
る。第1外部信号Vin1の電圧が第2外部信号Vin2の電圧よ
り高いと第2PMOSトランジスタ332が第1PMOSトランジス
タ331より多く導通される。そうすると、ノードN6の電
圧は接地電圧Vssレベルまで低くなる。従って、第2中間
出力信号Vout2は論理ローとなる。逆に、第2外部信号Vi
n2の電圧が第1外部信号Vin1の電圧より高いと第1PMOSト
ランジスタ331が第2PMOSトランジスタ332より多く導通
される。そうすると、ノードN6が浮遊されて高インピー
ダンス状態になるのでNMOSトランジスタ323、324は全て
オフされる。この状態でノードN5に電源電圧Vddが供給
されるのでノードN5の電圧は電源電圧Vddレベルまで高
くなって第2中間出力信号Vout2は論理ハイとなる。
る。第1外部信号Vin1の電圧が第2外部信号Vin2の電圧よ
り高いと第2PMOSトランジスタ332が第1PMOSトランジス
タ331より多く導通される。そうすると、ノードN6の電
圧は接地電圧Vssレベルまで低くなる。従って、第2中間
出力信号Vout2は論理ローとなる。逆に、第2外部信号Vi
n2の電圧が第1外部信号Vin1の電圧より高いと第1PMOSト
ランジスタ331が第2PMOSトランジスタ332より多く導通
される。そうすると、ノードN6が浮遊されて高インピー
ダンス状態になるのでNMOSトランジスタ323、324は全て
オフされる。この状態でノードN5に電源電圧Vddが供給
されるのでノードN5の電圧は電源電圧Vddレベルまで高
くなって第2中間出力信号Vout2は論理ハイとなる。
【００２５】第2差動増幅部312は電源電圧Vddにノイズ
が発生すればその影響を多く受けるが、接地電圧Vssに
ノイズが発生する場合にはその影響をほとんど受けな
い。
が発生すればその影響を多く受けるが、接地電圧Vssに
ノイズが発生する場合にはその影響をほとんど受けな
い。
【００２６】次いで、図3に基づいて入力バッファ301全
体の動作を説明する。第1外部信号Vin1の電圧が第2外部
信号Vin2の電圧より高いと第1NMOSトランジスタ321と第
2PMOSトランジスタ332がオンされる。そうすると、ノー
ドN3の電圧が接地電圧Vssレベルまで低くなるので出力
信号Vout1は論理ローとなり、ノードN6の電圧は電源電
圧Vddレベルまで高くなる。ノードN6の電圧は電源電圧V
ddレベルまで高くなるとNMOSトランジスタ323、324がオ
ンされるのでノードN5の電圧が接地電圧Vssレベルまで
低くなり、これにより第2中間出力信号Vout2は論理ロー
となる。従って、出力信号Voutは第1及び第2中間出力信
号Vout1、Vout2が全て論理ローなので論理ローとして発
生される。
体の動作を説明する。第1外部信号Vin1の電圧が第2外部
信号Vin2の電圧より高いと第1NMOSトランジスタ321と第
2PMOSトランジスタ332がオンされる。そうすると、ノー
ドN3の電圧が接地電圧Vssレベルまで低くなるので出力
信号Vout1は論理ローとなり、ノードN6の電圧は電源電
圧Vddレベルまで高くなる。ノードN6の電圧は電源電圧V
ddレベルまで高くなるとNMOSトランジスタ323、324がオ
ンされるのでノードN5の電圧が接地電圧Vssレベルまで
低くなり、これにより第2中間出力信号Vout2は論理ロー
となる。従って、出力信号Voutは第1及び第2中間出力信
号Vout1、Vout2が全て論理ローなので論理ローとして発
生される。
【００２７】逆に、第2外部信号Vin2の電圧が第1外部信
号Vin1の電圧より高いと第2NMOSトランジスタ322と第1P
MOSトランジスタ331がオンされる。そうすると、ノード
N5は電源電圧Vddレベルまで高くなるので第2中間出力信
号Vout2は論理ハイとなり、ノードN4は接地電圧Vssレベ
ルまで低くなる。ノードN4は接地電圧Vssレベルまで低
まるとPMOSトランジスタ333、334がターンオンされるの
でノードN3も電源電圧Vddレベルまで高くなって第1中間
出力信号Vout1は論理ハイまで高くなる。従って、出力
信号Voutは第1及び第2中間出力信号Vout1、Vout2が全て
論理ハイなので論理ハイとして発生される。
号Vin1の電圧より高いと第2NMOSトランジスタ322と第1P
MOSトランジスタ331がオンされる。そうすると、ノード
N5は電源電圧Vddレベルまで高くなるので第2中間出力信
号Vout2は論理ハイとなり、ノードN4は接地電圧Vssレベ
ルまで低くなる。ノードN4は接地電圧Vssレベルまで低
まるとPMOSトランジスタ333、334がターンオンされるの
でノードN3も電源電圧Vddレベルまで高くなって第1中間
出力信号Vout1は論理ハイまで高くなる。従って、出力
信号Voutは第1及び第2中間出力信号Vout1、Vout2が全て
論理ハイなので論理ハイとして発生される。
【００２８】第1外部信号と第2外部信号のうち１つは基
準電圧として代えられる。
準電圧として代えられる。
【００２９】電源電圧Vddにノイズが発生すると第2差動
増幅部312では第1及び第2PMOSトランジスタ331、332の
ゲート-ソース間電圧Vgsが変わるので、第1及び第2PMOS
トランジスタ331、332のドレイン電流が変わる反面、第
1差動増幅部311では第2NMOSトランジスタ322とPMOSトラ
ンジスタ333のドレイン-ソース間電圧Vdsのみ変わり、
第1NMOSトランジスタ321のゲート-ソース間電圧Vgsは変
わらないのでドレイン電流は変わらなくなる。従って、
出力信号Voutの変化は第2差動増幅部312のみ使用する場
合に比べて半分に減少する。即ち、電源電圧Vddにノイ
ズが発生しても出力信号Voutの変化は非常に小さくな
る。
増幅部312では第1及び第2PMOSトランジスタ331、332の
ゲート-ソース間電圧Vgsが変わるので、第1及び第2PMOS
トランジスタ331、332のドレイン電流が変わる反面、第
1差動増幅部311では第2NMOSトランジスタ322とPMOSトラ
ンジスタ333のドレイン-ソース間電圧Vdsのみ変わり、
第1NMOSトランジスタ321のゲート-ソース間電圧Vgsは変
わらないのでドレイン電流は変わらなくなる。従って、
出力信号Voutの変化は第2差動増幅部312のみ使用する場
合に比べて半分に減少する。即ち、電源電圧Vddにノイ
ズが発生しても出力信号Voutの変化は非常に小さくな
る。
【００３０】接地電圧Vssにノイズが発生すれば第1差動
増幅部311では第1及び第2NMOSトランジスタ321、322の
ゲート-ソース間電圧Vgsが変わるので第1及び第2NMOSト
ランジスタ321、322のドレイン電流が変わる反面、第2
差動増幅部312では第2PMOSトランジスタ332とNMOSトラ
ンジスタ323のドレイン-ソース間電圧Vdsのみが変わ
り、第1PMOSトランジスタ331のゲート-ソース間電圧Vgs
は変わらないのでドレイン電流は変わらなくなる。従っ
て、出力信号Voutの変化は第1差動増幅部311のみ使用す
る場合に比べて半分に減少する。即ち、接地電圧Vssに
ノイズが発生しても出力信号Voutの変化は非常に小さく
なる。
増幅部311では第1及び第2NMOSトランジスタ321、322の
ゲート-ソース間電圧Vgsが変わるので第1及び第2NMOSト
ランジスタ321、322のドレイン電流が変わる反面、第2
差動増幅部312では第2PMOSトランジスタ332とNMOSトラ
ンジスタ323のドレイン-ソース間電圧Vdsのみが変わ
り、第1PMOSトランジスタ331のゲート-ソース間電圧Vgs
は変わらないのでドレイン電流は変わらなくなる。従っ
て、出力信号Voutの変化は第1差動増幅部311のみ使用す
る場合に比べて半分に減少する。即ち、接地電圧Vssに
ノイズが発生しても出力信号Voutの変化は非常に小さく
なる。
【００３１】このように、図3に示された入力バッファ3
01によれば、接地電圧Vssにノイズが発生すれば第1差動
増幅部311の高電圧スキューが減少するがこれを第2差動
増幅部312が補完し、電源電圧Vddにノイズが発生すれば
第2差動増幅部312の低電圧スキューが減少するがこれを
第1差動増幅部311が補完する。これにより、入力バッフ
ァ301から出力される出力信号Voutの高電圧スキューと
低電圧スキューとが全て良くなるので、出力信号Voutの
セットアップタイム及びホールドタイムマージンが向上
する。特に、入力バッファ301に印加される電源電圧Vdd
が低くても入力バッファ301から出力される出力信号Vou
tのセットアップタイム及びホールドタイムマージンは
あまり影響を受けなく、かつ、良くなる。
01によれば、接地電圧Vssにノイズが発生すれば第1差動
増幅部311の高電圧スキューが減少するがこれを第2差動
増幅部312が補完し、電源電圧Vddにノイズが発生すれば
第2差動増幅部312の低電圧スキューが減少するがこれを
第1差動増幅部311が補完する。これにより、入力バッフ
ァ301から出力される出力信号Voutの高電圧スキューと
低電圧スキューとが全て良くなるので、出力信号Voutの
セットアップタイム及びホールドタイムマージンが向上
する。特に、入力バッファ301に印加される電源電圧Vdd
が低くても入力バッファ301から出力される出力信号Vou
tのセットアップタイム及びホールドタイムマージンは
あまり影響を受けなく、かつ、良くなる。
【００３２】
【発明の効果】前述したように本発明によれば、電源電
圧Vddと接地電圧Vssにノイズが発生しても出力信号Vout
の高電圧スキューと低電圧スキューとが大幅に減少する
ので出力信号Voutのセットアップタイム及びホールドタ
イムマージンが向上する。特に、低電源電圧においても
出力信号Voutの高電圧スキューと低電圧スキューは大幅
に減少する。
圧Vddと接地電圧Vssにノイズが発生しても出力信号Vout
の高電圧スキューと低電圧スキューとが大幅に減少する
ので出力信号Voutのセットアップタイム及びホールドタ
イムマージンが向上する。特に、低電源電圧においても
出力信号Voutの高電圧スキューと低電圧スキューは大幅
に減少する。
【００３３】図面及び明細書において好適の実施形態が
開示された。ここで、特定の用語が使われたが、これは
本発明を説明するための目的として使われたものに過ぎ
ず、意味限定や特許請求の範囲に記載された本発明の範
囲を制限するために使われたものではない。従って、当
業者ならこれより多様な変形及び均等な他の実施形態が
可能なのを理解しうる。従って、本発明の真の技術的保
護範囲は特許請求の範囲の技術的思想によってのみ決ま
るべきである。
開示された。ここで、特定の用語が使われたが、これは
本発明を説明するための目的として使われたものに過ぎ
ず、意味限定や特許請求の範囲に記載された本発明の範
囲を制限するために使われたものではない。従って、当
業者ならこれより多様な変形及び均等な他の実施形態が
可能なのを理解しうる。従って、本発明の真の技術的保
護範囲は特許請求の範囲の技術的思想によってのみ決ま
るべきである。
【図１】 従来の半導体メモリ装置のN型入力バッファ
の回路図である。
の回路図である。
【図２】 従来の半導体メモリ装置のP型入力バッファ
の回路図である。
の回路図である。
【図３】 本発明の望ましい実施形態に係る半導体メモ
リ装置の入力バッファの回路図である。
リ装置の入力バッファの回路図である。
３０１ 入力バッファ ３１１ 第1差動増幅部 ３１２ 第2差動増幅部 ３４１，３４２ 電流ミラー ３２１，３２２，３２３，３２４ ＮＭＯＳトランジス
タ ３３１，３３２，３３３，３３４ ＰＭＯＳトランジス
タ Ｖin1，Ｖin2 第1及び第2外部信号 Ｖout1，Ｖout2 第1及び第2中間出力信号 Ｖss 接地電圧 Ｖdd 電源電圧
タ ３３１，３３２，３３３，３３４ ＰＭＯＳトランジス
タ Ｖin1，Ｖin2 第1及び第2外部信号 Ｖout1，Ｖout2 第1及び第2中間出力信号 Ｖss 接地電圧 Ｖdd 電源電圧
Claims (7)
- 【請求項１】 第1外部信号を入力する第1MOSトランジ
スタ及び第2外部信号を入力する第2MOSトランジスタを
備え、前記第1及び第2外部信号の電圧差を増幅して第1
中間出力として出力する第1差動増幅部と、 前記第1外部信号を入力する第3MOSトランジスタ及び前
記第2外部信号を入力する第4MOSトランジスタを備え、
前記第1及び第2外部信号の電圧差を増幅して第2中間出
力として出力する第2差動増幅部とを具備し、 前記第1増幅部の第1中間出力と前記第2増幅部の第2中間
出力とが合わせられて一つの出力信号として出力される
ことを特徴とする半導体メモリ装置の入力バッファ。 - 【請求項２】 前記第1及び第2MOSトランジスタは各々N
MOSトランジスタを具備し、前記第3及び第4MOSトランジ
スタは各々PMOSトランジスタを具備することを特徴とす
る請求項１に記載の半導体メモリ装置の入力バッファ。 - 【請求項３】 前記第1差動増幅部は前記第2MOSトラン
ジスタの出力により活性化されて前記第1及び第2MOSト
ランジスタに電源電圧を供給する第1電流ミラーをさら
に具備することを特徴とする請求項１に記載の半導体メ
モリ装置の入力バッファ。 - 【請求項４】 前記第1電流ミラーは複数個のPMOSを具
備することを特徴とする請求項３に記載の半導体メモリ
装置の入力バッファ。 - 【請求項５】 前記第2差動増幅部は前記第4MOSトラン
ジスタの出力により活性化されて前記第3及び第4MOSト
ランジスタに接地電圧を供給する第2電流ミラーをさら
に具備することを特徴とする請求項１に記載の半導体メ
モリ装置の入力バッファ。 - 【請求項６】 前記第2電流ミラーは複数個のNMOSを具
備することを特徴とする請求項５に記載の半導体メモリ
装置の入力バッファ。 - 【請求項７】 前記第1及び第2外部信号のうち１つは基
準電圧であることを特徴とする請求項１に記載の半導体
メモリ装置の入力バッファ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR199910795 | 1999-03-29 | ||
| KR1019990010795A KR100287186B1 (ko) | 1999-03-29 | 1999-03-29 | 반도체 메모리 장치의 상보형 차동 입력 버퍼 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000306385A true JP2000306385A (ja) | 2000-11-02 |
Family
ID=19578068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000089554A Pending JP2000306385A (ja) | 1999-03-29 | 2000-03-28 | 半導体メモリ装置の相補型差動入力バッファ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6327190B1 (ja) |
| JP (1) | JP2000306385A (ja) |
| KR (1) | KR100287186B1 (ja) |
| TW (1) | TW432455B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002171164A (ja) * | 2000-11-30 | 2002-06-14 | Mitsubishi Electric Corp | 半導体装置の入力バッファ |
| US6803792B2 (en) | 2002-09-12 | 2004-10-12 | Renesas Technology Corp. | Input buffer circuit with constant response speed of output inversion |
| US7999611B2 (en) | 2009-05-15 | 2011-08-16 | Hynix Semiconductor Inc. | Differential amplifying device |
| US8350604B2 (en) | 2009-06-09 | 2013-01-08 | Hynix Semiconductor Inc. | Clock receiver in semiconductor integrated circuit and method of controlling the same |
| US8816723B1 (en) | 2013-02-28 | 2014-08-26 | Kabushiki Kaisha Toshiba | Buffer circuit |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400311B1 (ko) * | 2001-06-29 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 신호 지연 제어 장치 |
| DE102004015318B3 (de) * | 2004-03-30 | 2005-09-01 | Infineon Technologies Ag | Eingangsschaltung für eine elektronische Schaltung |
| KR100598017B1 (ko) * | 2004-09-20 | 2006-07-06 | 삼성전자주식회사 | 기준 전압 변화에 따른 출력 특성 보정이 가능한 입력버퍼 및 출력 특성 보정이 가능한 입력 버퍼링 방법 |
| KR100661310B1 (ko) * | 2004-09-22 | 2006-12-27 | 한양대학교 산학협력단 | 고속 인터페이스 회로 |
| US7355450B1 (en) | 2005-05-27 | 2008-04-08 | Altera Corporation | Differential input buffers for low power supply |
| US10333501B2 (en) * | 2017-06-29 | 2019-06-25 | SK Hynix Inc. | Buffer circuit and device including the same |
| CN109872736B (zh) * | 2017-12-04 | 2021-03-05 | 长鑫存储技术有限公司 | 缓冲电路、时钟树、存储器以及专用集成电路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2885120B2 (ja) * | 1995-01-27 | 1999-04-19 | 日本電気株式会社 | 演算増幅器 |
| JPH08330939A (ja) * | 1995-06-05 | 1996-12-13 | Toshiba Microelectron Corp | レベルシフタ回路 |
| JP3612634B2 (ja) * | 1996-07-09 | 2005-01-19 | 富士通株式会社 | 高速クロック信号に対応した入力バッファ回路、集積回路装置、半導体記憶装置、及び集積回路システム |
| KR100232896B1 (ko) * | 1996-12-31 | 1999-12-01 | 김영환 | 저전력형 반도체 메모리 소자 |
| US5963053A (en) * | 1997-10-09 | 1999-10-05 | Pericom Semiconductor Corp. | Self-biasing CMOS PECL receiver with wide common-mode range and multi-level-transmit to binary decoder |
-
1999
- 1999-03-29 KR KR1019990010795A patent/KR100287186B1/ko not_active IP Right Cessation
- 1999-12-10 TW TW088121674A patent/TW432455B/zh not_active IP Right Cessation
-
2000
- 2000-03-09 US US09/521,904 patent/US6327190B1/en not_active Expired - Lifetime
- 2000-03-28 JP JP2000089554A patent/JP2000306385A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002171164A (ja) * | 2000-11-30 | 2002-06-14 | Mitsubishi Electric Corp | 半導体装置の入力バッファ |
| US6803792B2 (en) | 2002-09-12 | 2004-10-12 | Renesas Technology Corp. | Input buffer circuit with constant response speed of output inversion |
| US7999611B2 (en) | 2009-05-15 | 2011-08-16 | Hynix Semiconductor Inc. | Differential amplifying device |
| US8350604B2 (en) | 2009-06-09 | 2013-01-08 | Hynix Semiconductor Inc. | Clock receiver in semiconductor integrated circuit and method of controlling the same |
| US8816723B1 (en) | 2013-02-28 | 2014-08-26 | Kabushiki Kaisha Toshiba | Buffer circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US6327190B1 (en) | 2001-12-04 |
| KR20000061625A (ko) | 2000-10-25 |
| TW432455B (en) | 2001-05-01 |
| KR100287186B1 (ko) | 2001-04-16 |
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