CN109872736B

CN109872736B - 缓冲电路、时钟树、存储器以及专用集成电路

Info

Publication number: CN109872736B
Application number: CN201711260440.0A
Authority: CN
Inventors: 不公告发明人
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2017-12-04
Filing date: 2017-12-04
Publication date: 2021-03-05
Anticipated expiration: 2037-12-04
Also published as: CN109872736A

Abstract

本发明一种缓冲电路、时钟树、存储器以及专用集成电路，缓冲电路与时钟源连接，缓冲电路包括：差分放大器，该差分放大器包括时钟信号输入端和时钟信号输出端，时钟信号输入端接收来自时钟源的时钟信号，时钟信号输出端用于将经过放大和增强的时钟信号输出；有源负载，包括与差分放大器的时钟信号输出端连接的第一端，以及与电压源连接的第二端；本发明一种时钟树，包括时钟源和上述缓冲电路。本发明一种存储器，包括上述时钟树。本发明一种专用集成电路，包括上述时钟树。本发明缓冲电路具备较强的驱动能力，以该缓冲电路作为时钟单元，时钟树中可较少使用缓冲单元，从而减少时钟树的延时面积功耗。

Description

缓冲电路、时钟树、存储器以及专用集成电路

技术领域

本发明涉及高速电路设计，具体为一种缓冲电路、时钟树、存储器以及专用集成电路。

背景技术

现在，在专用集成电路(Application Specific Integrated Circuit，ASIC)和存储器(Dynamic Random Access Memory，DRAM)设计中使用时钟树(clock trees)。时钟树由许多缓冲单元组成，以建立一个平衡的网络结构，它有一个源，通常是一个时钟输入或现有时钟树中的一个节点。通常时钟树设计是一个分支树。时钟树设计是高速设计中最重要的电路。

一般来说，我们在时钟树中使用缓冲器(Buffer)和变相器(INV)来进行ASIC和DRAM的设计。众所周知，随着晶体管特征尺寸的不断减小，片上变化(On Chip Variation，OCV)以及工艺、电压和温度变化(Process,Voltage&Temperature variation，PVT)对芯片性能影响很大，特别是在高速设计中。在先进的工艺流程下，专用集成电路和存储器采用特制的时钟缓冲器(CLK Buffer)和时钟变相器(CLK Inv)代替传统的缓冲器和变相器单元，这些单元对PVT和OCV不敏感，但制造工艺复杂，驱动能力也较弱，因此，在某些情况下，时钟的占空比可能会失真，同时时钟树中的缓冲器和变相器越多，延时面积功耗就越大。

发明内容

本发明提供一种缓冲电路、时钟树、存储器以及专用集成电路，以至少解决现有技术中的以上技术问题。

为达到上述目的，本发明一种缓冲电路，与时钟源连接，包括：

差分放大器，所述差分放大器包括时钟信号输入端和时钟信号输出端，所述时钟信号输入端接收来自所述时钟源的时钟信号，所述时钟信号输出端用于将经过放大和增强的时钟信号输出；及

有源负载，包括与所述差分放大器的所述时钟信号输出端连接的第一端，以及与电压源连接的第二端。

在一种可实施方式中，所述差分放大器还包括：

第一NMOS(N-channel-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体)晶体管，所述第一NMOS晶体管的栅极与所述时钟信号输入端正极连接，所述第一NMOS晶体管的漏极与所述时钟信号输出端正极连接；及

第二NMOS晶体管，所述第二NMOS晶体管的栅极与所述时钟信号输入端负极连接，所述第二NMOS晶体管的漏极与所述时钟信号输出端负极连接，所述第二NMOS晶体管的源极与所述第一NMOS晶体管的源极连接。

在一种可实施方式中，所述有源负载还包括：

第一电路，所述第一电路一端与所述第一NMOS晶体管的漏极连接，所述第一电路另一端与所述电压源连接；以及

第二电路，所述第二电路一端与所述第二NMOS晶体管的漏极连接，所述第二电路另一端与所述电压源连接；

其中，所述第一电路与所述第二电路具有相同的结构。

在一种可实施方式中，其特征在于，

所述第一电路和所述第二电路中的每一个均包括：第三NMOS晶体管，第一PMOS(P-channel-Metal-Oxide-Semiconductor，P型金属-氧化物-半导体)晶体管，和第二PMOS晶体管，

在所述第一电路和所述第二电路的每一个中，所述第三NMOS晶体管的源极与所述差分放大器的输出端连接，所述第三NMOS晶体管的漏极与所述第一PMOS晶体管的漏极连接，所述第一PMOS晶体管的源极与所述第二PMOS晶体管的漏极连接，所述第二PMOS晶体管的源极与所述电压源连接，

所述第一电路中的所述第三NMOS晶体管的栅极与所述第二电路中的所述第三NMOS晶体管的栅极均连接到第一偏置电压，

所述第一电路中的所述第一PMOS晶体管的栅极与所述第二电路中的所述第一PMOS晶体管的栅极均连接到第二偏置电压，以及

所述第一电路中的所述第二PMOS晶体管的栅极与所述第二电路中的所述第二PMOS晶体管的栅极均连接到第三偏置电压。

在一种可实施方式中，所述缓冲电路包括套筒式共源共栅放大器。

为达到上述目的，本发明一种时钟树，包括时钟源和上述任一可实施方式中所述的缓冲电路。

为达到上述目的，本发明一种存储器，包括上述可实施方式中所述时钟树。

为达到上述目的，本发明一种专用集成电路，包括上述可实施方式中所述时钟树。

本发明采用上述技术方案，具有如下优点：差分放大器采样自身结构对于PVT和OCV不敏感，工艺和标准互补金属氧化物半导体(Complementary Metal OxideSemiconductor，CMOS)流程兼容，无需额外的离子注入(Implant，IMP)和掩膜(Mask)，从而节约成本，同时差分放大器驱动能力强，减少时钟树单元从而减小裸片面积和功耗，在高速设计中，差分放大器使时钟信号的输出摆幅和占空比在外部电压和温度以及工艺变化的时候不产生明显影响，同时放大和增强时钟信号使信号传输中不失真。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。

图1为本发明实施例中缓冲电路的整体连接示意图。

图2为本发明实施例中包括缓冲电路的时钟树的时钟延时仿真图。

图3为现有技术时钟树的时钟延时仿真图。

图4为本发明实施例中包括缓冲电路的时钟树的系统电压对时钟摆幅和占空比影响的仿真图。

图5为现有技术时钟树的系统电压对时钟摆幅和占空比影响的仿真图。

附图标记：

110 差分放大器，

111 第一NMOS晶体管，

112 第二NMOS晶体管，

113 时钟信号输入端，

114 时钟信号输出端，

120 有源负载，

121 第二端，

122 第一电路，

123 第二电路，

124 第三NMOS晶体管，

125 第一PMOS晶体管，

126 第二PMOS晶体管，

127 第一偏置电压，

128 第二偏置电压，

129 第三偏置电压。

其中，附图1中

CLKin+ 时钟信号输入端正极，

CLKin- 时钟信号输入端负极，

CLKout+ 时钟信号输出端正极，

CLKout- 时钟信号输出端负极。

具体实施方式

在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的现有技术技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。

下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域现有技术技术人员可以意识到其他工艺的应用和/或其他材料的使用。

在本发明的一实施例中，一种缓冲电路，与时钟源连接。该缓冲电路包括：

差分放大器110，所述差分放大器110包括时钟信号输入端113和时钟信号输出端114，所述时钟信号输入端113接收来自所述时钟源的时钟信号，所述时钟信号输出端114用于将经过放大和增强的时钟信号输出；及

有源负载120，包括与所述差分放大器110的所述时钟信号输出端114连接的第一端，以及与电源电压连接的第二端121。

时钟信号输入端113包括时钟信号输入端正极CLKin+和时钟信号输入端正极CLKin-。

时钟信号输出端114包括时钟信号输出端正极CLKout+和时钟信号输出端正极CLKout-。

差分放大器110包括：第一NMOS晶体管111和第二NMOS晶体管112。

第一NMOS晶体管111的栅极与时钟信号输入端正极CLKin+连接，第一NMOS晶体管111的漏极与时钟信号输出端正极CLKout+连接。

第二NMOS晶体管112的栅极与时钟信号输入端负极CLKin-连接，第二NMOS晶体管112的漏极与时钟信号输出端负极CLKout-连接，第二NMOS晶体管112的源极与第一NMOS晶体管111的源极连接。

有源负载120包括：第一电路122和第二电路123。

第一电路122一端与第一NMOS晶体管111的漏极连接，第一电路122另一端通过有源负载的第二端121与电压源连接。

第二电路123一端与第二NMOS晶体管112的漏极连接，第二电路123另一端通过有源负载的第二端121与电压源连接。

其中，所述第一电路与所述第二电路具有相同的结构。

第一电路122和第二电路123中的每一个均包括：第三NMOS晶体管124，第一PMOS晶体管125，和第二PMOS晶体管126。

在第一电路122和第二电路123的每一个中，第三NMOS晶体管124的源极与差分放大器110的输出端连接，第三NMOS晶体管124的漏极与第一PMOS晶体管125的漏极连接，第一PMOS晶体管125的源极与第二PMOS晶体管126的漏极连接，第二PMOS晶体管126的源极经由电源端口121与电压源连接。

第一电路122中的第三NMOS晶体管124的栅极与第二电路123中的第三NMOS晶体管124的栅极均连接到第一偏置电压127，

第一电路122中的第一PMOS晶体管125的栅极与第二电路123中的第一PMOS晶体管125的栅极均连接到第二偏置电压128，以及

第一电路122中的第二PMOS晶体管126的栅极与第二电路123中的第二PMOS晶体管126的栅极均连接到第三偏置电压129。

偏置电压可以使这个差分放大器在输出增益和输出电压摆幅上取得最好的平衡。

基于上述实施例，在一实施例中，缓冲电路110包括套筒式共源共栅放大器。

基于上述一实施例，在一实施例中，根据图1所示，一种缓冲电路，与时钟源连接。该缓冲电路包括差分放大器110和有源负载120。

差分放大器110包括时钟信号输入端113和时钟信号输出端114，所述时钟信号输入端113接收来自所述时钟源的时钟信号，所述时钟信号输出端114用于将经过放大和增强的时钟信号输出；及

有源负载120包括与所述差分放大器110的所述时钟信号输出端114连接的第一端，以及与电源电压连接的第二端121。

有源负载120还包括第一电路122、第二电路123、至少一对NMOS晶体管、至少两对PMOS晶体管、多个偏置电压以及尾电流源。

第一电路122一端与第一NMOS晶体管111的漏极连接，连接节点位于第一NMOS晶体管111的漏极与时钟信号输出端正极CLKout+之间，第一电路122另一端通过有源负载的第二端121与电压源连接；

第二电路123一端与第二NMOS晶体管112的漏极连接，连接节点位于第二NMOS晶体管112的漏极与时钟信号输出端负极CLKout-之间；第二电路123另一端通过有源负载的第二端121与电压源连接。第一电路122与第二电路123具有相同的结构。

至少一对NMOS晶体管对应连接在第一电路122和第二电路123上，相邻NMOS晶体管源极和漏极连接，第一电路122上第一个NMOS晶体管的源极与第一NMOS晶体管111的漏极连接，连接节点位于第一NMOS晶体管112的漏极与时钟信号输出端正极CLKout+之间，第二电路123上第一个NMOS晶体管的源极与第二NMOS晶体管112的漏极连接，连接节点位于第二NMOS晶体管112的漏极与时钟信号输出端负极CLKout-之间。

至少两对PMOS晶体管对应连接在第一电路122和第二电路123上；相邻PMOS晶体管的源极和漏极连接，第一电路122上第一个PMOS晶体管的漏极与第一电路122上最后一个NMOS晶体管的漏极连接，第一电路122上最后一个PMOS晶体管的源极与有源负载的第二端121连接；第二电路123上第一个PMOS晶体管的漏极与第二电路123上最后一个NMOS晶体管的漏极连接，第二电路123上最后一个PMOS晶体管的源极与有源负载的第二端121连接。

多个偏置电压与每对NMOS晶体管的栅极和每对PMOS晶体管的栅极连接，偏置电压可以使这个差分放大器在输出增益和输出电压摆幅上取得最好的平衡。

有源负载120还包括尾电流源，尾电流源连接在第一NMOS晶体管源极和第二NMOS晶体管源极连接上，尾电流源用于控制缓冲电路的增益效果。

如图2至图5所示，对本实施例中采用差分放大器用作时钟单元的时钟树和现有技术中使用时钟缓冲器及反相器的时钟树建立仿真环境并对得到的仿真结果进行对比，对比结果如下。

如图2至图3所示，使用常用仿真软件搭建仿真环境，对本实施例时钟树和现有技术的时钟树总延时进行仿真，根据图2-3所示的仿真结果可知，现有技术时钟树的时钟单元总延时有18ps，而本实施例中时钟树的时钟单元总延时为10ps。

如图4至图5，使用常用仿真软件搭建系统电压变化范围1～1.5V，标准电压值为1.2V的仿真环境，对本实施例时钟树和现有技术时钟树的系统电压对时钟摆幅和占空比的影响进行仿真，根据图4至图5的仿真结果可知，现有技术时钟树中时钟单元的时钟信号的电压摆幅随着系统电压变化而变化，占空比差值范围为6％左右；而本实施例中时钟书中以差分放大器为时钟单元，其时钟信号的电压摆幅基本为零，占空比也不会有变化。

根据图2至图5可得出如下结论，在同样的线延时条件下，一个差分放大器对时钟单元的驱动能力远大于四个反相器，总的延时可以减少40％左右；当电源在正常的PVT波动范围内(如标准电压为1.2V，电压波动范围为1～1.5V)波动时，现有技术时钟树的时钟单元会导致时钟信号随电源电压波动而波动，并且时钟信号占空比会有约6％的波动，本实施例时钟树以差分放大器作为时钟单元使时钟信号维持稳定状态减小失真；在次仿真条件下，完全可以使用一个差分放大器取代6至8个反相器，使得时钟单元的总面积减小30％～50％左右，功耗会降低20％～35％。

本实施例时钟树通过使用差分放大器作为时钟单元，在高速设计中，当系统电压变化时差分放大器对PVT和OCV不敏感，采用自身结构，且工艺与标准互补金属氧化物半导体CMOS(Complementary Metal Oxide Semiconductor，电压控制的一种放大器件，是组成CMOS数字集成电路的基本单元)流程兼容，无需额外的离子注入(IMP)和掩膜(Mask)从而减少损耗，同时差分放大器具有强大的驱动能力，设计时钟树时需要更少的时钟单元减小裸片尺寸，同时以差分放大器作为时钟单元的时钟占空比性能优于现有技术的时钟缓冲器，使本实施例的时钟单元具备高增益、低噪音，高速度以及低功耗的特点。

本实施例一种时钟树，包括：

时钟源，所述时钟源用于提供时钟信号；

缓冲电路100，所述缓冲电路100与所述时钟源连接，用于放大和增强时钟信号以使信号传输中不失真。

基于上述实施例，在一实施例中一种存储器，存储器包括如上述实施例中时钟树，时钟树用于使时钟信号的占空比维持的更好，延时面积功耗更小，并且放大和增强时钟信号，使其在传输过程中不会出现各种失真。

本实施例存储器中时钟树以差分放大器作为时钟单元，时钟占空比性能优于现有技术的时钟缓冲器，使本实施例存储器中的时钟单元具备高增益、低噪音，高速度以及低功耗的特点。

基于上述实施例，在一实施例中一种专用集成电路，专用集成电路包括如上述实施例中时钟树，时钟树用于使时钟信号的占空比维持稳定，延时面积功耗更小，并且放大和增强时钟信号，使其在传输过程中不会出现各种失真。

本实施例专用集成电路中时钟树以差分放大器作为时钟单元，时钟占空比性能优于现有技术的时钟缓冲器，使本实施例专用集成电路中的时钟单元具备高增益、低噪音，高速度以及低功耗的特点。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims

1.一种缓冲电路，与时钟源连接，其特征在于，包括：

有源负载，包括与所述差分放大器的所述时钟信号输出端连接的第一端，以及与电压源连接的第二端；

其中，所述有源负载包括第一电路和第二电路，所述第一电路和所述第二电路中的每一个均包括：

第三NMOS晶体管，第一PMOS晶体管，和第二PMOS晶体管；

2.如权利要求1所述的缓冲电路，其特征在于，所述差分放大器还包括：

第一NMOS晶体管，所述第一NMOS晶体管的栅极与所述时钟信号输入端正极连接，所述第一NMOS晶体管的漏极与所述时钟信号输出端正极连接；及

3.如权利要求2所述的缓冲电路，其特征在于，

所述第一电路一端与所述第一NMOS晶体管的漏极连接，所述第一电路另一端与所述电压源连接；以及

所述第二电路一端与所述第二NMOS晶体管的漏极连接，所述第二电路另一端与所述电压源连接；

其中，所述第一电路与所述第二电路具有相同的结构。

4.如权利要求1至3中任一项所述的缓冲电路，其特征在于，所述缓冲电路包括套筒式共源共栅放大器。

5.一种时钟树，其特征在于，包括时钟源和如权利要求1至3中任一项所述的缓冲电路。

6.一种存储器，其特征在于，包括如权利要求5所述的时钟树。

7.一种专用集成电路，其特征在于，所述专用集成电路包括如权利要求5所述的时钟树。