JP4578896B2 - クロックバッファ回路 - Google Patents

Description

本発明は、クロックバッファ回路に関し、特に抵抗素子の変動に対しクロックバッファ回路の電圧利得を一定に設定できる回路に関する。

ＳＣＬ（Source Coupled Logic）回路は、低振幅で高速動作が可能な、電流モードロジック回路の一種として知られている。図１は従来のＳＣＬ回路を用いたクロックバッファ回路を示す回路図である。図１において、ＮＭＯＳトランジスタＮＭ１及びＮＭ２は差動段を構成するトランジスタであり、これらのトランジスタのドレイン電極とＶＤＤ電源との間に、それぞれ、負荷抵抗Ｒ１及びＲ２が接続されている。ＮＭＯＳトランジスタＭＮ１及びＭＮ２のソース電極とＶＳＳ電源の間に定電流源となるＮＭＯＳトランジスタＭＮ３が接続されている。ドレイン電極とゲート電極が接続され、ソース電極がＶＳＳ電源に接続されたＮＭＯＳトランジスタＭＮ４と、一端がこのトランジスタのドレイン電極に接続され、他端がＶＤＤ電源に接続された抵抗Ｒ３とはバイアス回路を構成している。ＮＭＯＳトランジスタＭＮ４のドレイン電極からＮＭＯＳトランジスタＭＮ３のゲート電極にバイアス電圧が供給される。

ＮＭＯＳトランジスタＭＮ１及びＭＮ２のゲート電極に、それぞれ、入力信号Ｉｎ及び反転入力信号Ｉｎｂが入力されると、ＮＭＯＳトランジスタＭＮ２のドレイン電極から出力信号Ｏｕｔが出力され、ＮＭＯＳトランジスタＭＮ１のドレイン電極から反転出力信号Ｏｕｔｂが出力される。

クロック信号の波形成形とタイミング調整のために、一般に図２に示すように複数段のクロックバッファ回路が直列接続して用いられる。このとき、あるクロックバッファ回路の出力（図２のノードＡ、Ａ'）にオフセット電圧が存在すると、図２に示すように出力信号Ｏｕｔ及び反転出力信号Ｏｕｔｂのデューティ比が変動する。複数段のクロックバッファ回路が直列接続されているために、オフセット電圧が累積されて大きくなり、最悪の場合途中でクロック信号が消えてしまうことも考えられる。これは、クロックバッファ回路の電圧利得が大きいほど顕著となる。図１の従来のクロックバッファ回路の電圧利得は、負荷抵抗Ｒ１及びＲ２の平方根に比例して変化するため、負荷抵抗の変動が電圧利得変動の主な要因となる。

特許文献１には、ＧａＡｓＦＥＴを用いたＳＣＦＬ（Source Coupled FET Logic）クロックバッファ回路において、上記の様なオフセット電圧を補償する手段が開示されている。第一の技術例として、段間を容量結合として次段を直流バイアスすることを開示している。また、第二の技術例として、ＳＣＦＬクロックバッファ回路段間に直流帰還を構成して電圧利得を抑え、オフセット電圧を補償することを開示している。
特開平５−２６８０６８号公報

特許文献１の第一の技術例の問題点は、容量結合に伴うさまざまな問題である。容量結合を行うと結合容量と次段の入力インピーダンスによりＨＰＦ（High Pass Filter）を構成する。伝送するクロック周波数に対してこのＨＰＦの遮断周波数を十分に低くする必要がある。遮断周波数が高いとＨＰＦにおいて減衰が起きるためクロックバッファ回路の利得を高くする必要が生じ、このため一般的に高利得なクロックバッファ回路は帯域が狭くなるため、最高動作周波数が低下する。

また、ＨＰＦの遮断周波数を低くするためには結合容量の容量値を大きくする必要が生じ、集積回路化に際して大きな面積を必要とする。例えば１ＧＨｚのクロックを伝送することを考える。クロック系の特性インピーダンスを５００Ωと仮定し、ＨＰＦの遮断周波数を１００ＭＨｚとして容量値を求めると約３ｐＦの結合容量が必要になる。このため、差動クロックを伝送するために３ｐＦの容量がバッファ１個当たり２個必要となり広い面積が必要となる。

更に、容量結合を用いると次段入力に必ず直流バイアス回路が必要となる。この直流バイアス回路も個々のクロックバッファ回路毎に必要となるため面積増大の要因となる。

特許文献１の第二の技術例の問題点は、直流帰還に伴う伝送速度への影響とバッファの利得への影響である。直流帰還を設けると直流利得が制限されてオフセット電圧の影響は制限された分良好になる。ただし直列接続段数が増大すると各段の利得の掛け算で効いてくるため影響は無視出来なくなる。利得を低めに設定すると所要のクロック周波数で利得の低下を生じてクロック伝送に影響が出ることも考えられる。

また、直流帰還路は前段の負荷となるため、利得を高く設定できないときは負荷抵抗が低くなるため消費電流が増大する問題も有する。たとえばクロック系の特性インピーダンスを５００Ωと仮定したとき電圧利得を２に設定すると帰還抵抗値は１０００Ωとなり、前段から見た負荷抵抗は１５００Ωとなり、かなり抵抗値の低い負荷（重い負荷）を駆動することになる。

本発明のクロックバッファ回路は、１対の負荷抵抗と、１対の差動段トランジスタと、差動段トランジスタに動作電流を供給する定電流源トランジスタと、負荷抵抗の抵抗値に応じたバイアス電圧を定電流源トランジスタに供給するバイアス回路とを備えた差動増幅回路で構成されたクロックバッファ回路において、バイアス回路は、負荷抵抗の抵抗値の変動に対して、クロックバッファ回路の電圧利得が所定の値となるように制御された、バイアス電圧を発生させる。

本発明のクロックバッファ回路は、クロックバッファ回路の電圧利得が所定の値となるように制御されたバイアス電圧を発生させるバイアス回路を有する。これによって、オフセット電圧による特性劣化を抑えながら高速性を維持したクロックバッファ回路を実現することができる。

本発明を用いると、抵抗素子の製造時のバラツキや温度による抵抗値変動をほぼキャンセルすることが可能となりクロックバッファ回路の高速化が実現出来る。

抵抗素子の製造時のバラツキや温度による抵抗値変動をほぼキャンセルすることが可能となりクロックバッファ回路の低消費電力が実現出来る。また直流直結構成のため、余分な直流帰還路も持たないため低消費電力が実現出来る。

容量結合や直流バイアス回路、余分な直流帰還路を持たないため本願発明はほぼクロックバッファ回路のみで実現出来るので高集積化が達成できる。

容量結合や直流バイアス回路、余分な直流帰還路を持たないため本願発明はほぼクロックバッファ回路のみで実現出来るので回路・装置構成簡易化が達成できる。

抵抗素子の製造時のバラツキや温度による抵抗値変動をほぼキャンセルすることが可能となりオフセットキャンセル回路等の余分な追加回路無しにクロック伝送が実現出来るため伝送効率向上が図れる。

クロックバッファ回路に余分な追加回路無しにクロック伝送を可能にしたため、回路が簡素化出来、集積回路の信頼性向上が図れる。

次に、本発明を実施するための最良の形態について説明する。 図３は、本発明の一実施形態の構成を示す図である。図３を参照すると、本実施形態は差動段を構成するＮＭＯＳトランジスタＮＭ１及びＮＭ２、これらのＮＭＯＳトランジスタＮＭ１及びＮＭ２のドレイン電極とＶＤＤ電源との間に、それぞれ接続された負荷抵抗Ｒ１及びＲ２、ＮＭＯＳトランジスタＭＮ１及びＭＮ２のソース電極とＶＳＳ電源の間に接続された、定電流源となるＮＭＯＳトランジスタＭＮ３、ＮＭＯＳトランジスタＭＮ３のゲート電極にバイアス電圧Ｖｂｉａｓを供給するバイアス回路６からなる。具体的には、バイアス回路６とＮＭＯＳトランジスタＭＮ３は負荷抵抗Ｒ１及びＲ２の変動に応じた定電流を差動段に供給する。

クロックバッファ回路の利得Avは差動段の相互コンダクタンスをｇｍとし、負荷抵抗Ｒ１及びＲ２の抵抗値をＲ_０とすると下式より求まる。
Ａｖ＝ｇｍ＊Ｒ_０ （１）

ここで、定電流源ＭＮ３の電流をＩｂとする。このとき、差動段を構成するＮＭＯＳトランジスタＮＭ１及びＮＭ２のトランジスタ利得係数をＢとすると、下記関係式が成り立つ。ここで、Ｖｇｓ及びＶｔは、それぞれゲートソース間電圧及び閾値電圧である。
０．５＊Ｉｂ＝Ｂ＊(Ｖｇｓ−Ｖｔ)^２ （２）

相互コンダクタンスｇｍは定義から求まり、
ｇｍ＝∂Ｉｂ／∂Ｖｇｓ＝４＊Ｂ＊(Ｖｇｓ−Ｖｔ) （３）
式（３）に式（２）を代入して変形すると式（４）が得られる。
ｇｍ＝２＊(２＊Ｂ＊Ｉｂ)^１／２ （４）
式（４）を式（１）に代入すると式（５）が得られる。
Ａｖ＝２＊(２＊Ｂ＊Ｉｂ)^１／２＊Ｒ_０ （５）
式（５）から明らかなように負荷抵抗の抵抗値Ｒ_０の変動に対してバイアス電流Ｉｂを２乗に逆比例で変化することにより利得Ａｖは一定に保たれることが分かる。本発明では、利得を一定にするため負荷抵抗の抵抗値Ｒ_０の変動に対してバイアス電流Ｉｂを２乗に逆比例で変化することにより利得Ａｖは一定に保たれる。ただし、クロックバッファ回路等のクロック伝送ではクロックバッファ回路を飽和領域まで駆動して使用することが多い。このような使用方法ではバイアス電流Ｉｂを２乗で逆比例させると飽和領域での振幅が変動してしまう。これを避けて利得を一定にする形態として１乗を含まず、１乗と２乗の間にバイアス電流Ｉｂを逆比例させると飽和領域での振幅変動と利得変動を最適化出来る。

図４は本発明の実施例１のバイアス回路６の構成を示す回路図である。バンドギャップ基準電圧源２３の出力は演算増幅器２４の正相入力端子に接続されている。演算増幅器２４の出力は、電圧電流変換を行うためのＮＭＯＳトランジスタＭＮ３１及びＭＮ３２のゲート電極に接続されている。ＮＭＯＳトランジスタＭＮ３１及びＭＮ３２のソース電極は、それぞれ内部抵抗器２５の一端及び外付け抵抗端子２７を介して外部基準抵抗器２６の一端に接続されている。内部抵抗器２５及び外部基準抵抗器２６の他端は、ＶＳＳ電源に接続されている。内部抵抗器２５は図３の負荷抵抗Ｒ１及びＲ２と同一の構造を有しており、負荷抵抗Ｒ１及びＲ２と相対精度が保証されている。外部基準抵抗器２６は絶対精度が保証された抵抗である。

ＮＭＯＳトランジスタＭＮ３１のソース電極は演算増幅器２４の反転入力端子に接続されている。ソース電極がＶＤＤ電源に接続され、ゲート電極が互いに接続された、ＰＭＯＳトランジスタＭＰ３６、ＭＰ３７、及びＭＰ３８は第１のカレントミラー回路を構成している。ＮＭＯＳトランジスタＭＮ３１のドレイン電極はＰＭＯＳトランジスタＭＰ３６のドレイン電極とゲート電極に接続され、第１のカレントミラー回路の入力電流がＰＭＯＳトランジスタＭＰ３６に供給される。

ソース電極がＶＤＤ電源に接続され、ゲート電極が互いに接続された、ＰＭＯＳトランジスタＭＰ３９及びＭＰ４０は第２のカレントミラー回路を構成している。ＮＭＯＳトランジスタ３２のドレイン電極はＰＭＯＳトランジスタ３９のドレイン電極とゲート電極に接続され、第２のカレントミラー回路の入力電流がＰＭＯＳトランジスタＭＰ３９に供給される。

ソース電極がＶＳＳ電源に接続され、ゲート電極が互いに接続された、ＮＭＯＳトランジスタＭＮ３３及びＭＮ３４は第３のカレントミラー回路を構成している。第２のカレントミラー回路のＰＭＯＳトランジスタ４０のドレイン電極は、ＮＭＯＳトランジスタ３３のドレイン電極とゲート電極に接続され、第２のカレントミラー回路から出力されるミラー電流が第３のカレントミラー回路の入力電流としてＮＭＯＳトランジスタ３３に供給される。

第１のカレントミラー回路のＰＭＯＳトランジスタＭＰ３７及びＭＰ３８のドレイン電極は、ＮＭＯＳトランジスタ３４のドレイン電極とＮＭＯＳトランジスタ３５のゲート電極及びドレイン電極に接続され、バイアス回路６の出力端子となる。ＮＭＯＳトランジスタ３５のソース電極はＶＳＳ電源に接続されている。ＶＤＤ電源及びＶＳＳ電源は、バンドギャップ基準電圧源２３及び演算増幅器２４にも接続され動作電圧を供給する。

図４の本発明の実施例１は以下のように動作する。バンドギャップ基準電圧源２３の出力電圧は演算増幅器２４の正相入力端子に入力されＮＭＯＳトランジスタＭＮ３１及び内部抵抗器２５により電圧電流変換を行う。これは演算増幅器２４の正相入力端子と反転入力端子は入力オフセット電圧が無い場合同じ電位となるように帰還動作をするためである。

このためバンドギャップ基準電圧源２３の出力電圧をＶ_ＢＧＲとし、内部抵抗器２５の抵抗値をＲ_ＩＮＴとするとＮＭＯＳトランジスタＭＮ３１に流れる電流Ｉ_３１は
Ｉ_３１＝Ｖ_ＢＧＲ／Ｒ_ＩＮＴ （６）
と求まる。

同様にＮＭＯＳトランジスタＭＮ３２及び外付け抵抗端子２７を介して接続された外部基準抵抗器２６により電圧電流変換を行う。外部基準抵抗器２６の抵抗値をＲ_ＥＸＴとすると電圧電流変換された電流Ｉ_３２は、
Ｉ_３２＝Ｖ_ＢＧＲ／Ｒ_ＥＸＴ （７）
と求まる。

電圧電流変換された電流Ｉ_３１とＩ_３２は、それぞれカレントミラー回路を構成するＰＭＯＳトランジスタＭＰ３６，３７，３８とＰＭＯＳトランジスタＭＰ３９，４０により折り返される。このとき電流Ｉ_３１はミラー比が１対２で折り返されるので式（６）の２倍となる。ＰＭＯＳトランジスタＭＰ３９，４０により折り返された電流I_３２はＮＭＯＳトランジスタＭＮ３３及びＭＮ３４により構成されたカレントミラー回路に流れる。ＮＭＯＳトランジスタＭＮ３４のドレイン電極はＰＭＯＳトランジスタＭＰ３７のドレイン電極及びＰＭＯＳトランジスタＭＰ３８のドレイン電極に接続され、電流合成回路を構成する。

定電流源トランジスタＭＮ３とカレントミラー接続された、ＮＭＯＳトランジスタＭＮ３５のドレイン電極に流れる電流値Ｉ_Ｏは、
Ｉ_Ｏ＝２＊Ｉ_３１−Ｉ_３２ （８）
となる。
内部抵抗器２５の抵抗値を Ｒ_ＩＮＴ＝Ｒ_ＥＸＴ＊(１＋ａ) と置くと式（８）は変形されて、
Ｉ_Ｏ＝２＊Ｖ_ＢＧＲ／(Ｒ_ＥＸＴ＊(１＋ａ))−Ｖ_ＢＧＲ／Ｒ_ＥＸＴ
≒(Ｖ_ＢＧＲ／Ｒ_ＥＸＴ)＊(１−２＊ａ) （９）
となる。通常変動値ａは最大１０％−２０％程度の値となるので、式（９）は近似的に内部抵抗の抵抗値の変動に対して、２乗に逆比例した電流を供給していることを示している。

図４に示す本発明の実施例１はＰＭＯＳランジスタＭＰ３６，３７，３８より構成されるカレントミラー回路とＰＭＯＳトランジスタＭＰ３９，４０より構成されるカレントミラー回路のミラー比をそれぞれ１：２及び１：１の設定していた。

ある応用回路においては利得一定にして振幅減少の中間設定が好ましいことがある。 いま、ＰＭＯＳトランジスタＭＰ３６，３７，３８とＰＭＯＳトランジスタＭＰ３９，４０の電流ミラー比を、それぞれ１：２＋α、１：１＋α、に設定する。このとき、ＮＭＯＳトランジスタＭＰ３５のドレイン電極に流れる電流値Iｏ２は式（８）より、
Ｉｏ２＝(２＋α)＊Ｉ_３１−(１＋α)Ｉ_３２ （１０）
となる。 内部抵抗器２５の抵抗値を Ｒ_ＩＮＴ＝Ｒ_ＥＸＴ＊(１＋ａ) と置くと式（１０）は変形されて、
Ｉｏ２＝(２＋α)＊Ｖ_ＢＧＲ／(Ｒ_ＥＸＴ＊(１＋ａ))−(１＋α)＊Ｖ_ＢＧＲ／Ｒ_ＥＸＴ
≒(Ｖ_ＢＧＲ／Ｒ_ＥＸＴ)＊(１−a＊(２＋α)) （１１）
となる。αを−０．５に設定すれば実施例１で説明したように、内部抵抗の抵抗値の１．５乗に逆比例した電流を供給していることを示している。また、αを１に設定すれば実施例１で説明したように、内部抵抗の抵抗値の３乗に逆比例した電流を供給していることを示している。

図４を用いて実施例２を説明したが、カレントミラー回路のミラー比にファクタαを加えることにより任意の乗数に逆比例した電流を供給出来ることを示している。

以上、本発明を実施例に即して説明したが、本発明は上記の実施例に限定されるものではなく、本発明の要旨の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

従来のＳＣＬを用いたクロックバッファ回路の構成を示す図である。 クロックバッファ回路のオフセット電圧による出力波形の歪みを説明するための図である。 本発明のＳＣＬを用いたクロックバッファ回路の構成を示す図である。 本発明のクロックバッファ回路のバイアス回路の構成を示す図である。

符号の説明

ＭＮ１〜ＭＮ４，ＭＮ３１〜ＭＮ３５ ＮＭＯＳトランジスタ
ＭＰ３６〜ＭＰ４０ ＰＭＯＳトランジスタ
Ｒ１，Ｒ２ 負荷抵抗
２５ 内部抵抗器
２６ 外部基準抵抗器
６ バイアス回路
２３ バンドギャップ基準電圧源
２４ 演算増幅器
２７ 外付け抵抗端子

Claims (3)

1. １対の負荷抵抗と、１対の差動段トランジスタと、前記差動段トランジスタに動作電流を供給する定電流源トランジスタと、前記負荷抵抗の抵抗値に応じたバイアス電圧を前記定電流源トランジスタに供給するバイアス回路とを備えた差動増幅回路で構成されたクロックバッファ回路において、
   前記バイアス回路は、前記負荷抵抗の抵抗値の２乗に逆比例して前記動作電流が変化するような前記バイアス電圧を発生させ、前記負荷抵抗の抵抗値の変動に対して、前記クロックバッファ回路の電圧利得が一定に保たれることを特徴とするクロックバッファ回路。
2. 前記バイアス回路は、前記定電流源トランジスタとカレントミラー回路接続されたトランジスタを有し、内部抵抗器に基準電圧を印加して発生させた電流と外部基準抵抗器に基準電圧を印加して発生させた電流とから合成された電流が、前記カレントミラー回路の入力電流として流されることを特徴とする請求項１に記載のクロックバッファ回路。
3. 前記バイアス回路は、内部抵抗器に基準電圧を印加して流れる電流を出力する第１の電圧電流変換回路と、外部基準抵抗器に前記基準電圧を印加して流れる電流を出力する第２の電圧電流変換回路と、前記第１の電圧電流変換回路の出力電流が入力され、所定のミラー比でミラー電流を出力する第１のカレントミラー回路と、前記第２の電圧電流変換回路の出力電流が入力され、所定のミラー比でミラー電流を出力する第２のカレントミラー回路と、前記定電流源トランジスタとカレントミラー回路接続されたトランジスタを有し、前記第１のカレントミラー回路から出力されるミラー電流から前記第２のカレントミラー回路から出力されるミラー電流を減じた電流が、前記定電流源トランジスタとカレントミラー回路接続されたトランジスタに流されることを特徴とする請求項１に記載のクロックバッファ回路。

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