JPH0766712A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH0766712A JPH0766712A JP3084889A JP8488991A JPH0766712A JP H0766712 A JPH0766712 A JP H0766712A JP 3084889 A JP3084889 A JP 3084889A JP 8488991 A JP8488991 A JP 8488991A JP H0766712 A JPH0766712 A JP H0766712A
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Abstract
(57)【要約】
【構成】出力バッファ回路はＣＭＯＳレベルの入力信号
Ｓ１を入力する論理部１０と、バッファ信号を一方の差
動入力に入力し他方のドレインから差動出力信号Ｓ２を
出力し共通ソースＣＳが定電流トランジスタＱ４に接続
される差動増幅器１と、差動出力信号Ｓ２をゲートに入
力してドレインが出力信号端子Ｔ５から出力信号Ｓ５を
出力する出力用ＰチャネルトランジスタＱ７と、出力信
号Ｓ５を入力してそれぞれ基準ＥＣＬ信号Ｖ７，Ｖ８と
の差電圧Ｖ５，Ｖ６をそれぞれトランスファゲートＱ
８，Ｑ９を介して定電流トランジスタＱ４のゲートに帰
還する演算増幅器Ａ５，Ａ６の帰還回路２とを有してい
る。 【効果】ＣＭＯＳ信号レベルの入力信号をＥＣＬレベル
に安定に保つことができる。また、温度特性もなくな
る。
Ｓ１を入力する論理部１０と、バッファ信号を一方の差
動入力に入力し他方のドレインから差動出力信号Ｓ２を
出力し共通ソースＣＳが定電流トランジスタＱ４に接続
される差動増幅器１と、差動出力信号Ｓ２をゲートに入
力してドレインが出力信号端子Ｔ５から出力信号Ｓ５を
出力する出力用ＰチャネルトランジスタＱ７と、出力信
号Ｓ５を入力してそれぞれ基準ＥＣＬ信号Ｖ７，Ｖ８と
の差電圧Ｖ５，Ｖ６をそれぞれトランスファゲートＱ
８，Ｑ９を介して定電流トランジスタＱ４のゲートに帰
還する演算増幅器Ａ５，Ａ６の帰還回路２とを有してい
る。 【効果】ＣＭＯＳ信号レベルの入力信号をＥＣＬレベル
に安定に保つことができる。また、温度特性もなくな
る。
Description
【０００１】
【産業上の利用分野】本発明は出力バッファ回路に関
し、特にＣＭＯＳ信号とＥＣＬ信号とのレベル変換機能
を有する出力バッファ回路に関する。
し、特にＣＭＯＳ信号とＥＣＬ信号とのレベル変換機能
を有する出力バッファ回路に関する。
【０００２】
【従来の技術】従来のＥＣＬレベルの出力バッファ回路
では、既存のＥＣＬレベルに適合させるため出力電圧レ
ベルをシフトしているが、厳密にはＭＯＳとバイポーラ
トランジスタでは出力レベルの温度に対する係数が逆に
なり、出力レベルの温度補償を正確にとれていない。
では、既存のＥＣＬレベルに適合させるため出力電圧レ
ベルをシフトしているが、厳密にはＭＯＳとバイポーラ
トランジスタでは出力レベルの温度に対する係数が逆に
なり、出力レベルの温度補償を正確にとれていない。
【０００３】次に図３の回路図を用いて説明する。出力
バッファ回路の論理部１０を経たデータはオープンドレ
インに接続されたトランジスタＱ７を駆動し出力端子Ｔ
５より伝送出力信号Ｖ５ａとして出力される。ここでト
ランジスタＱ７が導通状態のとき、ドレイン電流ＩＤは
トランジスタＱ７のゲート・ソース電間電圧をＶＧＳ，
しきい値電圧をＶＴとすると（ＶＧＳ−ＶＴ）の２乗と
（β／２）の積で表わされる。さらにＣＯＸをトランジ
スタＱ７のゲート酸化膜容量，Ｌをゲート長およびＷを
ゲート幅とするとβはμ・ＣＯＸ・（Ｌ／Ｗ）となる関
係で表わせる。ここで、μはキャリアの移動度でありこ
れは負の温度係数をもっている。つまり、ＭＯＳトラン
ジスタでは出力信号をオープンドレイの構成から得るこ
とによりその出力レベルは負の温度係数をもつことにな
る。
バッファ回路の論理部１０を経たデータはオープンドレ
インに接続されたトランジスタＱ７を駆動し出力端子Ｔ
５より伝送出力信号Ｖ５ａとして出力される。ここでト
ランジスタＱ７が導通状態のとき、ドレイン電流ＩＤは
トランジスタＱ７のゲート・ソース電間電圧をＶＧＳ，
しきい値電圧をＶＴとすると（ＶＧＳ−ＶＴ）の２乗と
（β／２）の積で表わされる。さらにＣＯＸをトランジ
スタＱ７のゲート酸化膜容量，Ｌをゲート長およびＷを
ゲート幅とするとβはμ・ＣＯＸ・（Ｌ／Ｗ）となる関
係で表わせる。ここで、μはキャリアの移動度でありこ
れは負の温度係数をもっている。つまり、ＭＯＳトラン
ジスタでは出力信号をオープンドレイの構成から得るこ
とによりその出力レベルは負の温度係数をもつことにな
る。
【０００４】一方、バイポーラトランジスタの場合に
は、バイポーラトランジスタがエミッタフォロワで接続
されている場合、エミッタ・コレクタ間の電位差をＶＣ
Ｃとすればその出力電圧ＶＢは〔ＶＣＣ−ＲＣ−（ＩＢ
／β）／β〕で示される。ここでＲＣはコレクタ抵抗、
βは電流増幅率でＲＣと同様、正の温度係数をもつので
結局出力電圧ＶＢは正の温度係数をもつことになる。
は、バイポーラトランジスタがエミッタフォロワで接続
されている場合、エミッタ・コレクタ間の電位差をＶＣ
Ｃとすればその出力電圧ＶＢは〔ＶＣＣ−ＲＣ−（ＩＢ
／β）／β〕で示される。ここでＲＣはコレクタ抵抗、
βは電流増幅率でＲＣと同様、正の温度係数をもつので
結局出力電圧ＶＢは正の温度係数をもつことになる。
【０００５】
【発明が解決しようとする課題】従来の出力バッファ回
路で出力段をオープンドレイン形式にすると、そのオー
プンドレインに使用されたトランジスタの出力信号レベ
ルは負の温度特性を有するので、ＥＣＬレベルを一般に
構成しているバイポーラトランジスタのベース・エミッ
タ間電圧が正の温度特性をもっているのに対し、ＣＭＯ
Ｓトランジスタの回路が厳密にＥＣＬレベル伝送系にな
じまないことを意味している。逆にいうとＣＭＯＳ回路
を用いて正確なＥＣＬレベルと糖化の出力信号を得るの
が困難であるという問題点があった。
路で出力段をオープンドレイン形式にすると、そのオー
プンドレインに使用されたトランジスタの出力信号レベ
ルは負の温度特性を有するので、ＥＣＬレベルを一般に
構成しているバイポーラトランジスタのベース・エミッ
タ間電圧が正の温度特性をもっているのに対し、ＣＭＯ
Ｓトランジスタの回路が厳密にＥＣＬレベル伝送系にな
じまないことを意味している。逆にいうとＣＭＯＳ回路
を用いて正確なＥＣＬレベルと糖化の出力信号を得るの
が困難であるという問題点があった。
【０００６】
【課題を解決するための手段】本発明の出力バッファ回
路は、オープンドレイン形式の出力用ＭＯＳトランジス
タと、ＣＭＯＳレベルの入力信号を受けるバッファ部の
出力する論理信号を一方に入力して前記出力用ＭＯＳト
ランジスタにゲート電圧を供給するＭＯＳトランジスタ
の差動増幅器と、前記出力用ＭＯＳトランジスタの出力
電圧と基準出力ハイレベルまたは基準出力ローレベルと
の差電圧を前記差動増幅器の定電流源に帰還する少くと
も一つの演算増幅器と、該演算増幅器の帰還出力信号を
前記出力電圧がローレベルまたはハイレベルの場合に遮
断するトランスファゲートとを有して構成している。
路は、オープンドレイン形式の出力用ＭＯＳトランジス
タと、ＣＭＯＳレベルの入力信号を受けるバッファ部の
出力する論理信号を一方に入力して前記出力用ＭＯＳト
ランジスタにゲート電圧を供給するＭＯＳトランジスタ
の差動増幅器と、前記出力用ＭＯＳトランジスタの出力
電圧と基準出力ハイレベルまたは基準出力ローレベルと
の差電圧を前記差動増幅器の定電流源に帰還する少くと
も一つの演算増幅器と、該演算増幅器の帰還出力信号を
前記出力電圧がローレベルまたはハイレベルの場合に遮
断するトランスファゲートとを有して構成している。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の回路図である。出力
バッファ回路はＣＭＯＳレベルの入力信号Ｓ１を入力す
る論理部１０と、バッファ信号を一方の差動入力に入力
し他方のドレインから差動出力信号Ｓ２を出力し共通ソ
ースＣＳが定電流トランジスタＱ４に接続される差動増
幅器１と、差動出力信号Ｓ２をゲートに入力してドレイ
ンが出力信号端子Ｔ５から出力信号Ｓ５を出力する出力
用ＰチャネルトランジスタＱ７と、出力信号Ｓ５を入力
してそれぞれ基準ＥＣＬ信号Ｖ７，Ｖ８との差電圧Ｖ
５，Ｖ６をそれぞれトランスファゲートＱ８，Ｑ９を介
して定電流トランジスタＱ４のゲートに帰還する演算増
幅器Ａ５，Ａ６の帰還回路２とを有している。
る。図１は本発明の第１の実施例の回路図である。出力
バッファ回路はＣＭＯＳレベルの入力信号Ｓ１を入力す
る論理部１０と、バッファ信号を一方の差動入力に入力
し他方のドレインから差動出力信号Ｓ２を出力し共通ソ
ースＣＳが定電流トランジスタＱ４に接続される差動増
幅器１と、差動出力信号Ｓ２をゲートに入力してドレイ
ンが出力信号端子Ｔ５から出力信号Ｓ５を出力する出力
用ＰチャネルトランジスタＱ７と、出力信号Ｓ５を入力
してそれぞれ基準ＥＣＬ信号Ｖ７，Ｖ８との差電圧Ｖ
５，Ｖ６をそれぞれトランスファゲートＱ８，Ｑ９を介
して定電流トランジスタＱ４のゲートに帰還する演算増
幅器Ａ５，Ａ６の帰還回路２とを有している。
【０００８】入力端子Ｔ１から入力されたデータは論理
部１０を介して差動増幅器１を構成する差動トランジス
タＱ１のゲートＧ１に入力される。差動増幅器１の他方
の差動トランジスタＱ２のゲートＴＧには出力バッファ
回路のしきい値となる基準電圧ＶＥの印加しておく。
部１０を介して差動増幅器１を構成する差動トランジス
タＱ１のゲートＧ１に入力される。差動増幅器１の他方
の差動トランジスタＱ２のゲートＴＧには出力バッファ
回路のしきい値となる基準電圧ＶＥの印加しておく。
【０００９】差動増幅器１の出力信号Ｖ２はソース側を
電圧源Ｔ２にドレイン側は出力端子Ｔ５に接続されてい
る出力用トランジスタＱ７のゲートＧ７と接続される。
ここで帰還回路２のトランジスタＱ７のドレイン出力端
子Ｔ５が標準ＥＣＬ出力ハイレベルとの差異を監視する
ための演算増幅器Ａ５と標準ＥＣＬ出力ローレベルとの
差異を監視するための演算増幅器Ａ６に接続されてい
る。演算増幅器Ａ５，Ａ６の出力信号Ｖ５，Ｖ６はそれ
それ差動増幅器１の定電流トランジスタＱ４のゲートＧ
４に出力信号Ｖ５がハイレベルのときにのみ導通するト
ランスファゲートＱ８と、ローレベルのときに導通する
トランスファゲートＱ９を経て接続し、演算増幅器Ａ
５，Ａ６の入力電圧の差異で差動増幅器１の定電流の電
流を帰還・制御する。
電圧源Ｔ２にドレイン側は出力端子Ｔ５に接続されてい
る出力用トランジスタＱ７のゲートＧ７と接続される。
ここで帰還回路２のトランジスタＱ７のドレイン出力端
子Ｔ５が標準ＥＣＬ出力ハイレベルとの差異を監視する
ための演算増幅器Ａ５と標準ＥＣＬ出力ローレベルとの
差異を監視するための演算増幅器Ａ６に接続されてい
る。演算増幅器Ａ５，Ａ６の出力信号Ｖ５，Ｖ６はそれ
それ差動増幅器１の定電流トランジスタＱ４のゲートＧ
４に出力信号Ｖ５がハイレベルのときにのみ導通するト
ランスファゲートＱ８と、ローレベルのときに導通する
トランスファゲートＱ９を経て接続し、演算増幅器Ａ
５，Ａ６の入力電圧の差異で差動増幅器１の定電流の電
流を帰還・制御する。
【００１０】差動増幅器１は電源端子Ｔ２と抵抗Ｒ１，
Ｒ２を経て接続されておりトランジスタＱ４の定電流源
の電流の大小で抵抗Ｒ１，Ｒ２の電位降下に差が生じ、
トランジスタＱ７のドレイン電流ＩＤの制御をする。
Ｒ２を経て接続されておりトランジスタＱ４の定電流源
の電流の大小で抵抗Ｒ１，Ｒ２の電位降下に差が生じ、
トランジスタＱ７のドレイン電流ＩＤの制御をする。
【００１１】図２は本発明の第２の実施例の回路図であ
る。出力レベルと基準出力レベルを比較するための演算
増幅器Ａ５は１つだけでハイレベルとローレベルの監視
をするが、演算増幅器Ａ５の入力の基準レベルには、ハ
イレベルの時は入力端子Ｔ７からトランジスタＱ７のゲ
ート電圧と導電位をゲートに印加されるトランジスタＱ
８のトランジスタゲートを介して、また、ローレベルの
時には入力端子Ｔ８からトランジスタＱ９のトランスフ
ァゲートを介して入力される。
る。出力レベルと基準出力レベルを比較するための演算
増幅器Ａ５は１つだけでハイレベルとローレベルの監視
をするが、演算増幅器Ａ５の入力の基準レベルには、ハ
イレベルの時は入力端子Ｔ７からトランジスタＱ７のゲ
ート電圧と導電位をゲートに印加されるトランジスタＱ
８のトランジスタゲートを介して、また、ローレベルの
時には入力端子Ｔ８からトランジスタＱ９のトランスフ
ァゲートを介して入力される。
【００１２】トランジスタＱ９のゲートは演算増幅器Ａ
５のトランジスタＱ７のゲート電圧と反転したレベルの
出力を得るようにトランジスタＱ１のソース側と接続す
る。そこで本実施例では演算増幅器が１つだけとなり集
積化しやすくなるという利点を有する。
５のトランジスタＱ７のゲート電圧と反転したレベルの
出力を得るようにトランジスタＱ１のソース側と接続す
る。そこで本実施例では演算増幅器が１つだけとなり集
積化しやすくなるという利点を有する。
【００１３】
【発明の効果】オープンドレインの出力信号の電圧を常
時監視して、自身のゲート電圧を調整することでＣＭＯ
Ｓ信号レベルの入力信号をＥＣＬレベルに安定に保つこ
とができる。また、温度特性もなくなるので正確なＥＣ
Ｌレベル出力が実現できる。
時監視して、自身のゲート電圧を調整することでＣＭＯ
Ｓ信号レベルの入力信号をＥＣＬレベルに安定に保つこ
とができる。また、温度特性もなくなるので正確なＥＣ
Ｌレベル出力が実現できる。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】従来の出力バッファ回路の一例の回路図であ
る。
る。
１ 差動増幅器 ２，２ａ 帰還回路 Ｑ１，Ｑ２ 差動Ｐチャネルトランジスタ Ｑ４ 定電流用Ｎチャネルトランジスタ Ｑ７ 出力用Ｐチャネルトランジスタ １０ 論理部 Ａ５，Ａ６ 演算増幅器 Ｔ１ 入力端子 Ｔ５ 出力端子 Ｔ３，Ｔ７，Ｔ８ 基準電圧入力端子 Ｔ２ 電源端子 Ｉ インバータ Ｒ１，Ｒ２，Ｒ３ 抵抗
【手続補正書】
【提出日】平成３年８月７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】 次に図３の回路図を用いて説明する。出
力バッファ回路の論理部１０を経たデータはオープンド
レインに接続されたトランジスタＱ７を駆動し出力端子
Ｔ５より伝送出力信号Ｖ５ａとして出力される。ここで
トランジスタＱ７が導通状態のとき、ドレイン電流ＩＤ
はトランジスタＱ７のゲート・ソース電間電圧をＶＧ
Ｓ，しきい値電圧をＶＴとすると（ＶＧＳ−ＶＴ）の２
乗と（β／２）の積で表わされる。さらにＣＯＸをトラ
ンジスタＱ７のゲート酸化膜容量，Ｌをゲート長および
Ｗをゲート幅とするとβはμ・ＣＯＸ・（Ｌ／Ｗ）とな
る関係で表わせる。ここで、μはキャリアの移動度であ
りこれは負の温度係数をもっている。つまり、ＭＯＳト
ランジスタでは出力信号をオープンドレインの構成から
得ることによりその出力レベルは負の温度係数をもつこ
とになる。
力バッファ回路の論理部１０を経たデータはオープンド
レインに接続されたトランジスタＱ７を駆動し出力端子
Ｔ５より伝送出力信号Ｖ５ａとして出力される。ここで
トランジスタＱ７が導通状態のとき、ドレイン電流ＩＤ
はトランジスタＱ７のゲート・ソース電間電圧をＶＧ
Ｓ，しきい値電圧をＶＴとすると（ＶＧＳ−ＶＴ）の２
乗と（β／２）の積で表わされる。さらにＣＯＸをトラ
ンジスタＱ７のゲート酸化膜容量，Ｌをゲート長および
Ｗをゲート幅とするとβはμ・ＣＯＸ・（Ｌ／Ｗ）とな
る関係で表わせる。ここで、μはキャリアの移動度であ
りこれは負の温度係数をもっている。つまり、ＭＯＳト
ランジスタでは出力信号をオープンドレインの構成から
得ることによりその出力レベルは負の温度係数をもつこ
とになる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】 一方、バイポーラトランジスタの場合に
は、バイポーラトランジスタがエミッタフォロワで接続
されている場合、エミッタ・コレクタ間の電位差をＶＣ
Ｃ，エミッタ電流をＩＥとすればその出力電圧ＶＢは
｛ＶＣＣ−ＲＣ・ＩＥ・〔β／（１＋β）〕｝で示され
る。ここでＲＣはコレクタ抵抗、βは電流増幅率でＲＣ
と同様、正の温度係数をもつので結局出力電圧ＶＢは正
の温度係数をもつことになる。
は、バイポーラトランジスタがエミッタフォロワで接続
されている場合、エミッタ・コレクタ間の電位差をＶＣ
Ｃ，エミッタ電流をＩＥとすればその出力電圧ＶＢは
｛ＶＣＣ−ＲＣ・ＩＥ・〔β／（１＋β）〕｝で示され
る。ここでＲＣはコレクタ抵抗、βは電流増幅率でＲＣ
と同様、正の温度係数をもつので結局出力電圧ＶＢは正
の温度係数をもつことになる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】 従来の出力バッファ回路で出力段をオー
プンドレイン形式にすると、そのオープンドレインに使
用されたトランジスタの出力信号レベルは負の温度特性
を有するので、ＥＣＬレベルを一般に構成しているバイ
ポーラトランジスタのベース・エミッタ間電圧が正の温
度特性をもっているのに対し、ＣＭＯＳトランジスタの
回路が厳密にＥＣＬレベルと等価の出力信号を得るのが
困難であるという問題点があった。
プンドレイン形式にすると、そのオープンドレインに使
用されたトランジスタの出力信号レベルは負の温度特性
を有するので、ＥＣＬレベルを一般に構成しているバイ
ポーラトランジスタのベース・エミッタ間電圧が正の温
度特性をもっているのに対し、ＣＭＯＳトランジスタの
回路が厳密にＥＣＬレベルと等価の出力信号を得るのが
困難であるという問題点があった。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】 入力端子Ｔ１から入力されたデータは論
理部１０を介して差動増幅器１を構成するＮチャネルト
ランジスタＱ１のゲートＧ１に入力される。差動増幅器
１の他方のＮチャネルトランジスタＱ２のゲートＴＧに
は出力バッファ回路のしきい値となる基準電圧ＶＥを印
加しておく。
理部１０を介して差動増幅器１を構成するＮチャネルト
ランジスタＱ１のゲートＧ１に入力される。差動増幅器
１の他方のＮチャネルトランジスタＱ２のゲートＴＧに
は出力バッファ回路のしきい値となる基準電圧ＶＥを印
加しておく。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １ 差動増幅器 ２，２ａ 帰還回路 Ｑ１，Ｑ２ Ｎチャネルトランジスタ Ｑ４ 定電流用Ｎチャネルトランジスタ Ｑ７ 出力用Ｐチャネルトランジスタ １０ 論理部 Ａ５，Ａ６ 演算論理部 Ｔ１ 入力端子 Ｔ５ 出力端子 Ｔ３，Ｔ７，Ｔ８ 基準電圧入力端子 Ｔ２ 電源端子 Ｉ インバータ Ｒ１，Ｒ２，Ｒ３ 抵抗
Claims (1)
- 【請求項１】 ＣＭＯＳレベルの信号を入力するバッフ
ァ部と、該バッファ部の出力信号を一方に入力する差動
増幅器と、該差動増幅器の差動出力信号をゲートに入力
してドレインに接続された外部負荷を駆動するためのオ
ープンドレイン形式の出力用トランジスタと、前記ドレ
インの出力信号と基準電圧との差異を監視して前記差異
分を前記差動増幅器の定電流源に帰還する演算増幅器を
有することを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3084889A JP2946807B2 (ja) | 1991-04-17 | 1991-04-17 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3084889A JP2946807B2 (ja) | 1991-04-17 | 1991-04-17 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0766712A true JPH0766712A (ja) | 1995-03-10 |
| JP2946807B2 JP2946807B2 (ja) | 1999-09-06 |
Family
ID=13843324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3084889A Expired - Fee Related JP2946807B2 (ja) | 1991-04-17 | 1991-04-17 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2946807B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006067185A (ja) * | 2004-08-26 | 2006-03-09 | Nec Electronics Corp | クロックバッファ回路 |
-
1991
- 1991-04-17 JP JP3084889A patent/JP2946807B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006067185A (ja) * | 2004-08-26 | 2006-03-09 | Nec Electronics Corp | クロックバッファ回路 |
| JP4578896B2 (ja) * | 2004-08-26 | 2010-11-10 | ルネサスエレクトロニクス株式会社 | クロックバッファ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2946807B2 (ja) | 1999-09-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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