JP2000174608A - 入力回路、出力回路、入出力回路、及び入力信号処理方法 - Google Patents
入力回路、出力回路、入出力回路、及び入力信号処理方法Info
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Abstract
(57)【要約】
【課題】 論理しきい値レベルに変動があっても、供給
された小振幅信号から、正しく認識可能な論理信号を供
給（出力）し得る入出力回路を実現する。 【解決手段】 開示される入出力回路は、しきい値検出
手段１５と、小振幅信号の振幅中心レベルを出力すると
共に、小振幅信号を所定の振幅レベルに増幅し、ＣＭＯ
Ｓ内部回路１６が処理可能な論理信号（矩形波）に変換
し、出力端子ｏｕｔを介してＣＭＯＳ内部回路１６に供
給する増幅部１４と、入力された小振幅信号の増幅率を
変えるための定電流回路１３と、小振幅信号の振幅中心
レベルとしきい値検出手段１５より供給された電圧とを
比較して、増幅部１４により増幅される信号の振幅中心
が、しきい値検出手段１５により設定された電圧となる
ように、定電流回路１３に対してフィードバックをかけ
る帰還増幅器Ａ２とから構成される。
された小振幅信号から、正しく認識可能な論理信号を供
給（出力）し得る入出力回路を実現する。 【解決手段】 開示される入出力回路は、しきい値検出
手段１５と、小振幅信号の振幅中心レベルを出力すると
共に、小振幅信号を所定の振幅レベルに増幅し、ＣＭＯ
Ｓ内部回路１６が処理可能な論理信号（矩形波）に変換
し、出力端子ｏｕｔを介してＣＭＯＳ内部回路１６に供
給する増幅部１４と、入力された小振幅信号の増幅率を
変えるための定電流回路１３と、小振幅信号の振幅中心
レベルとしきい値検出手段１５より供給された電圧とを
比較して、増幅部１４により増幅される信号の振幅中心
が、しきい値検出手段１５により設定された電圧となる
ように、定電流回路１３に対してフィードバックをかけ
る帰還増幅器Ａ２とから構成される。
Description
【０００１】
【発明の属する技術分野】この発明は、伝送ラインを経
由した半導体デバイス間で用いられる入力回路、出力回
路及び入出力回路に係り、特に、高速で低消費電力な信
号伝送（インタフェース）を可能とする入力回路、出力
回路及び入出力回路（以下、インタフェース回路ともい
う）に関する。
由した半導体デバイス間で用いられる入力回路、出力回
路及び入出力回路に係り、特に、高速で低消費電力な信
号伝送（インタフェース）を可能とする入力回路、出力
回路及び入出力回路（以下、インタフェース回路ともい
う）に関する。
【０００２】
【従来の技術】近年、複数の集積回路等からなる半導体
デバイス間相互をバスラインなどの伝送路を経由して信
号伝送する場合の信号送信手段として、ＧＴＬ（ Gunni
ng Transceiver Logic），ＣＴＴ（Center Tapped Ter
mination），ＬＶＤＳ（Low Voltage Differential Sig
naling），ＰＥＣＬ（Pseudo Emiller Coupled Logi
c），並びにＰＣＭＬ等の低振幅インタフェースが用い
られている。
デバイス間相互をバスラインなどの伝送路を経由して信
号伝送する場合の信号送信手段として、ＧＴＬ（ Gunni
ng Transceiver Logic），ＣＴＴ（Center Tapped Ter
mination），ＬＶＤＳ（Low Voltage Differential Sig
naling），ＰＥＣＬ（Pseudo Emiller Coupled Logi
c），並びにＰＣＭＬ等の低振幅インタフェースが用い
られている。
【０００３】これらは、従来の伝送信号が、集積回路に
供給されている電源電圧に近い値の振幅を持つものであ
ったのに対し、信号振幅を所定の信号振幅レベルに変換
（小振幅化）して伝送するものである。例えば、従来の
伝送信号としてＣＭＯＳ（Comlementary Metal Oxide S
emiconductor）インタフェースを例に説明すると、その
信号振幅は、当該集積回路等の供給電源電圧にほぼ等し
い、約５Ｖあるいは３Ｖという値が一般的であった。
供給されている電源電圧に近い値の振幅を持つものであ
ったのに対し、信号振幅を所定の信号振幅レベルに変換
（小振幅化）して伝送するものである。例えば、従来の
伝送信号としてＣＭＯＳ（Comlementary Metal Oxide S
emiconductor）インタフェースを例に説明すると、その
信号振幅は、当該集積回路等の供給電源電圧にほぼ等し
い、約５Ｖあるいは３Ｖという値が一般的であった。
【０００４】これに対し、上述した小振幅（低振幅とも
いう）による伝送信号、例えばＬＶＤＳ（Low Voltage
Differencial Signaling）インタフェースでは、その信
号振幅は、約０．３Ｖという極めて小さい値となってい
る。また同様に、ＰＥＣＬインタフェースでは、その信
号の振幅は、約０．６Ｖとなっている。
いう）による伝送信号、例えばＬＶＤＳ（Low Voltage
Differencial Signaling）インタフェースでは、その信
号振幅は、約０．３Ｖという極めて小さい値となってい
る。また同様に、ＰＥＣＬインタフェースでは、その信
号の振幅は、約０．６Ｖとなっている。
【０００５】このような信号振幅の縮小を行う理由は、
伝送速度の高速化、消費電力の低減、信号伝送時に発生
するノイズの低下などに対して非常に大きな効果をもた
らすことが明らかになっているためである。
伝送速度の高速化、消費電力の低減、信号伝送時に発生
するノイズの低下などに対して非常に大きな効果をもた
らすことが明らかになっているためである。
【０００６】ところで、例えば前記ＰＥＣＬインタフェ
ースでは、ハイ・レベルの信号を出力するときには、出
力回路にて、ある特定の電流を流出し、終端抵抗を介し
て終端電圧源に向けて流すことによって、特定の終端抵
抗にて起電力を生成することで実現され、また、ロウ・
レベル信号を出力する場合には、出力回路にてある特定
の電流を、終端電圧源から抵抗を介して流入することに
よって、特定の終端抵抗に起電力を生成することで実現
される。したがって、生成される小振幅信号は、ハイ・
レベルであれば終端電圧を中心に、約０．３Ｖだけ低い
レベルを有し、また、ロウ・レベルであれば約０．３Ｖ
だけ低いレベルを有し、約０．６Ｖの信号振幅を生成さ
せている。
ースでは、ハイ・レベルの信号を出力するときには、出
力回路にて、ある特定の電流を流出し、終端抵抗を介し
て終端電圧源に向けて流すことによって、特定の終端抵
抗にて起電力を生成することで実現され、また、ロウ・
レベル信号を出力する場合には、出力回路にてある特定
の電流を、終端電圧源から抵抗を介して流入することに
よって、特定の終端抵抗に起電力を生成することで実現
される。したがって、生成される小振幅信号は、ハイ・
レベルであれば終端電圧を中心に、約０．３Ｖだけ低い
レベルを有し、また、ロウ・レベルであれば約０．３Ｖ
だけ低いレベルを有し、約０．６Ｖの信号振幅を生成さ
せている。
【０００７】さて、小振幅信号の転送手段には、単相転
送方式と差動転送方式とが一般に行われている。単相転
送方式は、信号転送に利用する信号が小振幅信号１つで
あるのに対し、差動転送方式では、単相転送方式の転送
信号と同等の小振幅信号のほかに、小振幅信号の位相の
みが反転した信号の２つが同時に転送される。
送方式と差動転送方式とが一般に行われている。単相転
送方式は、信号転送に利用する信号が小振幅信号１つで
あるのに対し、差動転送方式では、単相転送方式の転送
信号と同等の小振幅信号のほかに、小振幅信号の位相の
みが反転した信号の２つが同時に転送される。
【０００８】単相転送方式では信号を受信する場合に、
受信回路が保有する２つの入力端子の一方には、信号振
幅の中心値に近いリファレンス電圧を供給し、他方の入
力端子には転送信号を入力し、リファレンス電圧より高
い転送信号が供給された場合をハイ・レベル信号と判定
し、また基準電圧より低い転送信号が供給された場合を
ロウ・レベル信号と判定することで、転送信号のレベル
が見極められる。
受信回路が保有する２つの入力端子の一方には、信号振
幅の中心値に近いリファレンス電圧を供給し、他方の入
力端子には転送信号を入力し、リファレンス電圧より高
い転送信号が供給された場合をハイ・レベル信号と判定
し、また基準電圧より低い転送信号が供給された場合を
ロウ・レベル信号と判定することで、転送信号のレベル
が見極められる。
【０００９】一方、差動転送方式の信号を受信する場合
には、先に説明したように位相のみが反転した２つの小
レベル信号が同時送信され、受信回路が保有する２つの
入力端子には、２つの信号がそのまま供給される。その
場合、一方の入力端子である反転相入力端子に対し、他
方の端子である正相入力端子に供給された信号レベルが
高ければ、ハイ・レベル信号と判定し、また、反転相入
力端子に対し正相入力端子に供給された信号レベルが低
ければ、ロウ・レベル信号と判定することで、転送信号
のレベルが見極められる。なお、以降の説明において
は、差動転送方式の信号を送受信する場合を例に説明を
行う。
には、先に説明したように位相のみが反転した２つの小
レベル信号が同時送信され、受信回路が保有する２つの
入力端子には、２つの信号がそのまま供給される。その
場合、一方の入力端子である反転相入力端子に対し、他
方の端子である正相入力端子に供給された信号レベルが
高ければ、ハイ・レベル信号と判定し、また、反転相入
力端子に対し正相入力端子に供給された信号レベルが低
ければ、ロウ・レベル信号と判定することで、転送信号
のレベルが見極められる。なお、以降の説明において
は、差動転送方式の信号を送受信する場合を例に説明を
行う。
【００１０】図７は、このような従来の入力・出力回路
の一例を示した図である。図７に示す入力・出力回路で
は、送信側（制御側）集積回路１は、伝送ライン４及び
入力端子ＩＮ，ＩＮＢを介して受信側（被制御側）集積
回路２と接続されている。集積回路１は、例えば、図示
しない入力手段より入力された論理信号又は集積回路２
を制御するための論理信号等を、小振幅信号に変換して
出力する出力回路３を有し、また、集積回路２は、集積
回路１から供給された小振幅信号を所定の振幅レベルに
増幅する入力回路５と、入力回路５から供給された信号
に基づいて動作する、入力回路５と同一チップ上に設け
られたＣＭＯＳ内部回路６とを有して構成されている。
さらに、伝送ライン４の対となるラインそれぞれに終端
抵抗Ｒｔがそれぞれ接続され、各伝送ラインはこの終端
抵抗Ｒｔを介して終端電圧（Ｖｔｔ）にて終端されてい
る。尚、インターフェース方式によっては、終端抵抗Ｒ
ｔのみで、終端電圧Ｖｔｔを利用しない場合もある。
の一例を示した図である。図７に示す入力・出力回路で
は、送信側（制御側）集積回路１は、伝送ライン４及び
入力端子ＩＮ，ＩＮＢを介して受信側（被制御側）集積
回路２と接続されている。集積回路１は、例えば、図示
しない入力手段より入力された論理信号又は集積回路２
を制御するための論理信号等を、小振幅信号に変換して
出力する出力回路３を有し、また、集積回路２は、集積
回路１から供給された小振幅信号を所定の振幅レベルに
増幅する入力回路５と、入力回路５から供給された信号
に基づいて動作する、入力回路５と同一チップ上に設け
られたＣＭＯＳ内部回路６とを有して構成されている。
さらに、伝送ライン４の対となるラインそれぞれに終端
抵抗Ｒｔがそれぞれ接続され、各伝送ラインはこの終端
抵抗Ｒｔを介して終端電圧（Ｖｔｔ）にて終端されてい
る。尚、インターフェース方式によっては、終端抵抗Ｒ
ｔのみで、終端電圧Ｖｔｔを利用しない場合もある。
【００１１】次に、図８に従来の入力回路の具体回路の
一例を示す。この回路は、送信側（制御側）集積回路１
から伝送ライン４を介して供給された小振幅信号（ＣＭ
ＯＳ内部回路６を制御するための論理信号等）を所定の
振幅（ＶＤＤフルスイング）に変換するための従来の回
路の一例である。
一例を示す。この回路は、送信側（制御側）集積回路１
から伝送ライン４を介して供給された小振幅信号（ＣＭ
ＯＳ内部回路６を制御するための論理信号等）を所定の
振幅（ＶＤＤフルスイング）に変換するための従来の回
路の一例である。
【００１２】図８において、伝送ライン４から供給され
た信号は、入力回路の２の増幅回路２１を構成するｐチ
ャネルＭＯＳトランジスタ（以降、単にｐＭＯＳトラン
ジスタという）Ｐ１，並びにｐＭＯＳトランジスタＰ２
のゲートにそれぞれ供給され、増幅回路２１にて増幅さ
れた信号はＮｏｄｅＡを介してインバータ回路２２に供
給され、インバータ回路２２から、送信側（制御側）集
積回路１にて小振幅信号に変換される前の論理信号が取
り出されるようになっている。なお、前記増幅回路２１
及びインバータ回路２２は同一集積回路（チップ）上に
形成されているものである。
た信号は、入力回路の２の増幅回路２１を構成するｐチ
ャネルＭＯＳトランジスタ（以降、単にｐＭＯＳトラン
ジスタという）Ｐ１，並びにｐＭＯＳトランジスタＰ２
のゲートにそれぞれ供給され、増幅回路２１にて増幅さ
れた信号はＮｏｄｅＡを介してインバータ回路２２に供
給され、インバータ回路２２から、送信側（制御側）集
積回路１にて小振幅信号に変換される前の論理信号が取
り出されるようになっている。なお、前記増幅回路２１
及びインバータ回路２２は同一集積回路（チップ）上に
形成されているものである。
【００１３】前記増幅回路２１は、定電流回路Ｉ１，ｐ
ＭＯＳトランジスタＰ１，Ｐ２，ｎＭＯＳトランジスタ
Ｎ１，Ｎ２から概略構成されていて、ｐＭＯＳトランジ
スタＰ１のドレインはｎＭＯＳトランジスタＮ２のドレ
インと接続され、ｎＭＯＳトランジスタＮ２のソースは
受信側（被制御側）集積回路２の有する所定の基準電位
点ＧＮＤと接続され、同様に、ｐＭＯＳトランジスタＰ
２のドレインはｎＭＯＳトランジスタＮ１のドレインと
接続され、ｎＭＯＳトランジスタＮ１のソースは基準電
位点ＧＮＤとそれぞれ接続されている。また、ｎＭＯＳ
トランジスタＮ１のドレイン（ｐＭＯＳトランジスタＰ
２のドレイン）は、ｎＭＯＳトランジスタＮ１及びｎＭ
ＯＳトランジスタＮ２のゲートと接続され、ｐＭＯＳト
ランジスタＰ１及びｐＭＯＳトランジスタＰ２のドレイ
ンは、定電流回路Ｉ１を介して受信側（被制御側）集積
回路２の有する所定の直流電圧供給源ＶＤＤとそれぞれ
接続されている。
ＭＯＳトランジスタＰ１，Ｐ２，ｎＭＯＳトランジスタ
Ｎ１，Ｎ２から概略構成されていて、ｐＭＯＳトランジ
スタＰ１のドレインはｎＭＯＳトランジスタＮ２のドレ
インと接続され、ｎＭＯＳトランジスタＮ２のソースは
受信側（被制御側）集積回路２の有する所定の基準電位
点ＧＮＤと接続され、同様に、ｐＭＯＳトランジスタＰ
２のドレインはｎＭＯＳトランジスタＮ１のドレインと
接続され、ｎＭＯＳトランジスタＮ１のソースは基準電
位点ＧＮＤとそれぞれ接続されている。また、ｎＭＯＳ
トランジスタＮ１のドレイン（ｐＭＯＳトランジスタＰ
２のドレイン）は、ｎＭＯＳトランジスタＮ１及びｎＭ
ＯＳトランジスタＮ２のゲートと接続され、ｐＭＯＳト
ランジスタＰ１及びｐＭＯＳトランジスタＰ２のドレイ
ンは、定電流回路Ｉ１を介して受信側（被制御側）集積
回路２の有する所定の直流電圧供給源ＶＤＤとそれぞれ
接続されている。
【００１４】さらに、前記インバータ回路２２は、ｐＭ
ＯＳトランジスタＰ３及びｎＭＯＳトランジスタＮ３か
ら概略構成されていて、ｐＭＯＳトランジスタＰ３のド
レインはｎＭＯＳトランジスタＮ３のドレインと接続さ
れ、ｎＭＯＳトランジスタＮ３のソースは基準電位点Ｇ
ＮＤと接続され、ｐＭＯＳトランジスタＰ３のドレイン
は、直流電圧供給源ＶＤＤとそれぞれ接続されている。
また、前記増幅回路２１を構成するｐＭＯＳトランジス
タＰ１のドレイン（ｎＭＯＳトランジスタＮ３のドレイ
ン）は、ＮｏｄｅＡを介して、前記インバータ回路２２
を構成するｐＭＯＳトランジスタＰ３及びｎＭＯＳトラ
ンジスタＮ３のゲートとそれぞれ接続されている。
ＯＳトランジスタＰ３及びｎＭＯＳトランジスタＮ３か
ら概略構成されていて、ｐＭＯＳトランジスタＰ３のド
レインはｎＭＯＳトランジスタＮ３のドレインと接続さ
れ、ｎＭＯＳトランジスタＮ３のソースは基準電位点Ｇ
ＮＤと接続され、ｐＭＯＳトランジスタＰ３のドレイン
は、直流電圧供給源ＶＤＤとそれぞれ接続されている。
また、前記増幅回路２１を構成するｐＭＯＳトランジス
タＰ１のドレイン（ｎＭＯＳトランジスタＮ３のドレイ
ン）は、ＮｏｄｅＡを介して、前記インバータ回路２２
を構成するｐＭＯＳトランジスタＰ３及びｎＭＯＳトラ
ンジスタＮ３のゲートとそれぞれ接続されている。
【００１５】次に、図９を参照しながら、従来の入力回
路５の動作について説明を行う。図９は、図８の入力回
路各部を流れる信号の状態を示したタイミングチャート
である。
路５の動作について説明を行う。図９は、図８の入力回
路各部を流れる信号の状態を示したタイミングチャート
である。
【００１６】さて、図８で示した回路の２つの入力端子
ＩＮ及びＩＮＢに、送信側（制御側）集積回路１から伝
送ライン４を介して、図９（ａ）に示す小振幅信号（論
理信号等）が入力されることにより、の区間におい
て、ｐＭＯＳトランジスタＰ１及びｎＭＯＳトランジス
タＮ３はオフ，ｐＭＯＳトランジスタＰ２及びｐＭＯＳ
トランジスタＰ３はオンとなり、の区間において、ｐ
ＭＯＳトランジスタＰ１はオフからオン，ｐＭＯＳトラ
ンジスタＰ２はオンからオフへと徐々に変化し、の区
間において、ｐＭＯＳトランジスタＰ１及びｎＭＯＳト
ランジスタＮ３はオン，ｐＭＯＳトランジスタＰ２及び
ｐＭＯＳトランジスタＰ３はオフとなり、図９における
の区間において、ｐＭＯＳトランジスタＰ１はオンか
らオフ，ｐＭＯＳトランジスタＰ２はオフからオンフへ
と徐々に変化し、の区間において、ｐＭＯＳトランジ
スタＰ１及びｎＭＯＳトランジスタＮ３はオフ，ｐＭＯ
ＳトランジスタＰ２及びｐＭＯＳトランジスタＰ３はオ
ンとなる。
ＩＮ及びＩＮＢに、送信側（制御側）集積回路１から伝
送ライン４を介して、図９（ａ）に示す小振幅信号（論
理信号等）が入力されることにより、の区間におい
て、ｐＭＯＳトランジスタＰ１及びｎＭＯＳトランジス
タＮ３はオフ，ｐＭＯＳトランジスタＰ２及びｐＭＯＳ
トランジスタＰ３はオンとなり、の区間において、ｐ
ＭＯＳトランジスタＰ１はオフからオン，ｐＭＯＳトラ
ンジスタＰ２はオンからオフへと徐々に変化し、の区
間において、ｐＭＯＳトランジスタＰ１及びｎＭＯＳト
ランジスタＮ３はオン，ｐＭＯＳトランジスタＰ２及び
ｐＭＯＳトランジスタＰ３はオフとなり、図９における
の区間において、ｐＭＯＳトランジスタＰ１はオンか
らオフ，ｐＭＯＳトランジスタＰ２はオフからオンフへ
と徐々に変化し、の区間において、ｐＭＯＳトランジ
スタＰ１及びｎＭＯＳトランジスタＮ３はオフ，ｐＭＯ
ＳトランジスタＰ２及びｐＭＯＳトランジスタＰ３はオ
ンとなる。
【００１７】これにより、すなわち、図８で示した回路
の２つの入力端子ＩＮ及びＩＮＢに、送信側（制御側）
集積回路１から伝送ライン４を介して、図９（ａ）に示
す小振幅信号（論理信号等）が、前記増幅回路２１を構
成するｐＭＯＳトランジスタＰ１及びＰ２のゲートに供
給されると、該増幅回路２１は、図９（ｂ）に示す信号
をＮｏｄｅＡを介して前記インバータ回路２２を構成す
るｐＭＯＳトランジスタＰ３及びｎＭＯＳトランジスタ
Ｎ３のゲートに供給する。そして、前記インバータ回路
２２は、図９（ｃ）に示す信号、すなわち送信側（制御
側）集積回路１から伝送ライン４を介して供給された小
振幅信号（ＣＭＯＳ内部回路６を制御するための論理信
号等）であって、所定の振幅（ＶＤＤフルスイング）に
変換された論理信号を、ＣＭＯＳ内部回路６に対して供
給する。
の２つの入力端子ＩＮ及びＩＮＢに、送信側（制御側）
集積回路１から伝送ライン４を介して、図９（ａ）に示
す小振幅信号（論理信号等）が、前記増幅回路２１を構
成するｐＭＯＳトランジスタＰ１及びＰ２のゲートに供
給されると、該増幅回路２１は、図９（ｂ）に示す信号
をＮｏｄｅＡを介して前記インバータ回路２２を構成す
るｐＭＯＳトランジスタＰ３及びｎＭＯＳトランジスタ
Ｎ３のゲートに供給する。そして、前記インバータ回路
２２は、図９（ｃ）に示す信号、すなわち送信側（制御
側）集積回路１から伝送ライン４を介して供給された小
振幅信号（ＣＭＯＳ内部回路６を制御するための論理信
号等）であって、所定の振幅（ＶＤＤフルスイング）に
変換された論理信号を、ＣＭＯＳ内部回路６に対して供
給する。
【００１８】ところで、通常、集積回路内部に作られる
トランジスタは、回路特性変動要素（電源電圧，温度，
製造プロセスによるバラツキ等）に起因して電気的特性
が変動し、特にＣＭＯＳ論理回路（インバータ回路２
２）においては、論理しきい値の変動が起こる。このた
め、特にインバータ回路２２におけるトランジスタのオ
ン／オフのタイミングにずれが発生するという問題が生
じる。なお、このトランジスタの製造プロセスによるバ
ラツキに起因した論理しきい値レベルの変動に伴う影響
は、増幅回路２１についても発生するが、インバータ回
路２２における場合と比べて小さいものであるので、こ
こではインバータ回路２２における影響についてのみ考
慮し、以下に詳細に説明を行う。
トランジスタは、回路特性変動要素（電源電圧，温度，
製造プロセスによるバラツキ等）に起因して電気的特性
が変動し、特にＣＭＯＳ論理回路（インバータ回路２
２）においては、論理しきい値の変動が起こる。このた
め、特にインバータ回路２２におけるトランジスタのオ
ン／オフのタイミングにずれが発生するという問題が生
じる。なお、このトランジスタの製造プロセスによるバ
ラツキに起因した論理しきい値レベルの変動に伴う影響
は、増幅回路２１についても発生するが、インバータ回
路２２における場合と比べて小さいものであるので、こ
こではインバータ回路２２における影響についてのみ考
慮し、以下に詳細に説明を行う。
【００１９】入力端子ＩＮ及びＩＮＢに、図９（ａ）に
示す小振幅信号（論理信号等）が入力され、タイミング
（ア）から（ウ）に示す期間において、入力端子ＩＮ及
びＩＮＢに入力された小振幅信号の振幅レベルが反転し
たとすると、図９（ｂ）に示す信号、すなわち、タイミ
ング（ア）におけるレベルからタイミング（ウ）におけ
るレベルに振幅レベルが変化する信号が、増幅回路２１
からＮｏｄｅＡを介してインバータ回路２２に供給され
る。なお、図９（ａ）の小振幅信号において、Ｖｏｆｆ
は該小振幅信号における振幅中心を示していて、Ｖｄｍ
は該小振幅信号における振幅レベルをそれぞれ示してい
る。また、Ｖｏｆｆ及びＶｄｍは、既述の低振幅インタ
フェース（ＧＴＬ，ＣＴＴ，ＬＶＤＳ，ＰＥＣＬ，並び
にＰＣＭＬ等）によって、それぞれの値が決められてい
る。
示す小振幅信号（論理信号等）が入力され、タイミング
（ア）から（ウ）に示す期間において、入力端子ＩＮ及
びＩＮＢに入力された小振幅信号の振幅レベルが反転し
たとすると、図９（ｂ）に示す信号、すなわち、タイミ
ング（ア）におけるレベルからタイミング（ウ）におけ
るレベルに振幅レベルが変化する信号が、増幅回路２１
からＮｏｄｅＡを介してインバータ回路２２に供給され
る。なお、図９（ａ）の小振幅信号において、Ｖｏｆｆ
は該小振幅信号における振幅中心を示していて、Ｖｄｍ
は該小振幅信号における振幅レベルをそれぞれ示してい
る。また、Ｖｏｆｆ及びＶｄｍは、既述の低振幅インタ
フェース（ＧＴＬ，ＣＴＴ，ＬＶＤＳ，ＰＥＣＬ，並び
にＰＣＭＬ等）によって、それぞれの値が決められてい
る。
【００２０】このとき、前記インバータ回路２２を構成
するトランジスタに、前述の製造プロセスによるバラツ
キに起因した論理しきい値レベルに変動が発生していな
い（正常である）とするとインバータ回路２２の信号反
転ポイントは図９（ｂ）のしきい値Ａとなり、図９
（ｃ）に示すように、前記インバータ回路２２は、タイ
ミング（イ）におけるＮｏｄｅＡを流れる信号の振幅レ
ベル（しきい値Ａ<適正値>）にて、ＶＤＤレベルから０
Ｖに出力反転する。同様に、インバータ回路２２は、タ
イミング（オ）におけるＮｏｄｅＡを流れる信号の振幅
レベル（同じくしきい値Ａ）にて、０ＶからＶＤＤレベ
ルに出力反転する。これにより、タイミング（イ）から
タイミング（オ）間での期間、振幅レベルがＶＤＤレベ
ルから０Ｖとなる矩形波が端子ＯＵＴを介し、ＣＭＯＳ
内部回路６に対して供給される。
するトランジスタに、前述の製造プロセスによるバラツ
キに起因した論理しきい値レベルに変動が発生していな
い（正常である）とするとインバータ回路２２の信号反
転ポイントは図９（ｂ）のしきい値Ａとなり、図９
（ｃ）に示すように、前記インバータ回路２２は、タイ
ミング（イ）におけるＮｏｄｅＡを流れる信号の振幅レ
ベル（しきい値Ａ<適正値>）にて、ＶＤＤレベルから０
Ｖに出力反転する。同様に、インバータ回路２２は、タ
イミング（オ）におけるＮｏｄｅＡを流れる信号の振幅
レベル（同じくしきい値Ａ）にて、０ＶからＶＤＤレベ
ルに出力反転する。これにより、タイミング（イ）から
タイミング（オ）間での期間、振幅レベルがＶＤＤレベ
ルから０Ｖとなる矩形波が端子ＯＵＴを介し、ＣＭＯＳ
内部回路６に対して供給される。
【００２１】一方、前記インバータ回路２２を構成する
トランジスタに、前述の製造プロセスによるバラツキに
起因した論理しきい値レベルに変動が発生した場合であ
って、インバータ回路２２の信号反転ポイント（以降、
単にしきい値ともいう）が高くなった場合には、例え
ば、図９（ｄ）に示すように、インバータ回路２２は、
タイミング（イ）と（ウ）の間においてＮｏｄｅＡを流
れる信号の振幅レベル（しきい値Ｂ<適正値より高い値
>）にて、ＶＤＤレベルから０Ｖに出力反転してしま
う。同様に、インバータ回路２２は、タイミング（エ）
と（オ）の間においてＮｏｄｅＡを流れる信号の振幅レ
ベル（同じくしきい値Ｂ）にて、０ＶからＶＤＤレベル
に出力反転する。
トランジスタに、前述の製造プロセスによるバラツキに
起因した論理しきい値レベルに変動が発生した場合であ
って、インバータ回路２２の信号反転ポイント（以降、
単にしきい値ともいう）が高くなった場合には、例え
ば、図９（ｄ）に示すように、インバータ回路２２は、
タイミング（イ）と（ウ）の間においてＮｏｄｅＡを流
れる信号の振幅レベル（しきい値Ｂ<適正値より高い値
>）にて、ＶＤＤレベルから０Ｖに出力反転してしま
う。同様に、インバータ回路２２は、タイミング（エ）
と（オ）の間においてＮｏｄｅＡを流れる信号の振幅レ
ベル（同じくしきい値Ｂ）にて、０ＶからＶＤＤレベル
に出力反転する。
【００２２】これにより、タイミング（イ）と（ウ）の
間において、ＮｏｄｅＡを流れる信号の振幅レベルが、
しきい値Ｂとなったときのタイミングから、タイミング
（エ）と（オ）の間において、ＮｏｄｅＡを流れる信号
の振幅レベルが、しきい値Ｂとなったときのタイミング
期間、振幅レベルがＶＤＤレベルから０Ｖとなる矩形
波、すなわち、インバータ回路２２のしきい値が、しき
い値Ａ<適正値>の場合と比べてＳｋｅｗＢに示すだけの
時間軸変動要素が、信号の立下り及び立ち上がりのタイ
ミングにおいて発生した矩形波が、端子ＯＵＴを介し、
ＣＭＯＳ内部回路６に対して供給されることになる。
間において、ＮｏｄｅＡを流れる信号の振幅レベルが、
しきい値Ｂとなったときのタイミングから、タイミング
（エ）と（オ）の間において、ＮｏｄｅＡを流れる信号
の振幅レベルが、しきい値Ｂとなったときのタイミング
期間、振幅レベルがＶＤＤレベルから０Ｖとなる矩形
波、すなわち、インバータ回路２２のしきい値が、しき
い値Ａ<適正値>の場合と比べてＳｋｅｗＢに示すだけの
時間軸変動要素が、信号の立下り及び立ち上がりのタイ
ミングにおいて発生した矩形波が、端子ＯＵＴを介し、
ＣＭＯＳ内部回路６に対して供給されることになる。
【００２３】同様に、インバータ回路２２を構成するト
ランジスタに、前述の製造プロセスによるバラツキに起
因した論理しきい値レベルに変動が発生している場合で
あって、インバータ回路２２の信号反転ポイント（しき
い値）が低くなった場合には、例えば、図９（ｅ）に示
すように、インバータ回路２２は、タイミング（ア）と
（イ）の間においてＮｏｄｅＡを流れる信号の振幅レベ
ル（しきい値Ｃ <適正値より低い値>）にて、ＶＤＤレ
ベルから０Ｖに出力反転し、タイミング（オ）と（カ）
の間においてＮｏｄｅＡを流れる信号の振幅レベル（同
じくしきい値Ｃ）にて、０ＶからＶＤＤレベルに出力反
転してしまう場合も発生し得る。
ランジスタに、前述の製造プロセスによるバラツキに起
因した論理しきい値レベルに変動が発生している場合で
あって、インバータ回路２２の信号反転ポイント（しき
い値）が低くなった場合には、例えば、図９（ｅ）に示
すように、インバータ回路２２は、タイミング（ア）と
（イ）の間においてＮｏｄｅＡを流れる信号の振幅レベ
ル（しきい値Ｃ <適正値より低い値>）にて、ＶＤＤレ
ベルから０Ｖに出力反転し、タイミング（オ）と（カ）
の間においてＮｏｄｅＡを流れる信号の振幅レベル（同
じくしきい値Ｃ）にて、０ＶからＶＤＤレベルに出力反
転してしまう場合も発生し得る。
【００２４】これにより、タイミング（ア）と（イ）の
間において、ＮｏｄｅＡを流れる信号の振幅レベルが、
しきい値Ｃとなったときのタイミングから、タイミング
タイミング（オ）と（カ）の間において、ＮｏｄｅＡを
流れる信号の振幅レベルが、しきい値Ｃとなったときの
タイミング期間、振幅レベルがＶＤＤレベルから０Ｖと
なる矩形波、すなわち、インバータ回路２２のしきい値
が、しきい値Ａ<適正値>の場合と比べてＳｋｅｗＣに示
すだけの時間軸変動要素が、信号の立下り及び立ち上が
りのタイミングにおいて発生した矩形波が、端子ＯＵＴ
を介し、ＣＭＯＳ内部回路６に対して供給されることに
なる。
間において、ＮｏｄｅＡを流れる信号の振幅レベルが、
しきい値Ｃとなったときのタイミングから、タイミング
タイミング（オ）と（カ）の間において、ＮｏｄｅＡを
流れる信号の振幅レベルが、しきい値Ｃとなったときの
タイミング期間、振幅レベルがＶＤＤレベルから０Ｖと
なる矩形波、すなわち、インバータ回路２２のしきい値
が、しきい値Ａ<適正値>の場合と比べてＳｋｅｗＣに示
すだけの時間軸変動要素が、信号の立下り及び立ち上が
りのタイミングにおいて発生した矩形波が、端子ＯＵＴ
を介し、ＣＭＯＳ内部回路６に対して供給されることに
なる。
【００２５】
【発明が解決しようとする課題】しかしながら、上記従
来の入出力回路にあっては、入力回路のインバータ回路
を構成するトランジスタ等の素子に、製造プロセスによ
るバラツキに起因した論理しきい値レベルの変動があっ
た場合、前記インバータ回路から、後段の論理回路等か
らなる内部回路に論理信号を出力する際、出力論理信号
にＳｋｅｗ（時間軸変動要素）が発生する。これによ
り、例えば、内部回路に出力される前記論理信号がオン
又はオフとなっている期間が、ハイ又はロウレベル信号
と認識できる最低限の論理保持区間、すなわち、ミニマ
ムパルスより短くなった場合に、前記内部回路にて、供
給された論理信号を正しく認識できなくなってしまう、
という問題があった。
来の入出力回路にあっては、入力回路のインバータ回路
を構成するトランジスタ等の素子に、製造プロセスによ
るバラツキに起因した論理しきい値レベルの変動があっ
た場合、前記インバータ回路から、後段の論理回路等か
らなる内部回路に論理信号を出力する際、出力論理信号
にＳｋｅｗ（時間軸変動要素）が発生する。これによ
り、例えば、内部回路に出力される前記論理信号がオン
又はオフとなっている期間が、ハイ又はロウレベル信号
と認識できる最低限の論理保持区間、すなわち、ミニマ
ムパルスより短くなった場合に、前記内部回路にて、供
給された論理信号を正しく認識できなくなってしまう、
という問題があった。
【００２６】この発明は、上述の事情に鑑みてなされた
もので、インバータ回路を構成するトランジスタ等の素
子に、製造プロセスによるバラツキに起因した論理しき
い値レベルの変動があった場合でも、後段の論理回路等
からなる内部回路にて、供給された論理信号を常に正し
く認識することが可能な論理信号出力を供給し得る入力
回路、出力回路及び入出力回路を提供することを目的と
している。
もので、インバータ回路を構成するトランジスタ等の素
子に、製造プロセスによるバラツキに起因した論理しき
い値レベルの変動があった場合でも、後段の論理回路等
からなる内部回路にて、供給された論理信号を常に正し
く認識することが可能な論理信号出力を供給し得る入力
回路、出力回路及び入出力回路を提供することを目的と
している。
【００２７】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、半導体デバイス間の信号伝
送の際に用いられ、かつ、入力段と出力段とを備えてな
る入力回路に係り、前記出力段のしきい値を検出するし
きい値検出手段を有し、該しきい値検出手段によって検
出された前記しきい値に応じて、前記入力段から前記出
力段へ供給される信号の振幅レベルが決定される構成と
なっていることを特徴としている。
に、請求項１記載の発明は、半導体デバイス間の信号伝
送の際に用いられ、かつ、入力段と出力段とを備えてな
る入力回路に係り、前記出力段のしきい値を検出するし
きい値検出手段を有し、該しきい値検出手段によって検
出された前記しきい値に応じて、前記入力段から前記出
力段へ供給される信号の振幅レベルが決定される構成と
なっていることを特徴としている。
【００２８】また、請求項２記載の発明は、半導体デバ
イス間の信号伝送の際に用いられ、かつ、入力段と出力
段とを備えてなる入力回路に係り、前記出力段のしきい
値を検出するしきい値検出手段を有し、前記しきい値検
出手段によって検出された前記出力段のしきい値と、前
記入力段が前記出力段へ供給する信号の振幅中心レベル
とを検出，比較し、双方の値が同等となるように、前記
入力段に供給する電流値を制御して、前記入力段からの
供給信号の振幅中心が、前記しきい値検出手段によって
検出された出力段のしきい値変動に応じて決定される構
成となっていることを特徴としている。
イス間の信号伝送の際に用いられ、かつ、入力段と出力
段とを備えてなる入力回路に係り、前記出力段のしきい
値を検出するしきい値検出手段を有し、前記しきい値検
出手段によって検出された前記出力段のしきい値と、前
記入力段が前記出力段へ供給する信号の振幅中心レベル
とを検出，比較し、双方の値が同等となるように、前記
入力段に供給する電流値を制御して、前記入力段からの
供給信号の振幅中心が、前記しきい値検出手段によって
検出された出力段のしきい値変動に応じて決定される構
成となっていることを特徴としている。
【００２９】また、請求項３記載の発明は、請求項１又
は２記載の入力回路に係り、前記出力段のしきい値検出
手段は、前記出力段と同等のしきい値を持つことを特徴
としている。
は２記載の入力回路に係り、前記出力段のしきい値検出
手段は、前記出力段と同等のしきい値を持つことを特徴
としている。
【００３０】また、請求項４記載の発明は、請求項１，
２又は３記載の入力回路に係り、前記出力段のしきい値
検出手段は、同一製造プロセスによって同一基板上に生
成された、同一集積回路内における複数のトランジスタ
から形成されるＣＭＯＳ論理回路から得られることを特
徴としている。
２又は３記載の入力回路に係り、前記出力段のしきい値
検出手段は、同一製造プロセスによって同一基板上に生
成された、同一集積回路内における複数のトランジスタ
から形成されるＣＭＯＳ論理回路から得られることを特
徴としている。
【００３１】また、請求項５記載の発明は、請求項４記
載の入力回路に係り、前記ＣＭＯＳ論理回路は、１つ以
上のＮＭＯＳトランジスタおよび１つ以上のＰＭＯＳト
ランジスタにて構成されることを特徴としている。
載の入力回路に係り、前記ＣＭＯＳ論理回路は、１つ以
上のＮＭＯＳトランジスタおよび１つ以上のＰＭＯＳト
ランジスタにて構成されることを特徴としている。
【００３２】また、請求項６記載の発明は、半導体デバ
イス間の信号伝送の際に用いられ、かつ、入力段と出力
段とを備えてなる入力回路に係り、前記入力段の出力信
号の振幅中心レベルを、前記出力段のしきい値変動に応
じた信号レベルに変換して、前記出力段に供給すること
を特徴としている。
イス間の信号伝送の際に用いられ、かつ、入力段と出力
段とを備えてなる入力回路に係り、前記入力段の出力信
号の振幅中心レベルを、前記出力段のしきい値変動に応
じた信号レベルに変換して、前記出力段に供給すること
を特徴としている。
【００３３】また、請求項７記載の発明は、半導体デバ
イス間の信号伝送の際に用いられ、かつ、入力段と出力
段とを備えてなる入力回路における入力信号処理方法に
係り、前記入力回路を構成している入力段と前記段のう
ち、前記入力段から前記出力段へ供給する出力信号の振
幅中心を、前記出力段のしきい値変動に連動させること
を特徴としている。
イス間の信号伝送の際に用いられ、かつ、入力段と出力
段とを備えてなる入力回路における入力信号処理方法に
係り、前記入力回路を構成している入力段と前記段のう
ち、前記入力段から前記出力段へ供給する出力信号の振
幅中心を、前記出力段のしきい値変動に連動させること
を特徴としている。
【００３４】また、請求項８記載の発明は、請求項１乃
至６のいずれか１に記載の入力回路に係り、前記入力段
から前記出力段へ供給される出力信号の振幅は、前記入
力段に供給される入力信号の振幅と同等あるいはそれ以
上であることを特徴としている。
至６のいずれか１に記載の入力回路に係り、前記入力段
から前記出力段へ供給される出力信号の振幅は、前記入
力段に供給される入力信号の振幅と同等あるいはそれ以
上であることを特徴としている。
【００３５】また、請求項９記載の発明は、請求項１乃
至６のいずれか１に記載の入力回路に係り、前記入力段
から前記出力段へ供給される出力信号の振幅は、前記入
力段に供給される入力信号の振幅と同等あるいはそれ以
下であることを特徴としている。
至６のいずれか１に記載の入力回路に係り、前記入力段
から前記出力段へ供給される出力信号の振幅は、前記入
力段に供給される入力信号の振幅と同等あるいはそれ以
下であることを特徴としている。
【００３６】また、請求項１０記載の発明は、半導体デ
バイス間の信号伝送の際に用いられる出力回路であっ
て、前記出力回路に供給された信号を、予め規定された
振幅および振幅中心レベルに変換して、小振幅伝送信号
を生成することを特徴としている。
バイス間の信号伝送の際に用いられる出力回路であっ
て、前記出力回路に供給された信号を、予め規定された
振幅および振幅中心レベルに変換して、小振幅伝送信号
を生成することを特徴としている。
【００３７】また、請求項１１記載の発明は、伝送ライ
ンを経由した半導体デバイス間で用いられる入出力回路
に係り、前記請求項１０に記載の出力回路と、前記請求
項１乃至６又は８のいずれか１に記載の入力回路と、前
記出力回路と入力回路とを接続する伝送ラインと、を備
えてなることを特徴としている。
ンを経由した半導体デバイス間で用いられる入出力回路
に係り、前記請求項１０に記載の出力回路と、前記請求
項１乃至６又は８のいずれか１に記載の入力回路と、前
記出力回路と入力回路とを接続する伝送ラインと、を備
えてなることを特徴としている。
【００３８】また、請求項１２記載の発明は、半導体デ
バイス間の信号伝送の際に用いられ、供給された小振幅
信号を、電源電圧に等しいフルスイング振幅又はそれに
近い値まで増幅された論理信号として供給する入力回路
に係り、前記小振幅信号の振幅中心レベルを出力すると
共に、前記小振幅信号を所定の振幅レベルの論理信号に
増幅変換する増幅部と、前記増幅部からの出力信号を受
信するＣＭＯＳ論理回路の信号反転ポイント電圧を検出
するしきい値検出手段と、前記増幅部における増幅率お
よび増幅信号振幅中心レベルを制御する定電流回路と、
前記増幅部から出力された信号振幅中心レベルと、前記
しきい値検出手段により検出された前記ＣＭＯＳ論理回
路の信号反転ポイント電圧とを比較し、前記増幅部によ
り増幅される信号の振幅中心レベルが、前記ＣＭＯＳ論
理回路の信号反転ポイント電圧となるように、前記定電
流回路に対してフィードバックをかける帰還増幅器とを
備えてなることを特徴としている。
バイス間の信号伝送の際に用いられ、供給された小振幅
信号を、電源電圧に等しいフルスイング振幅又はそれに
近い値まで増幅された論理信号として供給する入力回路
に係り、前記小振幅信号の振幅中心レベルを出力すると
共に、前記小振幅信号を所定の振幅レベルの論理信号に
増幅変換する増幅部と、前記増幅部からの出力信号を受
信するＣＭＯＳ論理回路の信号反転ポイント電圧を検出
するしきい値検出手段と、前記増幅部における増幅率お
よび増幅信号振幅中心レベルを制御する定電流回路と、
前記増幅部から出力された信号振幅中心レベルと、前記
しきい値検出手段により検出された前記ＣＭＯＳ論理回
路の信号反転ポイント電圧とを比較し、前記増幅部によ
り増幅される信号の振幅中心レベルが、前記ＣＭＯＳ論
理回路の信号反転ポイント電圧となるように、前記定電
流回路に対してフィードバックをかける帰還増幅器とを
備えてなることを特徴としている。
【００３９】また、請求項１３記載の発明は、半導体デ
バイス間の信号伝送の際に用いられ、供給された小振幅
信号を、電源電圧に等しいフルスイング振幅又はそれに
近い値まで増幅された論理信号として供給する入力回路
に係り、前記小振幅信号の振幅中心レベルを検出する振
幅中心電圧検出回路と、前記小振幅信号を所定の振幅レ
ベルの論理信号に増幅変換する増幅回路と、前記増幅回
路における増幅率および増幅信号振幅中心レベルを制御
する定電流回路と、前記増幅回路により増幅された信号
を前記論理信号に変換するＣＭＯＳ論理回路と、前記Ｃ
ＭＯＳ論理回路の信号反転ポイント電圧を検出するしき
い値検出手段と、前記振幅中心電圧検出回路により検出
された振幅中心レベルと、前記しきい値検出手段により
検出された前記ＣＭＯＳ論理回路の信号反転ポイント電
圧とを比較し、前記増幅回路により増幅される信号の振
幅中心レベルが、前記ＣＭＯＳ論理回路の信号反転ポイ
ント電圧となるように、前記定電流回路に対してフィー
ドバックをかける帰還増幅器とを備えてなることを特徴
としている。
バイス間の信号伝送の際に用いられ、供給された小振幅
信号を、電源電圧に等しいフルスイング振幅又はそれに
近い値まで増幅された論理信号として供給する入力回路
に係り、前記小振幅信号の振幅中心レベルを検出する振
幅中心電圧検出回路と、前記小振幅信号を所定の振幅レ
ベルの論理信号に増幅変換する増幅回路と、前記増幅回
路における増幅率および増幅信号振幅中心レベルを制御
する定電流回路と、前記増幅回路により増幅された信号
を前記論理信号に変換するＣＭＯＳ論理回路と、前記Ｃ
ＭＯＳ論理回路の信号反転ポイント電圧を検出するしき
い値検出手段と、前記振幅中心電圧検出回路により検出
された振幅中心レベルと、前記しきい値検出手段により
検出された前記ＣＭＯＳ論理回路の信号反転ポイント電
圧とを比較し、前記増幅回路により増幅される信号の振
幅中心レベルが、前記ＣＭＯＳ論理回路の信号反転ポイ
ント電圧となるように、前記定電流回路に対してフィー
ドバックをかける帰還増幅器とを備えてなることを特徴
としている。
【００４０】また、請求項１４記載の発明は、半導体デ
バイス間の信号伝送の際に用いられ、供給された小振幅
信号を、電源電圧に等しいフルスイング振幅又はそれに
近い値まで増幅された論理信号として供給する入力回路
に係り、前記小振幅信号の中心レベルを制御するレベル
変換回路と、前記レベル変換回路から供給される信号振
幅中心レベルを検出する振幅中心電圧検出回路と、前記
レベル変換回路からの出力信号を受信するＣＭＯＳ論理
回路の信号反転ポイント電圧を検出するしきい値検出手
段と、前記レベル変換回路のレベルシフト量を制御する
定電流回路と、前記レベル変換回路から出力された信号
振幅中心レベルと、前記しきい値検出手段により検出さ
れた前記ＣＭＯＳ論理回路の信号反転ポイント電圧とを
比較し、前記レベル変換回路から出力された信号振幅中
心レベルが、前記ＣＭＯＳ論理回路の信号反転ポイント
電圧となるように、前記定電流回路に対してフィードバ
ックをかける帰還増幅器とを備えてなることを特徴とし
ている。
バイス間の信号伝送の際に用いられ、供給された小振幅
信号を、電源電圧に等しいフルスイング振幅又はそれに
近い値まで増幅された論理信号として供給する入力回路
に係り、前記小振幅信号の中心レベルを制御するレベル
変換回路と、前記レベル変換回路から供給される信号振
幅中心レベルを検出する振幅中心電圧検出回路と、前記
レベル変換回路からの出力信号を受信するＣＭＯＳ論理
回路の信号反転ポイント電圧を検出するしきい値検出手
段と、前記レベル変換回路のレベルシフト量を制御する
定電流回路と、前記レベル変換回路から出力された信号
振幅中心レベルと、前記しきい値検出手段により検出さ
れた前記ＣＭＯＳ論理回路の信号反転ポイント電圧とを
比較し、前記レベル変換回路から出力された信号振幅中
心レベルが、前記ＣＭＯＳ論理回路の信号反転ポイント
電圧となるように、前記定電流回路に対してフィードバ
ックをかける帰還増幅器とを備えてなることを特徴とし
ている。
【００４１】また、請求項１５記載の発明は、半導体デ
バイス間の信号伝送の際に用いられ、供給された小振幅
信号を、電源電圧に等しいフルスイング振幅又はそれに
近い値まで増幅された論理信号として供給する入力回路
に係り、前記小振幅信号の中心レベルを制御するレベル
変換回路と、前記レベル変換回路から供給される信号振
幅中心レベルを検出する振幅中心電圧検出回路と、前記
レベル変換回路によりレベルシフトされた信号を前記論
理信号に変換するＣＭＯＳ論理回路と、前記ＣＭＯＳ論
理回路の信号反転ポイント電圧を検出するしきい値検出
手段と、前記レベル変換回路のレベルシフト量を制御す
る定電流回路と、前記振幅中心電圧検出回路から出力さ
れた信号振幅中心レベルと、前記しきい値検出手段によ
り検出された前記ＣＭＯＳ論理回路の信号反転ポイント
電圧とを比較し、前記レベル変換回路から出力された信
号振幅中心が、前記ＣＭＯＳ論理回路の信号反転ポイン
ト電圧となるように、前記定電流回路に対してフィード
バックをかける帰還増幅器とを備えてなることを特徴と
している。
バイス間の信号伝送の際に用いられ、供給された小振幅
信号を、電源電圧に等しいフルスイング振幅又はそれに
近い値まで増幅された論理信号として供給する入力回路
に係り、前記小振幅信号の中心レベルを制御するレベル
変換回路と、前記レベル変換回路から供給される信号振
幅中心レベルを検出する振幅中心電圧検出回路と、前記
レベル変換回路によりレベルシフトされた信号を前記論
理信号に変換するＣＭＯＳ論理回路と、前記ＣＭＯＳ論
理回路の信号反転ポイント電圧を検出するしきい値検出
手段と、前記レベル変換回路のレベルシフト量を制御す
る定電流回路と、前記振幅中心電圧検出回路から出力さ
れた信号振幅中心レベルと、前記しきい値検出手段によ
り検出された前記ＣＭＯＳ論理回路の信号反転ポイント
電圧とを比較し、前記レベル変換回路から出力された信
号振幅中心が、前記ＣＭＯＳ論理回路の信号反転ポイン
ト電圧となるように、前記定電流回路に対してフィード
バックをかける帰還増幅器とを備えてなることを特徴と
している。
【００４２】また、請求項１６記載の発明は、請求項１
２乃至１５のいずれか１に記載の入力回路に係り、前記
しきい値検出手段が、前記ＣＭＯＳ論理回路と同一の回
路構成であって、それぞれ複数のトランジスタから構成
され、対応する各トランジスタは、同一集積回路内の同
一基板上に同一製造プロセスによって同一構造に生成さ
れていることを特徴とする。
２乃至１５のいずれか１に記載の入力回路に係り、前記
しきい値検出手段が、前記ＣＭＯＳ論理回路と同一の回
路構成であって、それぞれ複数のトランジスタから構成
され、対応する各トランジスタは、同一集積回路内の同
一基板上に同一製造プロセスによって同一構造に生成さ
れていることを特徴とする。
【００４３】また、請求項１７記載の発明は、請求項１
２乃至１６のいずれか１に記載の入力回路に係り、前記
しきい値検出手段が、前記ＣＭＯＳ論理回路と同等のし
きい値を持つことを特徴としている。
２乃至１６のいずれか１に記載の入力回路に係り、前記
しきい値検出手段が、前記ＣＭＯＳ論理回路と同等のし
きい値を持つことを特徴としている。
【００４４】また、請求項１８記載の発明は、請求項１
２乃至１７のいずれか１に記載の入力回路に係り、前記
しきい値検出回路が、同一製造プロセスによって同一基
板上に生成された、同一集積回路内における複数のトラ
ンジスタから形成されるＣＭＯＳ論理回路から得られる
ことを特徴としている。
２乃至１７のいずれか１に記載の入力回路に係り、前記
しきい値検出回路が、同一製造プロセスによって同一基
板上に生成された、同一集積回路内における複数のトラ
ンジスタから形成されるＣＭＯＳ論理回路から得られる
ことを特徴としている。
【００４５】また、請求項１９記載の発明は、請求項１
２乃至１８のいずれか１に記載の入力回路に係り、前記
ＣＭＯＳ論理回路が、１つ以上のＮＭＯＳトランジスタ
および１つ以上のＰＭＯＳトランジスタにて構成される
ことを特徴としている。
２乃至１８のいずれか１に記載の入力回路に係り、前記
ＣＭＯＳ論理回路が、１つ以上のＮＭＯＳトランジスタ
および１つ以上のＰＭＯＳトランジスタにて構成される
ことを特徴としている。
【００４６】また、請求項２０記載の発明は、請求項１
２乃至１９のいずれか１に記載の入力回路に係り、前記
ＣＭＯＳ論理回路が、ＣＭＯＳインバータ回路であるこ
とを特徴としている。
２乃至１９のいずれか１に記載の入力回路に係り、前記
ＣＭＯＳ論理回路が、ＣＭＯＳインバータ回路であるこ
とを特徴としている。
【００４７】請求項２１記載の発明は、半導体デバイス
間の信号伝送の際に用いられ、供給された入力信号を、
所定の低振幅インタフェースの規格に基いた小振幅の伝
送信号に変換して供給する出力回路に係り、前記小振幅
の伝送信号の出力中心レベルを設定するための電圧を発
生する定電圧発生手段と、前記出力伝送信号から出力中
心レベルを検出すると共に、該出力伝送信号の振幅を所
定の振幅に変換する出力部と、前記供給された伝送信号
の出力中心レベルをシフトするための定電圧回路と、前
記出力部により検出された出力中心レベルと前記定電圧
発生手段の発生する電圧とを比較し、前記出力部から出
力される小振幅信号の出力中心レベルが、前記定電圧発
生手段により設定された値となるように、前記定電圧回
路に対してフィードバックをかける帰還増幅器とを備え
てなることを特徴としている。
間の信号伝送の際に用いられ、供給された入力信号を、
所定の低振幅インタフェースの規格に基いた小振幅の伝
送信号に変換して供給する出力回路に係り、前記小振幅
の伝送信号の出力中心レベルを設定するための電圧を発
生する定電圧発生手段と、前記出力伝送信号から出力中
心レベルを検出すると共に、該出力伝送信号の振幅を所
定の振幅に変換する出力部と、前記供給された伝送信号
の出力中心レベルをシフトするための定電圧回路と、前
記出力部により検出された出力中心レベルと前記定電圧
発生手段の発生する電圧とを比較し、前記出力部から出
力される小振幅信号の出力中心レベルが、前記定電圧発
生手段により設定された値となるように、前記定電圧回
路に対してフィードバックをかける帰還増幅器とを備え
てなることを特徴としている。
【００４８】また、請求項２２記載の発明は、半導体デ
バイス間の信号伝送の際に用いられ、供給された入力信
号を、所定の低振幅インタフェースの規格に基いた小振
幅の伝送信号に変換して供給する出力回路に係り、前記
小振幅の出力伝送信号の出力中心レベル電圧を発生する
基準電圧発生手段と、前記出力伝送信号から出力中心レ
ベルを検出する出力中心電圧検出回路と、前記出力伝送
信号の出力中心レベルをシフトするための定電圧回路
と、前記出力中心電圧検出回路により検出された出力中
心レベルと、前記基準電圧発生手段の発生する電圧とを
比較し、前記出力伝送信号の出力中心レベルが、前記基
準電圧発生手段の発生する電圧となるように、前記定電
圧回路に対してフィードバックをかける帰還増幅器と、
前記供給された入力信号の振幅を所定の小振幅レベルに
変換する振幅レベル変換手段とを備えてなることを特徴
としている。
バイス間の信号伝送の際に用いられ、供給された入力信
号を、所定の低振幅インタフェースの規格に基いた小振
幅の伝送信号に変換して供給する出力回路に係り、前記
小振幅の出力伝送信号の出力中心レベル電圧を発生する
基準電圧発生手段と、前記出力伝送信号から出力中心レ
ベルを検出する出力中心電圧検出回路と、前記出力伝送
信号の出力中心レベルをシフトするための定電圧回路
と、前記出力中心電圧検出回路により検出された出力中
心レベルと、前記基準電圧発生手段の発生する電圧とを
比較し、前記出力伝送信号の出力中心レベルが、前記基
準電圧発生手段の発生する電圧となるように、前記定電
圧回路に対してフィードバックをかける帰還増幅器と、
前記供給された入力信号の振幅を所定の小振幅レベルに
変換する振幅レベル変換手段とを備えてなることを特徴
としている。
【００４９】また、請求項２３記載の発明は、伝送ライ
ンを経由した半導体デバイス間で用いられる入出力回路
に係り、前記請求項１２乃至２０のいずれか１に記載の
入力回路と、前記請求項２１又は２２に記載の出力回路
と、前記出力回路と入力回路とを接続する伝送ラインと
を備えてなることを特徴としている。
ンを経由した半導体デバイス間で用いられる入出力回路
に係り、前記請求項１２乃至２０のいずれか１に記載の
入力回路と、前記請求項２１又は２２に記載の出力回路
と、前記出力回路と入力回路とを接続する伝送ラインと
を備えてなることを特徴としている。
【００５０】
【作用】この発明の構成によれば、受信回路を構成する
論理デバイス等における論理しきい値と、供給された信
号の振幅中心を予めセンスし、前記供給された信号が増
幅回路にて任意の値に増幅される際、前記論理デバイス
等における論理しきい値と、前記増幅される信号の振幅
中心とが同じ値となるように、帰還増幅器を利用して、
前記増幅回路のゲインを決定する電流発生回路にフィー
ドバック信号を供給することで、回路特性変動要素（電
源電圧，温度，製造バラツキ等）により発生する前記論
理デバイス等における論理しきい値の変化に伴う遅延時
間変動要素（Ｓｋｅｗ）を排除することができる。
論理デバイス等における論理しきい値と、供給された信
号の振幅中心を予めセンスし、前記供給された信号が増
幅回路にて任意の値に増幅される際、前記論理デバイス
等における論理しきい値と、前記増幅される信号の振幅
中心とが同じ値となるように、帰還増幅器を利用して、
前記増幅回路のゲインを決定する電流発生回路にフィー
ドバック信号を供給することで、回路特性変動要素（電
源電圧，温度，製造バラツキ等）により発生する前記論
理デバイス等における論理しきい値の変化に伴う遅延時
間変動要素（Ｓｋｅｗ）を排除することができる。
【００５１】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である入力・出力回路の
電気的構成を示す回路図、図２は、同入力・出力回路を
構成する入力回路の具体的構成を示す回路図、また、図
３は、同入力回路の各部を流れる信号の状態を示すタイ
ミングチャートである。この例の入力・出力回路は、図
１に示すように、伝送ライン４及び入力端子ＩＮ，ＩＮ
Ｂを介して互いに接続された送信側（制御側）集積回路
１ａと、受信側（被制御側）集積回路２ａとから概略構
成されている。集積回路１ａには、例えば、入力端子ｉ
ｎ，ｉｎｂより入力された論理信号、又は集積回路２ａ
を制御するための信号等を、小振幅信号に変換すると共
に波形整形して出力する出力回路３ａが設けられてお
り、また、集積回路２ａには、集積回路１ａより供給さ
れた小振幅信号を所定の振幅レベルに増幅すると共に波
形整形する入力回路５ａと、入力回路５ａから供給され
た信号に基づいて動作する、入力回路５と同一チップ内
に設けられたＣＭＯＳ内部回路１６とが設けられてい
る。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である入力・出力回路の
電気的構成を示す回路図、図２は、同入力・出力回路を
構成する入力回路の具体的構成を示す回路図、また、図
３は、同入力回路の各部を流れる信号の状態を示すタイ
ミングチャートである。この例の入力・出力回路は、図
１に示すように、伝送ライン４及び入力端子ＩＮ，ＩＮ
Ｂを介して互いに接続された送信側（制御側）集積回路
１ａと、受信側（被制御側）集積回路２ａとから概略構
成されている。集積回路１ａには、例えば、入力端子ｉ
ｎ，ｉｎｂより入力された論理信号、又は集積回路２ａ
を制御するための信号等を、小振幅信号に変換すると共
に波形整形して出力する出力回路３ａが設けられてお
り、また、集積回路２ａには、集積回路１ａより供給さ
れた小振幅信号を所定の振幅レベルに増幅すると共に波
形整形する入力回路５ａと、入力回路５ａから供給され
た信号に基づいて動作する、入力回路５と同一チップ内
に設けられたＣＭＯＳ内部回路１６とが設けられてい
る。
【００５２】ここで、出力回路３ａは、小振幅信号の出
力中心レベルを設定する定電圧発生手段１２と、入力端
子ｉｎ，ｉｎｂより入力された信号を、既述の低振幅イ
ンタフェース（ＧＴＬ，ＣＴＴ，ＬＶＤＳ，ＰＥＣＬ，
並びにＰＣＭＬ等）によってそれぞれ決められている振
幅及び振幅中心レベルに変換して出力端子ｏｕｔ，ｏｕ
ｔｂに出力する出力部１１と、前記小振幅信号の出力中
心レベルをシフトするための定電圧回路１０と、前記出
力部１１より供給された入力端子ｉｎ，ｉｎｂより入力
された信号の出力中心レベルと定電圧発生手段１２より
供給された電圧を比較して、前記出力部１１より出力端
子ｏｕｔ，ｏｕｔｂに出力される小振幅信号の出力中心
レベルが、定電圧発生手段１２により設定された電圧と
なるように定電圧回路１０に対してフィードバックをか
ける帰還増幅器Ａ１とから構成される。
力中心レベルを設定する定電圧発生手段１２と、入力端
子ｉｎ，ｉｎｂより入力された信号を、既述の低振幅イ
ンタフェース（ＧＴＬ，ＣＴＴ，ＬＶＤＳ，ＰＥＣＬ，
並びにＰＣＭＬ等）によってそれぞれ決められている振
幅及び振幅中心レベルに変換して出力端子ｏｕｔ，ｏｕ
ｔｂに出力する出力部１１と、前記小振幅信号の出力中
心レベルをシフトするための定電圧回路１０と、前記出
力部１１より供給された入力端子ｉｎ，ｉｎｂより入力
された信号の出力中心レベルと定電圧発生手段１２より
供給された電圧を比較して、前記出力部１１より出力端
子ｏｕｔ，ｏｕｔｂに出力される小振幅信号の出力中心
レベルが、定電圧発生手段１２により設定された電圧と
なるように定電圧回路１０に対してフィードバックをか
ける帰還増幅器Ａ１とから構成される。
【００５３】また、入力回路５ａは、既述の製造プロセ
スによるバラツキに起因してＣＭＯＳ論理回路（インバ
ータ回路等）を構成するトランジスタに発生する、当該
インバータ回路等の信号反転ポイント（しきい値）を検
出するしきい値検出回路１５と、入力端子ＩＮ，ＩＮＢ
より入力された小振幅信号の振幅中心レベルを出力する
と共に、小振幅信号を所定の振幅レベル（ＣＭＯＳ内部
回路１６が動作可能な振幅レベル）に増幅し、ＣＭＯＳ
内部回路１６が処理可能な論理信号（矩形波）に変換
し、出力端子ｏｕｔを介してＣＭＯＳ内部回路１６に供
給する増幅部１４と、入力端子ＩＮ，ＩＮＢより入力さ
れた小振幅信号の増幅率及び振幅中心レベルを変えるた
めの定電流回路１３と、入力端子ＩＮ，ＩＮＢより入力
された小振幅信号の振幅中心レベルとしきい値検出回路
１５より供給された電圧とを比較して、前記増幅部４に
より増幅される信号の振幅中心が、しきい値検出回路１
５により設定された電圧となるように、定電流回路１３
に対してフィードバックをかける帰還増幅器Ａ２とから
構成される。
スによるバラツキに起因してＣＭＯＳ論理回路（インバ
ータ回路等）を構成するトランジスタに発生する、当該
インバータ回路等の信号反転ポイント（しきい値）を検
出するしきい値検出回路１５と、入力端子ＩＮ，ＩＮＢ
より入力された小振幅信号の振幅中心レベルを出力する
と共に、小振幅信号を所定の振幅レベル（ＣＭＯＳ内部
回路１６が動作可能な振幅レベル）に増幅し、ＣＭＯＳ
内部回路１６が処理可能な論理信号（矩形波）に変換
し、出力端子ｏｕｔを介してＣＭＯＳ内部回路１６に供
給する増幅部１４と、入力端子ＩＮ，ＩＮＢより入力さ
れた小振幅信号の増幅率及び振幅中心レベルを変えるた
めの定電流回路１３と、入力端子ＩＮ，ＩＮＢより入力
された小振幅信号の振幅中心レベルとしきい値検出回路
１５より供給された電圧とを比較して、前記増幅部４に
より増幅される信号の振幅中心が、しきい値検出回路１
５により設定された電圧となるように、定電流回路１３
に対してフィードバックをかける帰還増幅器Ａ２とから
構成される。
【００５４】この例の入力回路５ａは、図２に示すよう
に、送信側（制御側）集積回路１ａより伝送ライン４を
介して供給された小振幅信号（ＣＭＯＳ内部回路１６を
制御するための論理信号等）を、所定の振幅（ＶＤＤフ
ルスイング）に変換するための回路である。
に、送信側（制御側）集積回路１ａより伝送ライン４を
介して供給された小振幅信号（ＣＭＯＳ内部回路１６を
制御するための論理信号等）を、所定の振幅（ＶＤＤフ
ルスイング）に変換するための回路である。
【００５５】図２において、伝送ライン４より入力端子
ＩＮ，ＩＮＢを介して供給された信号は、入力回路５ａ
の増幅回路２３（入力段）を構成するｐＭＯＳトランジ
スタＰ１，並びにｐＭＯＳトランジスタＰ２のゲートに
それぞれ供給される。増幅回路２３にて増幅された信号
は、ＮｏｄｅＡを介してＣＭＯＳ論理回路の一例である
インバータ回路２４（出力段）に供給されると共に、該
信号の振幅中心が抵抗素子Ｒ１及びＲ２によって検出さ
れ、振幅中心検出信号（振幅中心電圧）として帰還増幅
器Ａ３の非反転入力端に供給される。一方、帰還増幅器
Ａ３の反転入力端には、インバータ回路２４の信号反転
ポイント（しきい値）を検出するしきい値検出回路１５
よりインバータしきい値（スレッショルド電圧）が供給
されていて、帰還増幅器Ａ３は、非反転入力端に供給さ
れた振幅中心検出信号（振幅中心レベル）と、反転入力
端に供給されたインバータしきい値（スレッショルド電
圧）に基いて、増幅回路２３により増幅される信号の振
幅中心が、前記インバータしきい値となるように、該増
幅回路２３にフィードバック（帰還）信号を出力する。
これにより、インバータ回路２４より、送信側（制御
側）集積回路１ａにて小振幅信号に変換される前の論理
信号が取り出されるようになっている。
ＩＮ，ＩＮＢを介して供給された信号は、入力回路５ａ
の増幅回路２３（入力段）を構成するｐＭＯＳトランジ
スタＰ１，並びにｐＭＯＳトランジスタＰ２のゲートに
それぞれ供給される。増幅回路２３にて増幅された信号
は、ＮｏｄｅＡを介してＣＭＯＳ論理回路の一例である
インバータ回路２４（出力段）に供給されると共に、該
信号の振幅中心が抵抗素子Ｒ１及びＲ２によって検出さ
れ、振幅中心検出信号（振幅中心電圧）として帰還増幅
器Ａ３の非反転入力端に供給される。一方、帰還増幅器
Ａ３の反転入力端には、インバータ回路２４の信号反転
ポイント（しきい値）を検出するしきい値検出回路１５
よりインバータしきい値（スレッショルド電圧）が供給
されていて、帰還増幅器Ａ３は、非反転入力端に供給さ
れた振幅中心検出信号（振幅中心レベル）と、反転入力
端に供給されたインバータしきい値（スレッショルド電
圧）に基いて、増幅回路２３により増幅される信号の振
幅中心が、前記インバータしきい値となるように、該増
幅回路２３にフィードバック（帰還）信号を出力する。
これにより、インバータ回路２４より、送信側（制御
側）集積回路１ａにて小振幅信号に変換される前の論理
信号が取り出されるようになっている。
【００５６】なお、この場合、完全に同一な信号、例え
ば信号振幅，ハイレベルからロウレベルへの遷移時間，
又はロウレベルからハイレベルへの遷移時間が復元され
る必要はなく、論理的に同一なもので、かつハイレベル
を保持している区間とロウレベルを保持している区間の
比率、いわゆるデューティサイクル比が同一であればよ
い。また、増幅回路２３，インバータ回路２４，並びに
ＣＭＯＳ内部回路１６は、同一集積回路（チップ）上に
形成されているものである。また、以降、伝送ライン４
より信号の入力される増幅回路を入力段と呼び、増幅回
路からの信号の出力先であるインバータ回路を出力段と
も呼ぶ。
ば信号振幅，ハイレベルからロウレベルへの遷移時間，
又はロウレベルからハイレベルへの遷移時間が復元され
る必要はなく、論理的に同一なもので、かつハイレベル
を保持している区間とロウレベルを保持している区間の
比率、いわゆるデューティサイクル比が同一であればよ
い。また、増幅回路２３，インバータ回路２４，並びに
ＣＭＯＳ内部回路１６は、同一集積回路（チップ）上に
形成されているものである。また、以降、伝送ライン４
より信号の入力される増幅回路を入力段と呼び、増幅回
路からの信号の出力先であるインバータ回路を出力段と
も呼ぶ。
【００５７】増幅回路２３は、ｐＭＯＳトランジスタＰ
１，Ｐ２，Ｐ３，ｎＭＯＳトランジスタＮ１，Ｎ２，抵
抗Ｒ１，Ｒ２から構成されていて、ｐＭＯＳトランジス
タＰ３のソースは受信側（被制御側）集積回路２ａの有
する所定の直流電圧供給源ＶＤＤと接続されていて、そ
のドレインはｐＭＯＳトランジスタＰ１及びＰ２のソー
スとそれぞれ接続されていて、そのゲートは帰還増幅器
Ａ３の出力端と接続されている。また、ｐＭＯＳトラン
ジスタＰ１のドレインはｎＭＯＳトランジスタＮ２のド
レインと接続され、ｎＭＯＳトランジスタＮ２のソース
は受信側（被制御側）集積回路２ａの有する所定の基準
電位点ＧＮＤと接続され、同様に、ｐＭＯＳトランジス
タＰ２のドレインはｎＭＯＳトランジスタＮ１のドレイ
ンと接続され、ｎＭＯＳトランジスタＮ１のソースは基
準電位点ＧＮＤとそれぞれ接続されている。 さらに、
ｎＭＯＳトランジスタＮ１のドレイン（ｐＭＯＳトラン
ジスタＰ２のドレイン）は、ｎＭＯＳトランジスタＮ１
のゲートと接続されると共に、抵抗Ｒ１及びＲ２で構成
される直列回路を介して、ｎＭＯＳトランジスタＮ２の
ドレイン（ｐＭＯＳトランジスタＰ１のドレイン）と接
続されると共に、ｎＭＯＳトランジスタＮ２のゲートと
接続されていて、前記抵抗Ｒ１及びＲ２で構成される直
列回路（振幅中心電圧検出回路）の抵抗Ｒ１及びＲ２の
接続点は帰還増幅器Ａ３の非反転入力端と接続されてい
る。なお、前記抵抗Ｒ１及びＲ２で構成される直列回路
は、増幅回路の出力信号のオフセット電圧（振幅中心電
圧）を、抵抗Ｒ１及びＲ２の接続点から得られる電圧に
基いて検出するためのものである。
１，Ｐ２，Ｐ３，ｎＭＯＳトランジスタＮ１，Ｎ２，抵
抗Ｒ１，Ｒ２から構成されていて、ｐＭＯＳトランジス
タＰ３のソースは受信側（被制御側）集積回路２ａの有
する所定の直流電圧供給源ＶＤＤと接続されていて、そ
のドレインはｐＭＯＳトランジスタＰ１及びＰ２のソー
スとそれぞれ接続されていて、そのゲートは帰還増幅器
Ａ３の出力端と接続されている。また、ｐＭＯＳトラン
ジスタＰ１のドレインはｎＭＯＳトランジスタＮ２のド
レインと接続され、ｎＭＯＳトランジスタＮ２のソース
は受信側（被制御側）集積回路２ａの有する所定の基準
電位点ＧＮＤと接続され、同様に、ｐＭＯＳトランジス
タＰ２のドレインはｎＭＯＳトランジスタＮ１のドレイ
ンと接続され、ｎＭＯＳトランジスタＮ１のソースは基
準電位点ＧＮＤとそれぞれ接続されている。 さらに、
ｎＭＯＳトランジスタＮ１のドレイン（ｐＭＯＳトラン
ジスタＰ２のドレイン）は、ｎＭＯＳトランジスタＮ１
のゲートと接続されると共に、抵抗Ｒ１及びＲ２で構成
される直列回路を介して、ｎＭＯＳトランジスタＮ２の
ドレイン（ｐＭＯＳトランジスタＰ１のドレイン）と接
続されると共に、ｎＭＯＳトランジスタＮ２のゲートと
接続されていて、前記抵抗Ｒ１及びＲ２で構成される直
列回路（振幅中心電圧検出回路）の抵抗Ｒ１及びＲ２の
接続点は帰還増幅器Ａ３の非反転入力端と接続されてい
る。なお、前記抵抗Ｒ１及びＲ２で構成される直列回路
は、増幅回路の出力信号のオフセット電圧（振幅中心電
圧）を、抵抗Ｒ１及びＲ２の接続点から得られる電圧に
基いて検出するためのものである。
【００５８】一方、前記インバータ回路２４は、ｐＭＯ
ＳトランジスタＰ５及びｎＭＯＳトランジスタＮ４から
構成されていて、ｐＭＯＳトランジスタＰ５のドレイン
はｎＭＯＳトランジスタＮ４のドレインと接続されてい
て、ｎＭＯＳトランジスタＮ４のソースは基準電位点Ｇ
ＮＤと接続されていて、ｐＭＯＳトランジスタＰ５のド
レインは、直流電圧供給源ＶＤＤと接続されている。ま
た、前記増幅部を構成するｐＭＯＳトランジスタＰ１の
ドレイン（ｎＭＯＳトランジスタＮ２のドレイン）は、
ＮｏｄｅＡを介して、前記インバータ回路を構成するｐ
ＭＯＳトランジスタＰ５及びｎＭＯＳトランジスタＮ４
のゲートとそれぞれ接続されている。
ＳトランジスタＰ５及びｎＭＯＳトランジスタＮ４から
構成されていて、ｐＭＯＳトランジスタＰ５のドレイン
はｎＭＯＳトランジスタＮ４のドレインと接続されてい
て、ｎＭＯＳトランジスタＮ４のソースは基準電位点Ｇ
ＮＤと接続されていて、ｐＭＯＳトランジスタＰ５のド
レインは、直流電圧供給源ＶＤＤと接続されている。ま
た、前記増幅部を構成するｐＭＯＳトランジスタＰ１の
ドレイン（ｎＭＯＳトランジスタＮ２のドレイン）は、
ＮｏｄｅＡを介して、前記インバータ回路を構成するｐ
ＭＯＳトランジスタＰ５及びｎＭＯＳトランジスタＮ４
のゲートとそれぞれ接続されている。
【００５９】さらに、前記しきい値検出回路１５は、ｐ
ＭＯＳトランジスタＰ４及びｎＭＯＳトランジスタＮ３
から構成されていて、ｐＭＯＳトランジスタＰ４のドレ
インはｎＭＯＳトランジスタＮ３のドレインと接続され
ていて、ｎＭＯＳトランジスタＮ３のソースは基準電位
点ＧＮＤと接続されていて、ｐＭＯＳトランジスタＰ４
のソースは、直流電圧供給源ＶＤＤと接続されている。
また、前記ｐＭＯＳトランジスタＰ４のドレイン（ｎＭ
ＯＳトランジスタＮ３のドレイン）は、ｐＭＯＳトラン
ジスタＰ４及びｎＭＯＳトランジスタＮ３のゲートと接
続されると共に、帰還増幅器Ａ３の反転入力端とそれぞ
れ接続されている。
ＭＯＳトランジスタＰ４及びｎＭＯＳトランジスタＮ３
から構成されていて、ｐＭＯＳトランジスタＰ４のドレ
インはｎＭＯＳトランジスタＮ３のドレインと接続され
ていて、ｎＭＯＳトランジスタＮ３のソースは基準電位
点ＧＮＤと接続されていて、ｐＭＯＳトランジスタＰ４
のソースは、直流電圧供給源ＶＤＤと接続されている。
また、前記ｐＭＯＳトランジスタＰ４のドレイン（ｎＭ
ＯＳトランジスタＮ３のドレイン）は、ｐＭＯＳトラン
ジスタＰ４及びｎＭＯＳトランジスタＮ３のゲートと接
続されると共に、帰還増幅器Ａ３の反転入力端とそれぞ
れ接続されている。
【００６０】なお、式（１）及び式（２）に示すよう
に、ｐＭＯＳトランジスタＰ４のβ値（βP4）は、イン
バータ回路２４を構成するｐＭＯＳトランジスタＰ５の
β値（βP5）と、また、ｎＭＯＳトランジスタＮ３のβ
値（βN3）は、インバータ回路２４を構成するｎＭＯＳ
トランジスタＮ４のβ値（βN4）とそれぞれ等しくなる
ようになっている。 βP4＝βP5 …（１） βN3＝βN4 …（２）
に、ｐＭＯＳトランジスタＰ４のβ値（βP4）は、イン
バータ回路２４を構成するｐＭＯＳトランジスタＰ５の
β値（βP5）と、また、ｎＭＯＳトランジスタＮ３のβ
値（βN3）は、インバータ回路２４を構成するｎＭＯＳ
トランジスタＮ４のβ値（βN4）とそれぞれ等しくなる
ようになっている。 βP4＝βP5 …（１） βN3＝βN4 …（２）
【００６１】式（１），（２）において、βは、式
（３）で与えられる。 β＝μＣｏｘ・（Ｗ／Ｌ） …（３） μ：表面移動度 Ｃｏｘ：単位面積当たりのゲート・チャネル間容量 Ｗ：実行チャネル幅 Ｌ：実行チャネル長
（３）で与えられる。 β＝μＣｏｘ・（Ｗ／Ｌ） …（３） μ：表面移動度 Ｃｏｘ：単位面積当たりのゲート・チャネル間容量 Ｗ：実行チャネル幅 Ｌ：実行チャネル長
【００６２】以上から、インバータ回路２４及びしきい
値検出回路１５を構成する各トランジスタは、同一のチ
ップ上に同一のプロセスにて製造されたものであること
は明らかである。
値検出回路１５を構成する各トランジスタは、同一のチ
ップ上に同一のプロセスにて製造されたものであること
は明らかである。
【００６３】次に、図２及び図３を参照して、入力回路
５ａの動作について説明する。図２で示した回路の２つ
の入力端子ＩＮ及びＩＮＢに、送信側（制御側）集積回
路１ａより伝送ライン４を介して、図３（ａ）に示す如
くの小振幅信号（論理信号等）が入力されると、図３に
おけるの区間において、図２におけるｐＭＯＳトラン
ジスタＰ１及びｎＭＯＳトランジスタＮ４はオフ，ｐＭ
ＯＳトランジスタＰ２及びｐＭＯＳトランジスタＰ５は
オンとなり、図３におけるの区間において、図２にお
けるｐＭＯＳトランジスタＰ１はオフからオン，ｐＭＯ
ＳトランジスタＰ２はオンからオフへと徐々に変化し、
図３におけるの区間において、図２におけるｐＭＯＳ
トランジスタＰ１及びｎＭＯＳトランジスタＮ４はオ
ン，ｐＭＯＳトランジスタＰ２及びｐＭＯＳトランジス
タＰ５はオフとなり、図３におけるの区間において、
図２におけるｐＭＯＳトランジスタＰ１はオンからオ
フ，ｐＭＯＳトランジスタＰ２はオフからオンフへと徐
々に変化し、図３におけるの区間において、図２にお
けるｐＭＯＳトランジスタＰ１及びｎＭＯＳトランジス
タＮ４はオフ，ｐＭＯＳトランジスタＰ２及びｐＭＯＳ
トランジスタＰ５はオンとなる。
５ａの動作について説明する。図２で示した回路の２つ
の入力端子ＩＮ及びＩＮＢに、送信側（制御側）集積回
路１ａより伝送ライン４を介して、図３（ａ）に示す如
くの小振幅信号（論理信号等）が入力されると、図３に
おけるの区間において、図２におけるｐＭＯＳトラン
ジスタＰ１及びｎＭＯＳトランジスタＮ４はオフ，ｐＭ
ＯＳトランジスタＰ２及びｐＭＯＳトランジスタＰ５は
オンとなり、図３におけるの区間において、図２にお
けるｐＭＯＳトランジスタＰ１はオフからオン，ｐＭＯ
ＳトランジスタＰ２はオンからオフへと徐々に変化し、
図３におけるの区間において、図２におけるｐＭＯＳ
トランジスタＰ１及びｎＭＯＳトランジスタＮ４はオ
ン，ｐＭＯＳトランジスタＰ２及びｐＭＯＳトランジス
タＰ５はオフとなり、図３におけるの区間において、
図２におけるｐＭＯＳトランジスタＰ１はオンからオ
フ，ｐＭＯＳトランジスタＰ２はオフからオンフへと徐
々に変化し、図３におけるの区間において、図２にお
けるｐＭＯＳトランジスタＰ１及びｎＭＯＳトランジス
タＮ４はオフ，ｐＭＯＳトランジスタＰ２及びｐＭＯＳ
トランジスタＰ５はオンとなる。
【００６４】これにより、即ち、図２で示した回路の２
つの入力端子ＩＮ及びＩＮＢに、送信側（制御側）集積
回路１ａより伝送ライン４を介して、図３（ａ）に示す
如くの小振幅信号（論理信号等）が、前記増幅回路２３
を構成するｐＭＯＳトランジスタＰ１及びＰ２のゲート
に供給されると、増幅回路２３は、図３（ｂ）に示す如
くの信号をＮｏｄｅＡを介して前記インバータ回路２４
を構成するｐＭＯＳトランジスタＰ５及びｎＭＯＳトラ
ンジスタＮ４のゲートに供給する。そして、インバータ
回路２４は、図３（ｃ）に示す如くの信号、すなわち送
信側（制御側）集積回路１ａより伝送ライン４を介して
供給された小振幅信号（ＣＭＯＳ内部回路１６を制御す
るための論理信号等）であって、所定の振幅（ＶＤＤフ
ルスイング）に変換された論理信号を、出力端子ｏｕｔ
を介し、ＣＭＯＳ内部回路１６に対して供給する。
つの入力端子ＩＮ及びＩＮＢに、送信側（制御側）集積
回路１ａより伝送ライン４を介して、図３（ａ）に示す
如くの小振幅信号（論理信号等）が、前記増幅回路２３
を構成するｐＭＯＳトランジスタＰ１及びＰ２のゲート
に供給されると、増幅回路２３は、図３（ｂ）に示す如
くの信号をＮｏｄｅＡを介して前記インバータ回路２４
を構成するｐＭＯＳトランジスタＰ５及びｎＭＯＳトラ
ンジスタＮ４のゲートに供給する。そして、インバータ
回路２４は、図３（ｃ）に示す如くの信号、すなわち送
信側（制御側）集積回路１ａより伝送ライン４を介して
供給された小振幅信号（ＣＭＯＳ内部回路１６を制御す
るための論理信号等）であって、所定の振幅（ＶＤＤフ
ルスイング）に変換された論理信号を、出力端子ｏｕｔ
を介し、ＣＭＯＳ内部回路１６に対して供給する。
【００６５】ところで、通常、集積回路内部に作られる
トランジスタは、回路特性変動要素（電源電圧，温度，
製造プロセスによるバラツキ等）に起因して電気的特性
が変動し、特にＣＭＯＳ論理回路（インバータ回路２
２）においては、論理しきい値の変動が起こる。このた
め、特にインバータ回路におけるトランジスタのオン／
オフのタイミングにずれが発生するという問題が生じる
が、本発明においては、増幅回路２３の出力信号のオフ
セット電圧（振幅中心電圧）が、しきい値検出回路１５
より供給されるインバータしきい値（スレッショルド電
圧）と等しくなるように制御することにより解決してい
る。以下に、詳細に説明を行う。
トランジスタは、回路特性変動要素（電源電圧，温度，
製造プロセスによるバラツキ等）に起因して電気的特性
が変動し、特にＣＭＯＳ論理回路（インバータ回路２
２）においては、論理しきい値の変動が起こる。このた
め、特にインバータ回路におけるトランジスタのオン／
オフのタイミングにずれが発生するという問題が生じる
が、本発明においては、増幅回路２３の出力信号のオフ
セット電圧（振幅中心電圧）が、しきい値検出回路１５
より供給されるインバータしきい値（スレッショルド電
圧）と等しくなるように制御することにより解決してい
る。以下に、詳細に説明を行う。
【００６６】図２において、増幅回路２３を構成する抵
抗Ｒ１及びＲ２で構成される直列回路の抵抗Ｒ１及びＲ
２の接続点からは、増幅回路２３の出力信号のオフセッ
ト電圧（振幅中心電圧）が得られ、振幅中心検出信号と
して、帰還増幅器Ａ３の非反転入力端に供給されてい
る。一方、既述の通り、インバータ回路２４と物理的
（電気的）に等価に構成されたしきい値検出回路１５か
らは、インバータ回路２４のインバータしきい値（スレ
ッショルド電圧）が得られ、帰還増幅器Ａ３の反転入力
端に供給されている。これにより、帰還増幅器Ａ３は、
非反転入力端に供給された振幅中心検出信号（振幅中心
レベル）と、反転入力端に供給されたインバータしきい
値（スレッショルド電圧）に基いて、増幅回路２３によ
り増幅される信号の振幅中心（抵抗Ｒ１及びＲ２の接続
点から得られる増幅回路２３の出力信号のオフセット電
圧である振幅中心電圧）が、前記インバータしきい値
（スレッショルド電圧）となるように、フィードバック
（帰還）信号を、増幅回路２３を構成するｐＭＯＳトラ
ンジスタＰ３のゲートに出力する。
抗Ｒ１及びＲ２で構成される直列回路の抵抗Ｒ１及びＲ
２の接続点からは、増幅回路２３の出力信号のオフセッ
ト電圧（振幅中心電圧）が得られ、振幅中心検出信号と
して、帰還増幅器Ａ３の非反転入力端に供給されてい
る。一方、既述の通り、インバータ回路２４と物理的
（電気的）に等価に構成されたしきい値検出回路１５か
らは、インバータ回路２４のインバータしきい値（スレ
ッショルド電圧）が得られ、帰還増幅器Ａ３の反転入力
端に供給されている。これにより、帰還増幅器Ａ３は、
非反転入力端に供給された振幅中心検出信号（振幅中心
レベル）と、反転入力端に供給されたインバータしきい
値（スレッショルド電圧）に基いて、増幅回路２３によ
り増幅される信号の振幅中心（抵抗Ｒ１及びＲ２の接続
点から得られる増幅回路２３の出力信号のオフセット電
圧である振幅中心電圧）が、前記インバータしきい値
（スレッショルド電圧）となるように、フィードバック
（帰還）信号を、増幅回路２３を構成するｐＭＯＳトラ
ンジスタＰ３のゲートに出力する。
【００６７】前記フィードバック（帰還）信号の供給さ
れたｐＭＯＳトランジスタＰ３は、上述の通り、増幅回
路２３により増幅される信号の振幅中心が、前記インバ
ータしきい値（スレッショルド電圧）となるように、供
給する電流を変化させる。以上により、増幅回路２３
は、前記回路特性変動要素（電源電圧，温度，製造プロ
セスによるバラツキ等）に起因した論理しきい値レベル
の変動に影響されることの無い（補正された）増幅回路
２３の出力信号を、ＮｏｄｅＡを介してインバータ回路
２４を構成するｐＭＯＳトランジスタＰ５及びｎＭＯＳ
トランジスタＮ４のゲートに供給する。これにより、イ
ンバータ回路２４より、送信側（制御側）集積回路１ａ
にて小振幅信号に変換される前の論理信号と論理的に等
しい論理信号が取り出されることになる。
れたｐＭＯＳトランジスタＰ３は、上述の通り、増幅回
路２３により増幅される信号の振幅中心が、前記インバ
ータしきい値（スレッショルド電圧）となるように、供
給する電流を変化させる。以上により、増幅回路２３
は、前記回路特性変動要素（電源電圧，温度，製造プロ
セスによるバラツキ等）に起因した論理しきい値レベル
の変動に影響されることの無い（補正された）増幅回路
２３の出力信号を、ＮｏｄｅＡを介してインバータ回路
２４を構成するｐＭＯＳトランジスタＰ５及びｎＭＯＳ
トランジスタＮ４のゲートに供給する。これにより、イ
ンバータ回路２４より、送信側（制御側）集積回路１ａ
にて小振幅信号に変換される前の論理信号と論理的に等
しい論理信号が取り出されることになる。
【００６８】図３を参照して、入力回路５ａの動作につ
いてさらに詳述する。入力端子ＩＮ及びＩＮＢに、図３
（ａ）に示す小振幅信号（論理信号等）が入力され、タ
イミング（ア）から（ウ）に示す期間において、入力端
子ＩＮ及びＩＮＢに入力された小振幅信号の振幅レベル
が反転したとすると、図３（ｂ）に示す如くの信号、す
なわち、タイミング（ア）におけるレベルからタイミン
グ（ウ）におけるレベルに振幅レベルが変化する信号
が、増幅回路２３よりＮｏｄｅＡを介してインバータ回
路２４に供給される。なお、図３（ａ）の小振幅信号に
おいて、Ｖｏｆｆは該小振幅信号における振幅中心を示
していて、Ｖｄｍは該小振幅信号における振幅レベルを
それぞれ示している。また、Ｖｏｆｆ及びＶｄｍは、既
述の低振幅インタフェース（ＧＴＬ，ＣＴＴ，ＬＶＤ
Ｓ，ＰＥＣＬ，並びにＰＣＭＬ等）によって、それぞれ
の値が既に決められていることは、既述の従来と同様で
ある。
いてさらに詳述する。入力端子ＩＮ及びＩＮＢに、図３
（ａ）に示す小振幅信号（論理信号等）が入力され、タ
イミング（ア）から（ウ）に示す期間において、入力端
子ＩＮ及びＩＮＢに入力された小振幅信号の振幅レベル
が反転したとすると、図３（ｂ）に示す如くの信号、す
なわち、タイミング（ア）におけるレベルからタイミン
グ（ウ）におけるレベルに振幅レベルが変化する信号
が、増幅回路２３よりＮｏｄｅＡを介してインバータ回
路２４に供給される。なお、図３（ａ）の小振幅信号に
おいて、Ｖｏｆｆは該小振幅信号における振幅中心を示
していて、Ｖｄｍは該小振幅信号における振幅レベルを
それぞれ示している。また、Ｖｏｆｆ及びＶｄｍは、既
述の低振幅インタフェース（ＧＴＬ，ＣＴＴ，ＬＶＤ
Ｓ，ＰＥＣＬ，並びにＰＣＭＬ等）によって、それぞれ
の値が既に決められていることは、既述の従来と同様で
ある。
【００６９】このとき、前記インバータ回路２４を構成
するトランジスタに、前述の製造プロセスによるバラツ
キに起因した論理しきい値レベルに変動が発生していた
場合であっても、前述の通り、インバータ回路２４の信
号反転ポイントは図３（ａ）のしきい値Ａ、すなわち、
タイミング（イ）の位置（振幅中心）となり、図３
（ｃ）に示す如くに、前記インバータ回路は、タイミン
グ（イ）におけるＮｏｄｅＡを流れる信号の振幅レベル
（しきい値Ａ）にて、ＶＤＤレベルから０Ｖに出力反転
する。同様に、インバータ回路は、タイミング（オ）に
おけるＮｏｄｅＡを流れる信号の振幅レベル（同じくし
きい値Ａ）にて、０ＶからＶＤＤレベルに出力反転す
る。これにより、タイミング（イ）からタイミング
（オ）間での期間、振幅レベルがＶＤＤレベルから０Ｖ
となる適正な矩形波が、端子ｏｕｔを介し、ＣＭＯＳ内
部回路１６に対して供給されることになる。
するトランジスタに、前述の製造プロセスによるバラツ
キに起因した論理しきい値レベルに変動が発生していた
場合であっても、前述の通り、インバータ回路２４の信
号反転ポイントは図３（ａ）のしきい値Ａ、すなわち、
タイミング（イ）の位置（振幅中心）となり、図３
（ｃ）に示す如くに、前記インバータ回路は、タイミン
グ（イ）におけるＮｏｄｅＡを流れる信号の振幅レベル
（しきい値Ａ）にて、ＶＤＤレベルから０Ｖに出力反転
する。同様に、インバータ回路は、タイミング（オ）に
おけるＮｏｄｅＡを流れる信号の振幅レベル（同じくし
きい値Ａ）にて、０ＶからＶＤＤレベルに出力反転す
る。これにより、タイミング（イ）からタイミング
（オ）間での期間、振幅レベルがＶＤＤレベルから０Ｖ
となる適正な矩形波が、端子ｏｕｔを介し、ＣＭＯＳ内
部回路１６に対して供給されることになる。
【００７０】◇第２実施例 図４は、この発明の第２実施例である入力回路の具体的
構成を示す回路図である。同図に示すように、この入力
回路５ｂでは、伝送ライン４から入力端子ＩＮ，ＩＮＢ
を介して供給された信号は、入力回路５ｂの増幅回路２
５（入力段）を構成するｎＭＯＳトランジスタＮ１，並
びにｎＭＯＳトランジスタＮ２のゲートにそれぞれ供給
される。増幅回路２５にて増幅された信号は、Ｎｏｄｅ
Ａを介してインバータ回路２４（出力段）に供給される
と共に、該信号の振幅中心が検出され、振幅中心検出信
号（振幅中心電圧）として帰還増幅器Ａ４の非反転入力
端に供給される。一方、帰還増幅器Ａ４の反転入力端に
は、インバータ回路２４の信号反転ポイント（しきい
値）を検出するしきい値検出回路１５よりインバータし
きい値（スレッショルド電圧）が供給されていて、帰還
増幅器Ａ３は、非反転入力端に供給された振幅中心検出
信号（振幅中心レベル）と、反転入力端に供給されたイ
ンバータしきい値（スレッショルド電圧）に基いて、増
幅回路２５により増幅される信号の振幅中心が、前記イ
ンバータしきい値となるように、該増幅回路２５にフィ
ードバック（帰還）信号を出力する。これにより、イン
バータ回路２４より、送信側（制御側）集積回路１ａに
て小振幅信号に変換される前の論理信号が取り出される
ようになっている。
構成を示す回路図である。同図に示すように、この入力
回路５ｂでは、伝送ライン４から入力端子ＩＮ，ＩＮＢ
を介して供給された信号は、入力回路５ｂの増幅回路２
５（入力段）を構成するｎＭＯＳトランジスタＮ１，並
びにｎＭＯＳトランジスタＮ２のゲートにそれぞれ供給
される。増幅回路２５にて増幅された信号は、Ｎｏｄｅ
Ａを介してインバータ回路２４（出力段）に供給される
と共に、該信号の振幅中心が検出され、振幅中心検出信
号（振幅中心電圧）として帰還増幅器Ａ４の非反転入力
端に供給される。一方、帰還増幅器Ａ４の反転入力端に
は、インバータ回路２４の信号反転ポイント（しきい
値）を検出するしきい値検出回路１５よりインバータし
きい値（スレッショルド電圧）が供給されていて、帰還
増幅器Ａ３は、非反転入力端に供給された振幅中心検出
信号（振幅中心レベル）と、反転入力端に供給されたイ
ンバータしきい値（スレッショルド電圧）に基いて、増
幅回路２５により増幅される信号の振幅中心が、前記イ
ンバータしきい値となるように、該増幅回路２５にフィ
ードバック（帰還）信号を出力する。これにより、イン
バータ回路２４より、送信側（制御側）集積回路１ａに
て小振幅信号に変換される前の論理信号が取り出される
ようになっている。
【００７１】なお、この場合も、完全に同一な信号、例
えば信号振幅，ハイレベルからロウレベルへの遷移時
間，又はロウレベルからハイレベルへの遷移時間が復元
される必要はなく、論理的に同一なもので、かつハイレ
ベルを保持している区間とロウレベルを保持している区
間の比率、いわゆるデューティサイクル比が同一であれ
ばよい。また、この例の増幅回路２５及びインバータ回
路２４は、同一集積回路（チップ）上に形成される。
えば信号振幅，ハイレベルからロウレベルへの遷移時
間，又はロウレベルからハイレベルへの遷移時間が復元
される必要はなく、論理的に同一なもので、かつハイレ
ベルを保持している区間とロウレベルを保持している区
間の比率、いわゆるデューティサイクル比が同一であれ
ばよい。また、この例の増幅回路２５及びインバータ回
路２４は、同一集積回路（チップ）上に形成される。
【００７２】増幅回路２５は、ｎＭＯＳトランジスタＮ
１，Ｎ２，Ｎ３，抵抗Ｒ１，Ｒ２，Ｒａ，Ｒｂから構成
されていて、抵抗Ｒａ及びＲｂの一端は、それぞれ受信
側（被制御側）集積回路２ａの有する所定の直流電圧供
給源ＶＤＤと接続されていて、抵抗Ｒａの他端はｎＭＯ
ＳトランジスタＮ２のドレインと接続されていて、抵抗
Ｒｂの他端はｎＭＯＳトランジスタＮ１のドレインと接
続されている。また、ｎＭＯＳトランジスタｎ１及びＮ
２のドレインはｎＭＯＳトランジスタＮ３のドレインと
それぞれ接続されていて、ｎＭＯＳトランジスタＮ３の
ソースは受信側（被制御側）集積回路２ａの有する所定
の基準電位点ＧＮＤと接続されていて、そのゲートは帰
還増幅器Ａ４の出力端と接続されている。さらに、ｎＭ
ＯＳトランジスタＮ１のドレインは、抵抗Ｒ１及びＲ２
で構成される直列回路を介して、ｎＭＯＳトランジスタ
Ｎ２のドレインと接続されていて、前記抵抗Ｒ１及びＲ
２で構成される直列回路（振幅中心電圧検出回路）の抵
抗Ｒ１及びＲ２の接続点は帰還増幅器Ａ４の非反転入力
端と接続されている。なお、前記抵抗Ｒ１及びＲ２で構
成される直列回路は、増幅回路の出力信号のオフセット
電圧（振幅中心電圧）を、抵抗Ｒ１及びＲ２の接続点か
ら得られる電圧に基いて検出するためのものである。
１，Ｎ２，Ｎ３，抵抗Ｒ１，Ｒ２，Ｒａ，Ｒｂから構成
されていて、抵抗Ｒａ及びＲｂの一端は、それぞれ受信
側（被制御側）集積回路２ａの有する所定の直流電圧供
給源ＶＤＤと接続されていて、抵抗Ｒａの他端はｎＭＯ
ＳトランジスタＮ２のドレインと接続されていて、抵抗
Ｒｂの他端はｎＭＯＳトランジスタＮ１のドレインと接
続されている。また、ｎＭＯＳトランジスタｎ１及びＮ
２のドレインはｎＭＯＳトランジスタＮ３のドレインと
それぞれ接続されていて、ｎＭＯＳトランジスタＮ３の
ソースは受信側（被制御側）集積回路２ａの有する所定
の基準電位点ＧＮＤと接続されていて、そのゲートは帰
還増幅器Ａ４の出力端と接続されている。さらに、ｎＭ
ＯＳトランジスタＮ１のドレインは、抵抗Ｒ１及びＲ２
で構成される直列回路を介して、ｎＭＯＳトランジスタ
Ｎ２のドレインと接続されていて、前記抵抗Ｒ１及びＲ
２で構成される直列回路（振幅中心電圧検出回路）の抵
抗Ｒ１及びＲ２の接続点は帰還増幅器Ａ４の非反転入力
端と接続されている。なお、前記抵抗Ｒ１及びＲ２で構
成される直列回路は、増幅回路の出力信号のオフセット
電圧（振幅中心電圧）を、抵抗Ｒ１及びＲ２の接続点か
ら得られる電圧に基いて検出するためのものである。
【００７３】一方、インバータ回路２４は、ｐＭＯＳト
ランジスタＰ２及びｎＭＯＳトランジスタＮ５から構成
されていて、ｐＭＯＳトランジスタＰ２のドレインはｎ
ＭＯＳトランジスタＮ５のドレインと接続されていて、
ｎＭＯＳトランジスタＮ５のソースは基準電位点ＧＮＤ
と接続されていて、ｐＭＯＳトランジスタＰ２のドレイ
ンは、直流電圧供給源ＶＤＤと接続されている。また、
前記増幅部を構成するｎＭＯＳトランジスタＮ１のドレ
インは、ＮｏｄｅＡを介して、前記インバータ回路を構
成するｐＭＯＳトランジスタＰ２及びｎＭＯＳトランジ
スタＮ５のゲートとそれぞれ接続されている。
ランジスタＰ２及びｎＭＯＳトランジスタＮ５から構成
されていて、ｐＭＯＳトランジスタＰ２のドレインはｎ
ＭＯＳトランジスタＮ５のドレインと接続されていて、
ｎＭＯＳトランジスタＮ５のソースは基準電位点ＧＮＤ
と接続されていて、ｐＭＯＳトランジスタＰ２のドレイ
ンは、直流電圧供給源ＶＤＤと接続されている。また、
前記増幅部を構成するｎＭＯＳトランジスタＮ１のドレ
インは、ＮｏｄｅＡを介して、前記インバータ回路を構
成するｐＭＯＳトランジスタＰ２及びｎＭＯＳトランジ
スタＮ５のゲートとそれぞれ接続されている。
【００７４】さらに、前記しきい値検出回路１５は、ｐ
ＭＯＳトランジスタＰ１及びｎＭＯＳトランジスタＮ４
から構成されていて、ｐＭＯＳトランジスタＰ１のドレ
インはｎＭＯＳトランジスタＮ４のドレインと接続され
ていて、ｎＭＯＳトランジスタＮ４のソースは基準電位
点ＧＮＤと接続されていて、ｐＭＯＳトランジスタＰ１
のドレインは、直流電圧供給源ＶＤＤと接続されてい
る。また、前記ｐＭＯＳトランジスタＰ１のドレイン
（ｎＭＯＳトランジスタＮ４のドレイン）は、ｐＭＯＳ
トランジスタＰ１及びｎＭＯＳトランジスタＮ４のゲー
トと接続されると共に、帰還増幅器Ａ４の反転入力端と
それぞれ接続されている。なお、ｐＭＯＳトランジスタ
Ｐ１のβ値（βP1）はインバータ回路２４を構成するｐ
ＭＯＳトランジスタＰ２のβ値（βP2）と、また、ｎＭ
ＯＳトランジスタＮ４のβ値（βN4）はインバータ回路
２４を構成するｎＭＯＳトランジスタＮ５のβ値（βN
5）とそれぞれ等しくなるようになっていて、各トラン
ジスタは、同一のチップ上に同一のプロセスにて製造さ
れたものである。
ＭＯＳトランジスタＰ１及びｎＭＯＳトランジスタＮ４
から構成されていて、ｐＭＯＳトランジスタＰ１のドレ
インはｎＭＯＳトランジスタＮ４のドレインと接続され
ていて、ｎＭＯＳトランジスタＮ４のソースは基準電位
点ＧＮＤと接続されていて、ｐＭＯＳトランジスタＰ１
のドレインは、直流電圧供給源ＶＤＤと接続されてい
る。また、前記ｐＭＯＳトランジスタＰ１のドレイン
（ｎＭＯＳトランジスタＮ４のドレイン）は、ｐＭＯＳ
トランジスタＰ１及びｎＭＯＳトランジスタＮ４のゲー
トと接続されると共に、帰還増幅器Ａ４の反転入力端と
それぞれ接続されている。なお、ｐＭＯＳトランジスタ
Ｐ１のβ値（βP1）はインバータ回路２４を構成するｐ
ＭＯＳトランジスタＰ２のβ値（βP2）と、また、ｎＭ
ＯＳトランジスタＮ４のβ値（βN4）はインバータ回路
２４を構成するｎＭＯＳトランジスタＮ５のβ値（βN
5）とそれぞれ等しくなるようになっていて、各トラン
ジスタは、同一のチップ上に同一のプロセスにて製造さ
れたものである。
【００７５】次に、図４を参照して、この例の動作につ
いて説明する。同図４に示すように、増幅回路２５を構
成する抵抗Ｒ１及びＲ２で構成される直列回路の抵抗Ｒ
１及びＲ２の接続点からは、増幅回路２５の出力信号の
オフセット電圧（振幅中心電圧）が得られ、振幅中心検
出信号として、帰還増幅器Ａ４の非反転入力端に供給さ
れている。一方、既述の通り、インバータ回路２４と物
理的（電気的）に等価に構成されたしきい値検出回路１
５からは、インバータ回路２４のインバータしきい値
（スレッショルド電圧）が得られ、帰還増幅器Ａ４の反
転入力端に供給されている。これにより、帰還増幅器Ａ
４は、非反転入力端に供給された振幅中心検出信号（振
幅中心レベル）と、反転入力端に供給されたインバータ
しきい値（スレッショルド電圧）に基いて、増幅回路２
５により増幅される信号の振幅中心（抵抗Ｒ１及びＲ２
の接続点から得られる増幅回路２５の出力信号のオフセ
ット電圧である振幅中心電圧）が、前記インバータしき
い値（スレッショルド電圧）となるように、フィードバ
ック（帰還）信号を、増幅回路２５を構成するｎＭＯＳ
トランジスタＮ３のゲートに出力する。
いて説明する。同図４に示すように、増幅回路２５を構
成する抵抗Ｒ１及びＲ２で構成される直列回路の抵抗Ｒ
１及びＲ２の接続点からは、増幅回路２５の出力信号の
オフセット電圧（振幅中心電圧）が得られ、振幅中心検
出信号として、帰還増幅器Ａ４の非反転入力端に供給さ
れている。一方、既述の通り、インバータ回路２４と物
理的（電気的）に等価に構成されたしきい値検出回路１
５からは、インバータ回路２４のインバータしきい値
（スレッショルド電圧）が得られ、帰還増幅器Ａ４の反
転入力端に供給されている。これにより、帰還増幅器Ａ
４は、非反転入力端に供給された振幅中心検出信号（振
幅中心レベル）と、反転入力端に供給されたインバータ
しきい値（スレッショルド電圧）に基いて、増幅回路２
５により増幅される信号の振幅中心（抵抗Ｒ１及びＲ２
の接続点から得られる増幅回路２５の出力信号のオフセ
ット電圧である振幅中心電圧）が、前記インバータしき
い値（スレッショルド電圧）となるように、フィードバ
ック（帰還）信号を、増幅回路２５を構成するｎＭＯＳ
トランジスタＮ３のゲートに出力する。
【００７６】前記フィードバック（帰還）信号の供給さ
れたｎＭＯＳトランジスタＮ３は、上述の通り、増幅回
路２５により増幅される信号の振幅中心が、前記インバ
ータしきい値（スレッショルド電圧）となるように、供
給する電流を変化させる。以上により、増幅回路２５は
前記回路特性変動要素（電源電圧，温度，製造プロセス
によるバラツキ等）に起因した論理しきい値レベルの変
動に影響されることの無い（補正された）増幅回路２５
の出力信号を、ｎＭＯＳトランジスタＮ１のドレインよ
り、ＮｏｄｅＡを介してインバータ回路２４を構成する
ｐＭＯＳトランジスタＰ２及びｎＭＯＳトランジスタＮ
５のゲートに供給する。これにより、インバータ回路２
４より、送信側（制御側）集積回路１ａにて小振幅信号
に変換される前の論理信号と論理的に等しい論理信号が
取り出される。
れたｎＭＯＳトランジスタＮ３は、上述の通り、増幅回
路２５により増幅される信号の振幅中心が、前記インバ
ータしきい値（スレッショルド電圧）となるように、供
給する電流を変化させる。以上により、増幅回路２５は
前記回路特性変動要素（電源電圧，温度，製造プロセス
によるバラツキ等）に起因した論理しきい値レベルの変
動に影響されることの無い（補正された）増幅回路２５
の出力信号を、ｎＭＯＳトランジスタＮ１のドレインよ
り、ＮｏｄｅＡを介してインバータ回路２４を構成する
ｐＭＯＳトランジスタＰ２及びｎＭＯＳトランジスタＮ
５のゲートに供給する。これにより、インバータ回路２
４より、送信側（制御側）集積回路１ａにて小振幅信号
に変換される前の論理信号と論理的に等しい論理信号が
取り出される。
【００７７】◇第３実施例 次に、この発明の第３実施例について述べる。図５は、
この発明の第３実施例である出力回路（小振幅出力回
路）３ｂの具体的電気構成を示す回路図である。この例
の出力回路３ｂは、ｎＭＯＳトランジスタＮ１，Ｎ２，
Ｎ３，Ｎ４，Ｎ５，抵抗Ｒ１，Ｒ２，定電流回路Ｉ１か
ら概略構成されていて、ｎＭＯＳトランジスタＮ１のド
レインは送信側集積回路の有する所定の直流電圧供給源
ＶＤＤと接続されていて、そのソースはｎＭＯＳトラン
ジスタＮ２及びＮ３のドレインとそれぞれ接続されてい
て、そのゲートは、帰還増幅器Ａ５の出力端と接続され
ている。また、ｎＭＯＳトランジスタＮ２のソースはｎ
ＭＯＳトランジスタＮ４のドレインと接続され、ｎＭＯ
ＳトランジスタＮ３のソースはｎＭＯＳトランジスタＮ
５のドレインと接続され、ｎＭＯＳトランジスタＮ４及
びＮ５の各ソースは、定電流回路Ｉ１を介して、送信側
集積回路の有する所定の基準電位点ＧＮＤと接続されて
いる。
この発明の第３実施例である出力回路（小振幅出力回
路）３ｂの具体的電気構成を示す回路図である。この例
の出力回路３ｂは、ｎＭＯＳトランジスタＮ１，Ｎ２，
Ｎ３，Ｎ４，Ｎ５，抵抗Ｒ１，Ｒ２，定電流回路Ｉ１か
ら概略構成されていて、ｎＭＯＳトランジスタＮ１のド
レインは送信側集積回路の有する所定の直流電圧供給源
ＶＤＤと接続されていて、そのソースはｎＭＯＳトラン
ジスタＮ２及びＮ３のドレインとそれぞれ接続されてい
て、そのゲートは、帰還増幅器Ａ５の出力端と接続され
ている。また、ｎＭＯＳトランジスタＮ２のソースはｎ
ＭＯＳトランジスタＮ４のドレインと接続され、ｎＭＯ
ＳトランジスタＮ３のソースはｎＭＯＳトランジスタＮ
５のドレインと接続され、ｎＭＯＳトランジスタＮ４及
びＮ５の各ソースは、定電流回路Ｉ１を介して、送信側
集積回路の有する所定の基準電位点ＧＮＤと接続されて
いる。
【００７８】さらに、ｎＭＯＳトランジスタＮ４のドレ
イン（ｎＭＯＳトランジスタＮ２のソース）は抵抗Ｒ１
及びＲ２で構成される直列回路を介して、ｎＭＯＳトラ
ンジスタＮ５のドレイン（ｎＭＯＳトランジスタＮ３の
ソース）と接続されていて、前記抵抗Ｒ１及びＲ２で構
成される直列回路の抵抗Ｒ１及びＲ２の接続点は、帰還
増幅器Ａ５の反転入力端と接続されている。なお、前記
抵抗Ｒ１及びＲ２で構成される直列回路は、出力回路３
ｂの出力信号のオフセット電圧（振幅中心電圧）を、抵
抗Ｒ１及びＲ２の接続点から得られる電圧に基いて検出
するためのものである（出力中心電圧検出回路）。そし
て、前記抵抗Ｒ１及びＲ２で構成される直列回路と並列
に外付け（チップ外）抵抗ＲＬ（振幅レベル変換手段）
が接続されると共に、その両端はそれぞれ出力端子ｏｕ
ｔ，ｏｕｔｂと接続されていて、前記帰還増幅器Ａ５の
非反転入力端には、使用される低振幅インタフェースに
応じた小振幅信号における振幅中心電圧Ｖｏｆｆを決定
するための所定の基準電圧が印加されている。
イン（ｎＭＯＳトランジスタＮ２のソース）は抵抗Ｒ１
及びＲ２で構成される直列回路を介して、ｎＭＯＳトラ
ンジスタＮ５のドレイン（ｎＭＯＳトランジスタＮ３の
ソース）と接続されていて、前記抵抗Ｒ１及びＲ２で構
成される直列回路の抵抗Ｒ１及びＲ２の接続点は、帰還
増幅器Ａ５の反転入力端と接続されている。なお、前記
抵抗Ｒ１及びＲ２で構成される直列回路は、出力回路３
ｂの出力信号のオフセット電圧（振幅中心電圧）を、抵
抗Ｒ１及びＲ２の接続点から得られる電圧に基いて検出
するためのものである（出力中心電圧検出回路）。そし
て、前記抵抗Ｒ１及びＲ２で構成される直列回路と並列
に外付け（チップ外）抵抗ＲＬ（振幅レベル変換手段）
が接続されると共に、その両端はそれぞれ出力端子ｏｕ
ｔ，ｏｕｔｂと接続されていて、前記帰還増幅器Ａ５の
非反転入力端には、使用される低振幅インタフェースに
応じた小振幅信号における振幅中心電圧Ｖｏｆｆを決定
するための所定の基準電圧が印加されている。
【００７９】この例の出力回路３ｂにおいて、入力端子
ｉｎ，ｉｎｂを介して供給された信号は、出力回路３ｂ
を構成するｎＭＯＳトランジスタＮ２とＮ５，並びにｎ
ＭＯＳトランジスタＮ３とＮ４のゲートにそれぞれ供給
される。入力された信号は、使用される低振幅インタフ
ェース（ＧＴＬ，ＣＴＴ，ＬＶＤＳ，ＰＥＣＬ，並びに
ＰＣＭＬ等）に応じて、当該小振幅信号における振幅中
心Ｖｏｆｆ及び振幅レベルＶｄｍが決定され、上記規格
に適合した小振幅信号に変換され、出力端子ｏｕｔ，ｏ
ｕｔｂから伝送ライン４を介して入力回路５ａに出力さ
れる。
ｉｎ，ｉｎｂを介して供給された信号は、出力回路３ｂ
を構成するｎＭＯＳトランジスタＮ２とＮ５，並びにｎ
ＭＯＳトランジスタＮ３とＮ４のゲートにそれぞれ供給
される。入力された信号は、使用される低振幅インタフ
ェース（ＧＴＬ，ＣＴＴ，ＬＶＤＳ，ＰＥＣＬ，並びに
ＰＣＭＬ等）に応じて、当該小振幅信号における振幅中
心Ｖｏｆｆ及び振幅レベルＶｄｍが決定され、上記規格
に適合した小振幅信号に変換され、出力端子ｏｕｔ，ｏ
ｕｔｂから伝送ライン４を介して入力回路５ａに出力さ
れる。
【００８０】図６は、出力回路３ｂの入力端子ｉｎ，ｉ
ｎｂに入力される入力信号の一例と、出力端子ｏｕｔ，
ｏｕｔｂから出力される出力信号の一例とをそれぞれ示
したタイミングチャートである。以下、図５及び図６を
参照して、この例の動作について詳細に説明する。
ｎｂに入力される入力信号の一例と、出力端子ｏｕｔ，
ｏｕｔｂから出力される出力信号の一例とをそれぞれ示
したタイミングチャートである。以下、図５及び図６を
参照して、この例の動作について詳細に説明する。
【００８１】出力回路３ｂの２つの入力端子ｉｎ及びｉ
ｎｂに、図６（ａ）に示す信号が入力されると、図６に
おけるの区間において、図５におけるｎＭＯＳトラン
ジスタＮ３及びＮ４はオフ，ｎＭＯＳトランジスタＮ２
及びＮ５はオンとなり、当該回路を流れる電流ｉが、ｎ
ＭＯＳトランジスタＮ１→ｎＭＯＳトランジスタＮ２→
抵抗ＲＬ→ｎＭＯＳトランジスタＮ５→定電流回路Ｉ１
の経路を通って流れ、図６（ｂ）に示す出力信号、すな
わち、出力端子ｏｕｔ側がＨレベルとなり、出力端子ｏ
ｕｔｂ側がＬレベルとなる信号が出力される。
ｎｂに、図６（ａ）に示す信号が入力されると、図６に
おけるの区間において、図５におけるｎＭＯＳトラン
ジスタＮ３及びＮ４はオフ，ｎＭＯＳトランジスタＮ２
及びＮ５はオンとなり、当該回路を流れる電流ｉが、ｎ
ＭＯＳトランジスタＮ１→ｎＭＯＳトランジスタＮ２→
抵抗ＲＬ→ｎＭＯＳトランジスタＮ５→定電流回路Ｉ１
の経路を通って流れ、図６（ｂ）に示す出力信号、すな
わち、出力端子ｏｕｔ側がＨレベルとなり、出力端子ｏ
ｕｔｂ側がＬレベルとなる信号が出力される。
【００８２】図６に示すの区間においては、ｎＭＯＳ
トランジスタＮ３及びＮ４は、オフからオン，ｎＭＯＳ
トランジスタＮ２及びＮ５はオンからオフへと徐々に変
化し、図６（ｂ）に示すような出力信号が出力される。
の区間においては、ｎＭＯＳトランジスタＮ３及びＮ
４はオン，ｎＭＯＳトランジスタＮ２及びＮ５はオフと
なり、当該回路を流れる電流ｉが、ｎＭＯＳトランジス
タＮ１→ｎＭＯＳトランジスタＮ３→抵抗ＲＬ→ｎＭＯ
ＳトランジスタＮ４→定電流回路Ｉ１の経路を通って流
れ、図６（ｂ）に示すような出力信号、すなわち、出力
端子ｏｕｔ側がＬレベルとなり、出力端子ｏｕｔｂ側が
Ｈレベルとなる信号が出力される。
トランジスタＮ３及びＮ４は、オフからオン，ｎＭＯＳ
トランジスタＮ２及びＮ５はオンからオフへと徐々に変
化し、図６（ｂ）に示すような出力信号が出力される。
の区間においては、ｎＭＯＳトランジスタＮ３及びＮ
４はオン，ｎＭＯＳトランジスタＮ２及びＮ５はオフと
なり、当該回路を流れる電流ｉが、ｎＭＯＳトランジス
タＮ１→ｎＭＯＳトランジスタＮ３→抵抗ＲＬ→ｎＭＯ
ＳトランジスタＮ４→定電流回路Ｉ１の経路を通って流
れ、図６（ｂ）に示すような出力信号、すなわち、出力
端子ｏｕｔ側がＬレベルとなり、出力端子ｏｕｔｂ側が
Ｈレベルとなる信号が出力される。
【００８３】の区間においては、ｎＭＯＳトランジス
タＮ３及びＮ４は、オンからオフ，ｎＭＯＳトランジス
タＮ２及びＮ５はオフからオンへと徐々に変化し、図６
（ｂ）に示す出力信号が出力される。の区間において
は、ｎＭＯＳトランジスタＮ３及びＮ４はオフ，ｎＭＯ
ＳトランジスタＮ２及びＮ５はオンとなり、当該回路を
流れる電流ｉが、ｎＭＯＳトランジスタＮ１→ｎＭＯＳ
トランジスタＮ２→抵抗ＲＬ→ｎＭＯＳトランジスタＮ
５→定電流回路Ｉ１の経路を通って流れ、図６（ｂ）に
示す出力信号、すなわち、出力端子ｏｕｔ側がＨレベル
となり、出力端子ｏｕｔｂ側がＬレベルとなる信号が出
力される。
タＮ３及びＮ４は、オンからオフ，ｎＭＯＳトランジス
タＮ２及びＮ５はオフからオンへと徐々に変化し、図６
（ｂ）に示す出力信号が出力される。の区間において
は、ｎＭＯＳトランジスタＮ３及びＮ４はオフ，ｎＭＯ
ＳトランジスタＮ２及びＮ５はオンとなり、当該回路を
流れる電流ｉが、ｎＭＯＳトランジスタＮ１→ｎＭＯＳ
トランジスタＮ２→抵抗ＲＬ→ｎＭＯＳトランジスタＮ
５→定電流回路Ｉ１の経路を通って流れ、図６（ｂ）に
示す出力信号、すなわち、出力端子ｏｕｔ側がＨレベル
となり、出力端子ｏｕｔｂ側がＬレベルとなる信号が出
力される。
【００８４】次に、図５の出力回路３ｂにおいて、入力
端子ｉｎ，ｉｎｂに入力される入力信号に対応して出力
端子ｏｕｔ，ｏｕｔｂより出力される、図６（ｂ）に示
す如くの出力信号（小振幅信号）における振幅中心Ｖｏ
ｆｆ及び振幅レベルＶｄｍがどのようにして決定される
かについて説明を行う。まず、振幅中心Ｖｏｆｆの決定
についてであるが、既述の通り、出力回路３ｂを構成す
る抵抗Ｒ１及びＲ２で構成される直列回路の抵抗Ｒ１及
びＲ２の接続点からは、出力回路３ｂの出力信号のオフ
セット電圧（振幅中心電圧）が得られ、帰還増幅器Ａ５
の反転入力端に供給されている。一方、帰還増幅器Ａ５
の非反転入力端には、当該低振幅インタフェースに応じ
た（決定された）小振幅信号における振幅中心電圧Ｖｏ
ｆｆを決定するための所定の基準電圧が印加されてい
る。
端子ｉｎ，ｉｎｂに入力される入力信号に対応して出力
端子ｏｕｔ，ｏｕｔｂより出力される、図６（ｂ）に示
す如くの出力信号（小振幅信号）における振幅中心Ｖｏ
ｆｆ及び振幅レベルＶｄｍがどのようにして決定される
かについて説明を行う。まず、振幅中心Ｖｏｆｆの決定
についてであるが、既述の通り、出力回路３ｂを構成す
る抵抗Ｒ１及びＲ２で構成される直列回路の抵抗Ｒ１及
びＲ２の接続点からは、出力回路３ｂの出力信号のオフ
セット電圧（振幅中心電圧）が得られ、帰還増幅器Ａ５
の反転入力端に供給されている。一方、帰還増幅器Ａ５
の非反転入力端には、当該低振幅インタフェースに応じ
た（決定された）小振幅信号における振幅中心電圧Ｖｏ
ｆｆを決定するための所定の基準電圧が印加されてい
る。
【００８５】これにより、帰還増幅器Ａ５は、反転入力
端に供給された出力回路３ｂの出力信号のオフセット電
圧（振幅中心電圧）と、非反転入力端に供給された当該
低振幅インタフェースに応じた小振幅信号における振幅
中心電圧Ｖｏｆｆを決定するための所定の基準電圧に基
いて、出力回路３ｂにより出力される信号の振幅中心
（抵抗Ｒ１及びＲ２の接続点から得られる出力回路３ｂ
の出力信号のオフセット電圧である振幅中心電圧）が、
前記所定の基準電圧によって決定される振幅中心電圧Ｖ
ｏｆｆとなるように、フィードバック（帰還）信号を、
ｎＭＯＳトランジスタＮ１のゲートに出力する。する
と、前記フィードバック（帰還）信号の供給されたｎＭ
ＯＳトランジスタＮ１は、出力回路３ｂにより出力され
る信号の振幅中心が、前記振幅中心電圧Ｖｏｆｆとなる
ようにレベルシフト電圧を変化させ、出力回路３ｂよ
り、図６（ｂ）に示す如くの振幅中心電圧がＶｏｆｆに
設定された信号が出力される。
端に供給された出力回路３ｂの出力信号のオフセット電
圧（振幅中心電圧）と、非反転入力端に供給された当該
低振幅インタフェースに応じた小振幅信号における振幅
中心電圧Ｖｏｆｆを決定するための所定の基準電圧に基
いて、出力回路３ｂにより出力される信号の振幅中心
（抵抗Ｒ１及びＲ２の接続点から得られる出力回路３ｂ
の出力信号のオフセット電圧である振幅中心電圧）が、
前記所定の基準電圧によって決定される振幅中心電圧Ｖ
ｏｆｆとなるように、フィードバック（帰還）信号を、
ｎＭＯＳトランジスタＮ１のゲートに出力する。する
と、前記フィードバック（帰還）信号の供給されたｎＭ
ＯＳトランジスタＮ１は、出力回路３ｂにより出力され
る信号の振幅中心が、前記振幅中心電圧Ｖｏｆｆとなる
ようにレベルシフト電圧を変化させ、出力回路３ｂよ
り、図６（ｂ）に示す如くの振幅中心電圧がＶｏｆｆに
設定された信号が出力される。
【００８６】次に、振幅レベルＶｄｍの決定についてで
あるが、これは、前記定電流回路Ｉ１を流れる電流値を
変更することにより行う。すなわち、振幅レベルＶｄｍ
は、式（４）で与えられるので、 Ｖｄｍ ＝ ＲＬ × ｉ …（４） 当該低振幅インタフェースに応じた（決定された）小振
幅信号における振幅レベルＶｄｍとなるように、前記定
電流回路Ｉ１を流れる電流値を設定することで、出力回
路３ｂより、図６（ｂ）に示す如くの振幅レベルがＶｄ
ｍに設定された信号が出力される。なお、式４におい
て、ＲＬは外付け（チップ外）抵抗ＲＬの抵抗値であ
り、ｉは定電流回路Ｉ１を流れる電流値である。
あるが、これは、前記定電流回路Ｉ１を流れる電流値を
変更することにより行う。すなわち、振幅レベルＶｄｍ
は、式（４）で与えられるので、 Ｖｄｍ ＝ ＲＬ × ｉ …（４） 当該低振幅インタフェースに応じた（決定された）小振
幅信号における振幅レベルＶｄｍとなるように、前記定
電流回路Ｉ１を流れる電流値を設定することで、出力回
路３ｂより、図６（ｂ）に示す如くの振幅レベルがＶｄ
ｍに設定された信号が出力される。なお、式４におい
て、ＲＬは外付け（チップ外）抵抗ＲＬの抵抗値であ
り、ｉは定電流回路Ｉ１を流れる電流値である。
【００８７】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれることは勿論である。
例えば、上述の第１実施例では、図１に示すように、伝
送ライン４の対となるラインそれぞれに終端抵抗Ｒｔが
それぞれ接続され、各伝送ラインはこの終端抵抗Ｒｔを
介して終端電圧（Ｖｔｔ）にて終端されていない場合を
例に挙げて述べたが、この発明は、終端処理を要するも
の要さないもの何れのインタフェースにおいても適用可
能なことは勿論である。例えば、ＬＶＤＳインタフェー
ス等では非終端であり、ＰＥＣＬインタフェース等では
終端電圧（Ｖｔｔ）にて終端される。また、上述の第２
実施例では、ｎＭＯＳトランジスタＮ１，Ｎ２，Ｎ３に
限らず、ｐＭＯＳトランジスタを用いても良い。
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれることは勿論である。
例えば、上述の第１実施例では、図１に示すように、伝
送ライン４の対となるラインそれぞれに終端抵抗Ｒｔが
それぞれ接続され、各伝送ラインはこの終端抵抗Ｒｔを
介して終端電圧（Ｖｔｔ）にて終端されていない場合を
例に挙げて述べたが、この発明は、終端処理を要するも
の要さないもの何れのインタフェースにおいても適用可
能なことは勿論である。例えば、ＬＶＤＳインタフェー
ス等では非終端であり、ＰＥＣＬインタフェース等では
終端電圧（Ｖｔｔ）にて終端される。また、上述の第２
実施例では、ｎＭＯＳトランジスタＮ１，Ｎ２，Ｎ３に
限らず、ｐＭＯＳトランジスタを用いても良い。
【００８８】
【発明の効果】以上説明したように、この発明の入出力
回路によれば、信号処理回路の回路特性変動要素（電源
電圧，温度，製造バラツキ）による影響でデバイスの論
理しきい値が適正値から変化しても、供給された小振幅
信号から変換された論理信号から、遅延時間変動要素
（ｓｋｅｗ）を排除することを可能としたので、供給さ
れた小振幅信号が有するハイレベルを保持している区間
とロウレベルを保持している区間の比率、いわゆるデュ
ーティサイクル比を崩すことのない、高品質の信号を前
記ＣＭＯＳ内部回路に供給することが可能となる。これ
により、前記ＣＭＯＳ内部回路では、ハイレベルまたは
ロウレベル信号と認識できる最低限の論理保持区間、い
わゆるミニマムパルスを十分に保持でき、常に正しい認
識動作が可能となる。また、本発明の出力回路によれ
ば、信号処理回路の回路特性変動要素（電源電圧，温
度，製造バラツキ）による影響に全く依存されない、小
振幅信号レベルを供給できるため、インターフェース規
格の逸脱のない、高品質の信号を供給することが可能と
なる。
回路によれば、信号処理回路の回路特性変動要素（電源
電圧，温度，製造バラツキ）による影響でデバイスの論
理しきい値が適正値から変化しても、供給された小振幅
信号から変換された論理信号から、遅延時間変動要素
（ｓｋｅｗ）を排除することを可能としたので、供給さ
れた小振幅信号が有するハイレベルを保持している区間
とロウレベルを保持している区間の比率、いわゆるデュ
ーティサイクル比を崩すことのない、高品質の信号を前
記ＣＭＯＳ内部回路に供給することが可能となる。これ
により、前記ＣＭＯＳ内部回路では、ハイレベルまたは
ロウレベル信号と認識できる最低限の論理保持区間、い
わゆるミニマムパルスを十分に保持でき、常に正しい認
識動作が可能となる。また、本発明の出力回路によれ
ば、信号処理回路の回路特性変動要素（電源電圧，温
度，製造バラツキ）による影響に全く依存されない、小
振幅信号レベルを供給できるため、インターフェース規
格の逸脱のない、高品質の信号を供給することが可能と
なる。
【図１】この発明の第１実施例である入力・出力回路の
構成を示す回路図である。
構成を示す回路図である。
【図２】同入力・出力回路を構成する入力回路の具体的
構成を示す回路図である。
構成を示す回路図である。
【図３】同入力回路の各部を流れる信号の状態を示すタ
イミングチャートである。
イミングチャートである。
【図４】この発明の第２実施例である入力回路の電気的
構成を示す回路図である。
構成を示す回路図である。
【図５】この発明の第３実施例である出力回路（小振幅
出力回路）の電気的構成を示す回路図である。
出力回路）の電気的構成を示す回路図である。
【図６】同実施例の動作を説明するためのタイミングチ
ャートである。
ャートである。
【図７】従来の入力・出力回路の一例を示した図であ
る。
る。
【図８】従来の入力回路の具体回路の一例を示した図で
ある。
ある。
【図９】同入力回路の動作を説明するためのタイミング
チャートである。
チャートである。
１ａ 送信側（制御側）集積回路 ２ａ 受信側（被制御側）集積回路 ３ａ，３ｂ 出力回路 ４ 伝送ライン ５ａ，５ｂ 入力回路 １６ ＣＭＯＳ内部回路 １０ 定電圧回路 １１ 出力部 １２ 定電圧発生手段 １３ 定電流回路 １４ 増幅部 １５ しきい値検出回路（しきい値検出手段） ２４ インバータ回路 Ｎ１〜Ｎ５ ｎチャネルＭＯＳトランジスタ Ｐ１〜Ｐ５ ｐチャネルＭＯＳトランジスタ Ａ３〜Ａ５ 帰還増幅器 Ｒ１，Ｒ２ オフセット電圧検出抵抗 Ｒａ，Ｒｂ 抵抗 ＲＬ 外付け（チップ外）抵抗
Claims (23)
- 【請求項１】 半導体デバイス間の信号伝送の際に用い
られ、かつ、入力段と出力段とを備えてなる入力回路で
あって、 前記出力段のしきい値を検出するしきい値検出手段を有
し、 該しきい値検出手段によって検出された前記しきい値に
応じて、前記入力段から前記出力段へ供給される信号の
振幅レベルが決定される構成となっていることを特徴と
する入力回路。 - 【請求項２】 半導体デバイス間の信号伝送の際に用い
られ、かつ、入力段と出力段とを備えてなる入力回路で
あって、 前記出力段のしきい値を検出するしきい値検出手段を有
し、 前記しきい値検出手段によって検出された前記出力段の
しきい値と、前記入力段が前記出力段へ供給する信号の
振幅中心レベルとを検出，比較し、双方の値が同等とな
るように、前記入力段に供給する電流値を制御して、前
記入力段からの供給信号の振幅中心が、前記しきい値検
出手段によって検出された出力段のしきい値変動に応じ
て決定される構成となっていることを特徴とする入力回
路。 - 【請求項３】 前記出力段のしきい値検出手段は、前記
出力段と同等のしきい値を持つことを特徴とする請求項
１又は２記載の入力回路。 - 【請求項４】 前記出力段のしきい値検出手段は、同一
製造プロセスによって同一基板上に製造された、同一集
積回路内における複数のトランジスタから形成されるＣ
ＭＯＳ論理回路から得られることを特徴とする請求項
１，２又は３記載の入力回路。 - 【請求項５】 前記ＣＭＯＳ論理回路は、１つ以上のＮ
ＭＯＳトランジスタおよび１つ以上のＰＭＯＳトランジ
スタにて構成されることを特徴とする請求項４記載の入
力回路。 - 【請求項６】 半導体デバイス間の信号伝送の際に用い
られ、かつ、入力段と出力段とを備えてなる入力回路で
あって、 前記入力段の出力信号の振幅中心レベルを、前記出力段
のしきい値変動に応じた信号レベルに変換して、前記出
力段に供給することを特徴とする入力回路。 - 【請求項７】 半導体デバイス間の信号伝送の際に用い
られ、かつ、入力段と出力段とを備えてなる入力回路に
おける入力信号処理方法であって、 前記入力回路を構成している入力段と前記段のうち、前
記入力段から前記出力段へ供給する出力信号の振幅中心
を、前記出力段のしきい値変動に連動させることを特徴
とする入力信号処理方法。 - 【請求項８】 前記入力段から前記出力段へ供給される
出力信号の振幅は、前記入力段に供給される前記入力信
号の振幅と同等あるいはそれ以上であることを特徴とす
る請求項１乃至６のいずれか１に記載の入力回路。 - 【請求項９】 前記入力段から前記出力段へ供給される
出力信号の振幅は、前記入力段に供給される前記入力信
号の振幅と同等あるいはそれ以下であることを特徴とす
る請求項１乃至６のいずれか１に記載の入力回路。 - 【請求項１０】 半導体デバイス間の信号伝送の際に用
いられる出力回路であって、前記出力回路に供給された
信号を、予め規定された振幅および振幅中心レベルに変
換して、小振幅伝送信号を生成することを特徴とする出
力回路。 - 【請求項１１】 伝送ラインを経由した半導体デバイス
間で用いられる入出力回路であって、 前記請求項１０記載の出力回路と、 前記請求項１乃至６又は８のいずれか１に記載の入力回
路と、 前記出力回路と入力回路とを接続する伝送ラインと、 を備えてなることを特徴とする入出力回路。 - 【請求項１２】 半導体デバイス間の信号伝送の際に用
いられ、供給された小振幅信号を、電源電圧に等しいフ
ルスイング振幅又はそれに近い値まで増幅された論理信
号として供給する入力回路であって、 前記小振幅信号の振幅中心レベルを出力すると共に、前
記小振幅信号を所定の振幅レベルの論理信号に増幅変換
する増幅部と、 前記増幅部からの出力信号を受信するＣＭＯＳ論理回路
の信号反転ポイント電圧を検出するしきい値検出手段
と、 前記増幅部における増幅率および増幅信号振幅中心レベ
ルを制御する定電流回路と、 前記増幅部から出力された信号振幅中心レベルと、前記
しきい値検出手段により検出された前記ＣＭＯＳ論理回
路の信号反転ポイント電圧とを比較し、前記増幅部によ
り増幅される信号の振幅中心レベルが、前記ＣＭＯＳ論
理回路の信号反転ポイント電圧となるように、前記定電
流回路に対してフィードバックをかける帰還増幅器とを
備えてなることを特徴とする入力回路。 - 【請求項１３】 半導体デバイス間の信号伝送の際に用
いられ、供給された小振幅信号を、電源電圧に等しいフ
ルスイング振幅又はそれに近い値まで増幅された論理信
号として供給する入力回路であって、 前記小振幅信号の振幅中心レベルを検出する振幅中心電
圧検出回路と、 前記小振幅信号を所定の振幅レベルの論理信号に増幅変
換する増幅回路と、 前記増幅回路における増幅率および増幅信号振幅中心レ
ベルを制御する定電流回路と、 前記増幅回路により増幅された信号を前記論理信号に変
換するＣＭＯＳ論理回路と、 前記ＣＭＯＳ論理回路の信号反転ポイント電圧を検出す
るしきい値検出手段と、 前記振幅中心電圧検出回路により検出された振幅中心レ
ベルと、前記しきい値検出手段により検出された前記Ｃ
ＭＯＳ論理回路の信号反転ポイント電圧とを比較し、前
記増幅回路により増幅される信号の振幅中心レベルが、
前記ＣＭＯＳ論理回路の信号反転ポイント電圧となるよ
うに、前記定電流回路に対してフィードバックをかける
帰還増幅器と、 を備えてなることを特徴とする入力回路。 - 【請求項１４】 半導体デバイス間の信号伝送の際に用
いられ、供給された小振幅信号を、電源電圧に等しいフ
ルスイング振幅又はそれに近い値まで増幅された論理信
号として供給する入力回路であって、 前記小振幅信号の中心レベルを制御するレベル変換回路
と、 前記レベル変換回路から供給される信号振幅中心レベル
を検出する振幅中心電圧検出回路と、 前記レベル変換回路からの出力信号を受信するＣＭＯＳ
論理回路の信号反転ポイント電圧を検出するしきい値検
出手段と、 前記レベル変換回路のレベルシフト量を制御する定電流
回路と、 前記レベル変換回路から出力された信号振幅中心レベル
と、前記しきい値検出手段により検出された前記ＣＭＯ
Ｓ論理回路の信号反転ポイント電圧とを比較し、前記レ
ベル変換回路から出力された信号振幅中心レベルが、前
記ＣＭＯＳ論理回路の信号反転ポイント電圧となるよう
に、前記定電流回路に対してフィードバックをかける帰
還増幅器と、 を備えてなることを特徴とする入力回路。 - 【請求項１５】 半導体デバイス間の信号伝送の際に用
いられ、供給された小振幅信号を、電源電圧に等しいフ
ルスイング振幅又はそれに近い値まで増幅された論理信
号として供給する入力回路であって、 前記小振幅信号の中心レベルを制御するレベル変換回路
と、 前記レベル変換回路から供給される信号振幅中心レベル
を検出する振幅中心電圧検出回路と、 前記レベル変換回路によりレベルシフトされた信号を前
記論理信号に変換するＣＭＯＳ論理回路と、 前記ＣＭＯＳ論理回路の信号反転ポイント電圧を検出す
るしきい値検出手段と、 前記レベル変換回路のレベルシフト量を制御する定電流
回路と、 前記振幅中心電圧検出回路から出力された信号振幅中心
レベルと、前記しきい値検出手段により検出された前記
ＣＭＯＳ論理回路の信号反転ポイント電圧とを比較し、
前記レベル変換回路から出力された信号振幅中心が、前
記ＣＭＯＳ論理回路の信号反転ポイント電圧となるよう
に、前記定電流回路に対してフィードバックをかける帰
還増幅器と、 を備えてなることを特徴とする入力回路。 - 【請求項１６】 前記しきい値検出手段は、前記ＣＭＯ
Ｓ論理回路と同一の回路構成であって、それぞれ複数の
トランジスタから構成され、対応する各トランジスタ
は、同一集積回路内の同一基板上に同一製造プロセスに
よって同一構造に製造されていることを特徴とする請求
項１２乃至１５のいずれか１に記載の入力回路。 - 【請求項１７】 前記しきい値検出手段は、前記ＣＭＯ
Ｓ論理回路と同等のしきい値を持つことを特徴とする請
求項１２乃至１６のいずれか１に記載の入力回路。 - 【請求項１８】 前記しきい値検出手段は、同一製造プ
ロセスによって同一基板上に製造された、同一集積回路
内における複数のトランジスタから形成されるＣＭＯＳ
論理回路から得られることを特徴とする請求項１２乃至
１７のいずれか１に記載の入力回路。 - 【請求項１９】 前記ＣＭＯＳ論理回路は、１つ以上の
ＮＭＯＳトランジスタおよび１つ以上のＰＭＯＳトラン
ジスタにて構成されることを特徴とする請求項１２乃至
１８のいずれか１に記載の入力回路。 - 【請求項２０】 前記ＣＭＯＳ論理回路は、ＣＭＯＳイ
ンバータ回路であることを特徴とする請求項１２乃至１
９のいずれか１に記載の入力回路。 - 【請求項２１】 半導体デバイス間の信号伝送の際に用
いられ、供給された入力信号を、所定の低振幅インタフ
ェースの規格に基いた小振幅の伝送信号に変換して供給
する出力回路であって、 前記小振幅の伝送信号の出力中心レベルを設定するため
の電圧を発生する定電圧発生手段と、 前記出力伝送信号から出力中心レベルを検出すると共
に、該出力伝送信号の振幅を所定の振幅に変換する出力
部と、 前記供給された伝送信号の出力中心レベルをシフトする
ための定電圧回路と、 前記出力部により検出された出力中心レベルと前記定電
圧発生手段の発生する電圧とを比較し、前記出力部から
出力される小振幅信号の出力中心レベルが、前記定電圧
発生手段により設定された値となるように、前記定電圧
回路に対してフィードバックをかける帰還増幅器と、 を備えてなることを特徴とする出力回路。 - 【請求項２２】 半導体デバイス間の信号伝送の際に用
いられ、供給された入力信号を、所定の低振幅インタフ
ェースの規格に基いた小振幅の伝送信号に変換して供給
する出力回路であって、 前記小振幅の出力伝送信号の出力中心レベル電圧を発生
する基準電圧発生手段と、 前記出力伝送信号から出力中心レベルを検出する出力中
心電圧検出回路と、 前記出力伝送信号の出力中心レベルをシフトするための
定電圧回路と、 前記出力中心電圧検出回路により検出された出力中心レ
ベルと、前記基準電圧発生手段の発生する電圧とを比較
し、前記出力伝送信号の出力中心レベルが、前記基準電
圧発生手段の発生する電圧となるように、前記定電圧回
路に対してフィードバックをかける帰還増幅器と、 前記供給された入力信号の振幅を所定の小振幅レベルに
変換する振幅レベル変換手段と、 を備えてなることを特徴とする出力回路。 - 【請求項２３】 伝送ラインを経由した半導体デバイス
間で用いられる入出力回路であって、 前記請求項１２乃至２０のいずれか１に記載の入力回路
と、 前記請求項２１又は２２記載の出力回路と、 前記出力回路と入力回路とを接続する伝送ラインと、 を備えてなることを特徴とする入出力回路。
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