JP2003087108A - ドライバ回路 - Google Patents
ドライバ回路Info
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- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 差動出力を発生するドライバ回路において、
出力信号のオフセットレベルを可変にする。 【解決手段】 開示されるドライバ回路は、正相データ
を入力するＰＭＯＳ１Ａと抵抗３とを電源ＶDDと出力端
子１３間に直列に接続するとともに、抵抗４と正相デー
タを入力するＮＭＯＳ２Ａとを出力端子１３と接地ＧＮ
Ｄ間に直列に接続し、逆相データを入力するＰＭＯＳ２
Ａと抵抗５とを電源ＶDDと出力端子１４間に直列に接続
するとともに、抵抗６と逆相データを入力するＮＭＯＳ
２Ｂとを出力端子１４と接地ＧＮＤ間に直列に接続し、
調整抵抗７を出力端子１３と出力端子１４間に接続し
て、抵抗３乃至６の抵抗値を等しくするとともに、出力
端子１３, １４と電源ＶDD間に、プルアップ抵抗８，９
を接続している。
出力信号のオフセットレベルを可変にする。 【解決手段】 開示されるドライバ回路は、正相データ
を入力するＰＭＯＳ１Ａと抵抗３とを電源ＶDDと出力端
子１３間に直列に接続するとともに、抵抗４と正相デー
タを入力するＮＭＯＳ２Ａとを出力端子１３と接地ＧＮ
Ｄ間に直列に接続し、逆相データを入力するＰＭＯＳ２
Ａと抵抗５とを電源ＶDDと出力端子１４間に直列に接続
するとともに、抵抗６と逆相データを入力するＮＭＯＳ
２Ｂとを出力端子１４と接地ＧＮＤ間に直列に接続し、
調整抵抗７を出力端子１３と出力端子１４間に接続し
て、抵抗３乃至６の抵抗値を等しくするとともに、出力
端子１３, １４と電源ＶDD間に、プルアップ抵抗８，９
を接続している。
Description
【０００１】
【発明の属する技術分野】この発明は、送信データを差
動信号として伝送線路に出力するためのドライバ回路に
関する。
動信号として伝送線路に出力するためのドライバ回路に
関する。
【０００２】
【従来の技術】例えば基幹通信系等においては、分離し
て配置された機能ブロック間を伝送線路を介して接続し
て、相互にデータを伝送することが必要になる場合があ
る。このような場合に、送信データを差動信号の形式で
伝送線路に出力するためには、伝送線路とのインピーダ
ンスの整合をとるとともに、信号レベルを所定の値に設
定するためにドライバ回路が用いられる。図５は、従来
のドライバ回路の構成例を示したものであって、特開２
０００−２２５１６号公報に開示されているものであ
る。この公知例のドライバ回路１００は、図５に示すよ
うに、，Ｐ型ＭＯＳ（Metal Oxide Semiconductor ）ト
ランジスタ（以下、ＰＭＯＳと略す）１０１Ａ，１０１
Ｂと、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳと略
す）１０２Ａ，１０２Ｂと、抵抗１０３〜１０７とから
なっている。
て配置された機能ブロック間を伝送線路を介して接続し
て、相互にデータを伝送することが必要になる場合があ
る。このような場合に、送信データを差動信号の形式で
伝送線路に出力するためには、伝送線路とのインピーダ
ンスの整合をとるとともに、信号レベルを所定の値に設
定するためにドライバ回路が用いられる。図５は、従来
のドライバ回路の構成例を示したものであって、特開２
０００−２２５１６号公報に開示されているものであ
る。この公知例のドライバ回路１００は、図５に示すよ
うに、，Ｐ型ＭＯＳ（Metal Oxide Semiconductor ）ト
ランジスタ（以下、ＰＭＯＳと略す）１０１Ａ，１０１
Ｂと、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳと略
す）１０２Ａ，１０２Ｂと、抵抗１０３〜１０７とから
なっている。
【０００３】図５に示されたドライバ回路１００におい
て、ＰＭＯＳ１０１Ａ，抵抗１０３，１０４，ＮＭＯＳ
１０２Ａと、ＰＭＯＳ１０１Ｂ，抵抗１０５，１０６，
ＮＭＯＳ１０２Ｂとは、それぞれ直列に電源ＶDDと接地
ＧＮＤ間に接続されているとともに、抵抗１０３，１０
４の中点と、抵抗１０５，１０６の中点間には、抵抗１
０７が接続されている。さらに、ＰＭＯＳ１０１ＡとＮ
ＭＯＳ １０２Ａのゲートは並列に一方の入力端子１０
９に接続され、ＰＭＯＳ１０１ＢとＮＭＯＳ１０２Ｂの
ゲートは並列に他方の入力端子１１０に接続されている
とともに、抵抗１０３，１０４の接続点は一方の出力端
子１１１に接続され、抵抗１０５，１０６の接続点は他
方の出力端子１１２に接続されている。
て、ＰＭＯＳ１０１Ａ，抵抗１０３，１０４，ＮＭＯＳ
１０２Ａと、ＰＭＯＳ１０１Ｂ，抵抗１０５，１０６，
ＮＭＯＳ１０２Ｂとは、それぞれ直列に電源ＶDDと接地
ＧＮＤ間に接続されているとともに、抵抗１０３，１０
４の中点と、抵抗１０５，１０６の中点間には、抵抗１
０７が接続されている。さらに、ＰＭＯＳ１０１ＡとＮ
ＭＯＳ １０２Ａのゲートは並列に一方の入力端子１０
９に接続され、ＰＭＯＳ１０１ＢとＮＭＯＳ１０２Ｂの
ゲートは並列に他方の入力端子１１０に接続されている
とともに、抵抗１０３，１０４の接続点は一方の出力端
子１１１に接続され、抵抗１０５，１０６の接続点は他
方の出力端子１１２に接続されている。
【０００４】図５に示されたドライバ回路１００におい
て、ＰＭＯＳ１０１Ａ，抵抗１０３，１０４，ＮＭＯＳ
１０２Ａは、第１のプッシュプル回路を形成し、ＰＭＯ
Ｓ１０１Ｂ，抵抗１０５，１０６，ＮＭＯＳ１０２Ｂ
は、第２のプッシュプル回路を形成している。いま、第
１のプッシュプル回路の入力端子１０９に正相データか
らなる送信データを加え、第２のプッシュプル回路の入
力端子１１０に送信データを反転した逆相データを加え
る。第１の入力端子１０９に印加される正相データがロ
ーレベルであり、第２の入力端子１１０に印加される逆
相データがハイレベルであるときは、ＰＭＯＳ１０１Ａ
とＮＭＯＳ１０２Ｂだけがオンになり、他はすべてオフ
になる。また、第１の入力端子１０９の正相データがハ
イレベルであり、第２の入力端子１１０の逆相データが
ローレベルであるときは、ＰＭＯＳ１０１ＢとＮＭＯＳ
１０２Ａだけがオンになり、他はすべてオフになる。こ
れによって、第１のプッシュプル回路の出力端子１１１
には、送信データと逆相の出力信号が発生し、第２のプ
ッシュプル回路の出力端子１１２には、送信データと同
相の出力信号が発生して、出力端子１１１，１１２間に
は、抵抗１０７の仮想的な中点Ｃの電位を基準とする、
送信データと同期した差動信号からなる出力信号が発生
する。
て、ＰＭＯＳ１０１Ａ，抵抗１０３，１０４，ＮＭＯＳ
１０２Ａは、第１のプッシュプル回路を形成し、ＰＭＯ
Ｓ１０１Ｂ，抵抗１０５，１０６，ＮＭＯＳ１０２Ｂ
は、第２のプッシュプル回路を形成している。いま、第
１のプッシュプル回路の入力端子１０９に正相データか
らなる送信データを加え、第２のプッシュプル回路の入
力端子１１０に送信データを反転した逆相データを加え
る。第１の入力端子１０９に印加される正相データがロ
ーレベルであり、第２の入力端子１１０に印加される逆
相データがハイレベルであるときは、ＰＭＯＳ１０１Ａ
とＮＭＯＳ１０２Ｂだけがオンになり、他はすべてオフ
になる。また、第１の入力端子１０９の正相データがハ
イレベルであり、第２の入力端子１１０の逆相データが
ローレベルであるときは、ＰＭＯＳ１０１ＢとＮＭＯＳ
１０２Ａだけがオンになり、他はすべてオフになる。こ
れによって、第１のプッシュプル回路の出力端子１１１
には、送信データと逆相の出力信号が発生し、第２のプ
ッシュプル回路の出力端子１１２には、送信データと同
相の出力信号が発生して、出力端子１１１，１１２間に
は、抵抗１０７の仮想的な中点Ｃの電位を基準とする、
送信データと同期した差動信号からなる出力信号が発生
する。
【０００５】いま、抵抗１０３〜１０６がすべて等しい
抵抗値Ｒa を有し、抵抗１０７が抵抗値２Ｒs を有する
ものとするものとし、かつ、入力である同相データと逆
相データの振幅が十分大きく、各ＰＭＯＳとＮＭＯＳが
入力信号に対して常に飽和領域で動作するものとする
と、それぞれのトランジスタの動作時の内部抵抗は抵抗
Ｒa に対して無視できる程度に小さくなるので、出力端
子１１１，１１２における差動出力インピーダンスはハ
イレベル出力時とローレベル出力時とで等しくなり、出
力レベルは、抵抗値Ｒa と抵抗値Ｒs との相対的な大き
さの関係によって定まる。
抵抗値Ｒa を有し、抵抗１０７が抵抗値２Ｒs を有する
ものとするものとし、かつ、入力である同相データと逆
相データの振幅が十分大きく、各ＰＭＯＳとＮＭＯＳが
入力信号に対して常に飽和領域で動作するものとする
と、それぞれのトランジスタの動作時の内部抵抗は抵抗
Ｒa に対して無視できる程度に小さくなるので、出力端
子１１１，１１２における差動出力インピーダンスはハ
イレベル出力時とローレベル出力時とで等しくなり、出
力レベルは、抵抗値Ｒa と抵抗値Ｒs との相対的な大き
さの関係によって定まる。
【０００６】また、ドライバ回路１００の出力端子１１
１，１１２には、２線式伝送線路１２０が接続されてい
るとともに、その終端に、それぞれ抵抗値ＲT を有する
抵抗１２１，１２２が直列に接続され、抵抗１２１，１
２２の中点をコンデンサ１２３によって交流的に接地さ
れているので、伝送線路１２０は、その各線が、送信側
ではそれぞれ出力端子１１１，１１２におけるドライバ
回路の差動出力インピーダンスが接続され、受信側では
それぞれ抵抗１２１，１２２が接続されるとともに、高
入力インピーダンスの受信回路（不図示）に接続されて
いる。出力端子１１１，１１２におけるドライバ回路の
差動出力インピーダンスは抵抗Ｒa と抵抗Ｒs の並列抵
抗によって定まるので、抵抗１０７を調整抵抗として差
動出力インピーダンスが伝送線路の特性インピーダンス
に等しくなるようにするとともに、抵抗ＲT を伝送線路
の特性インピーダンスに等しくすることによって、伝送
線路１２０は、送信側と受信側がそれぞれ整合状態に保
たれる。
１，１１２には、２線式伝送線路１２０が接続されてい
るとともに、その終端に、それぞれ抵抗値ＲT を有する
抵抗１２１，１２２が直列に接続され、抵抗１２１，１
２２の中点をコンデンサ１２３によって交流的に接地さ
れているので、伝送線路１２０は、その各線が、送信側
ではそれぞれ出力端子１１１，１１２におけるドライバ
回路の差動出力インピーダンスが接続され、受信側では
それぞれ抵抗１２１，１２２が接続されるとともに、高
入力インピーダンスの受信回路（不図示）に接続されて
いる。出力端子１１１，１１２におけるドライバ回路の
差動出力インピーダンスは抵抗Ｒa と抵抗Ｒs の並列抵
抗によって定まるので、抵抗１０７を調整抵抗として差
動出力インピーダンスが伝送線路の特性インピーダンス
に等しくなるようにするとともに、抵抗ＲT を伝送線路
の特性インピーダンスに等しくすることによって、伝送
線路１２０は、送信側と受信側がそれぞれ整合状態に保
たれる。
【０００７】このように、ドライバ回路１００では、２
つのプッシュプル回路における負荷抵抗１０３〜１０６
をすべて同じ抵抗値としたので、その差動出力がハイレ
ベルのときとローレベルのときとで、出力インピーダン
スが同等の値になるとともに、抵抗値Ｒa を抵抗値Ｒs
との比を変えることによって、伝送線路に対して整合状
態を保つように出力インピーダンスの値を維持したま
ま、伝送線路に対する出力振幅を任意に設定することが
できる。従って、ドライバ回路１００によれば、伝送線
路に対する整合状態を保つとともに、伝送線路の出力信
号レベルを低くすることによって外部（特に他の伝送線
路）に対する誘導妨害を防止することができるので、機
能ブロック間に多数の伝送線路を設けるような場合に安
定な動作をさせることができるようになる。
つのプッシュプル回路における負荷抵抗１０３〜１０６
をすべて同じ抵抗値としたので、その差動出力がハイレ
ベルのときとローレベルのときとで、出力インピーダン
スが同等の値になるとともに、抵抗値Ｒa を抵抗値Ｒs
との比を変えることによって、伝送線路に対して整合状
態を保つように出力インピーダンスの値を維持したま
ま、伝送線路に対する出力振幅を任意に設定することが
できる。従って、ドライバ回路１００によれば、伝送線
路に対する整合状態を保つとともに、伝送線路の出力信
号レベルを低くすることによって外部（特に他の伝送線
路）に対する誘導妨害を防止することができるので、機
能ブロック間に多数の伝送線路を設けるような場合に安
定な動作をさせることができるようになる。
【０００８】
【発明が解決しようとする課題】図５に示された従来の
ドライバ回路では、電源と接地間に接続された２つのプ
ッシュプル回路において、電源側のＰＭＯＳと接地側の
ＮＭＯＳの間に等しい値の２個の抵抗を接続し、両抵抗
の中点間に抵抗を接続してその両端を伝送線路を接続す
るとともに、２つのプッシュプル回路のＰＭＯＳとＮＭ
ＯＳのゲートを並列にして、それぞれ正相データと逆相
データを入力するようにしたので、差動出力がハイレベ
ルのときとローレベルのときとで、出力インピーダンス
が同等の値になるとともに、ドライブ回路の出力インピ
ーダンスを伝送線路に整合させながら、その出力振幅を
所定値に設定することができる。
ドライバ回路では、電源と接地間に接続された２つのプ
ッシュプル回路において、電源側のＰＭＯＳと接地側の
ＮＭＯＳの間に等しい値の２個の抵抗を接続し、両抵抗
の中点間に抵抗を接続してその両端を伝送線路を接続す
るとともに、２つのプッシュプル回路のＰＭＯＳとＮＭ
ＯＳのゲートを並列にして、それぞれ正相データと逆相
データを入力するようにしたので、差動出力がハイレベ
ルのときとローレベルのときとで、出力インピーダンス
が同等の値になるとともに、ドライブ回路の出力インピ
ーダンスを伝送線路に整合させながら、その出力振幅を
所定値に設定することができる。
【０００９】しかしながら、図５に示された従来のドラ
イバ回路では、出力端子に接続された抵抗１０７の仮想
的な中点Ｃにおける電圧、すなわち出力信号のオフセッ
トレベルは、常に、電源電圧と接地電位の中間のレベル
に固定されていて、任意の値に設定することはできな
い。これに対して一般的にドライバ回路では、伝送線路
の受端に設けられた受信回路の動作条件によっては、伝
送線路を介して伝送される信号のオフセットレベルを、
電源電圧の１／２とは異なる値にしたい場合があるが、
図５に示された従来のドライバ回路では、このような制
御を行うことができないという問題があった。
イバ回路では、出力端子に接続された抵抗１０７の仮想
的な中点Ｃにおける電圧、すなわち出力信号のオフセッ
トレベルは、常に、電源電圧と接地電位の中間のレベル
に固定されていて、任意の値に設定することはできな
い。これに対して一般的にドライバ回路では、伝送線路
の受端に設けられた受信回路の動作条件によっては、伝
送線路を介して伝送される信号のオフセットレベルを、
電源電圧の１／２とは異なる値にしたい場合があるが、
図５に示された従来のドライバ回路では、このような制
御を行うことができないという問題があった。
【００１０】この発明は、上述の事情に鑑みてなされた
ものであって、送信データを差動信号の形式で伝送線路
に出力するためのドライバ回路であって、その出力イン
ピーダンスと伝送線路の特性インピーダンスとの整合を
とりながら、出力レベルを所定の値に設定することがで
きるとともに、さらに、伝送線路を介して送出される出
力信号のオフセットレベルを任意の値に設定することが
可能な、新規なドライバ回路を提供することを目的とし
ている。
ものであって、送信データを差動信号の形式で伝送線路
に出力するためのドライバ回路であって、その出力イン
ピーダンスと伝送線路の特性インピーダンスとの整合を
とりながら、出力レベルを所定の値に設定することがで
きるとともに、さらに、伝送線路を介して送出される出
力信号のオフセットレベルを任意の値に設定することが
可能な、新規なドライバ回路を提供することを目的とし
ている。
【００１１】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明はドライバ回路に係り、第１の
出力端子と第２の出力端子間に発生する差動信号を送信
データとして伝送線路に出力するドライバ回路であっ
て、正相データ入力が第１の入力端子に加えられたと
き、該データ入力に応じた論理レベルの出力信号を、抵
抗を介して上記第１の出力端子に出力する第１の回路
と、逆相データ入力が第２の入力端子に加えられたと
き、該データ入力に応じた論理レベルの出力信号を、抵
抗を介して上記第２の出力端子に出力する第２の回路
と、上記第１の出力端子と上記第２の出力端子間に接続
された調整抵抗とを備えたドライバ回路において、上記
第１の出力端子及び上記第２の出力端子と、電源又は接
地間に、それぞれ抵抗を接続することによって、上記差
動信号のオフセット電圧値を所望の値に設定可能にした
ことを特徴としている。
め、請求項１記載の発明はドライバ回路に係り、第１の
出力端子と第２の出力端子間に発生する差動信号を送信
データとして伝送線路に出力するドライバ回路であっ
て、正相データ入力が第１の入力端子に加えられたと
き、該データ入力に応じた論理レベルの出力信号を、抵
抗を介して上記第１の出力端子に出力する第１の回路
と、逆相データ入力が第２の入力端子に加えられたと
き、該データ入力に応じた論理レベルの出力信号を、抵
抗を介して上記第２の出力端子に出力する第２の回路
と、上記第１の出力端子と上記第２の出力端子間に接続
された調整抵抗とを備えたドライバ回路において、上記
第１の出力端子及び上記第２の出力端子と、電源又は接
地間に、それぞれ抵抗を接続することによって、上記差
動信号のオフセット電圧値を所望の値に設定可能にした
ことを特徴としている。
【００１２】また、請求項２記載の発明は、ドライバ回
路に係り、正相データ入力がローレベルのときオンにな
る第１のスイッチ素子と第１の抵抗とを電源と第１の出
力端子間に直列に接続するとともに、第２の抵抗と上記
正相データ入力がハイレベルのときオンになる第２のス
イッチ素子とを上記第１の出力端子と接地間に直列に接
続した第１の回路と、逆相データ入力がローレベルのと
きオンになる第３のスイッチ素子と第３の抵抗とを電源
と第２の出力端子間に直列に接続するとともに、第４の
抵抗と上記逆相データ入力がハイレベルのときオンにな
る第４のスイッチ素子とを上記第２の出力端子と接地間
に直列に接続した第２の回路と、上記第１の出力端子と
第２の出力端子間に接続された第５の抵抗とを備えると
ともに、上記第１乃至第４の抵抗の抵抗値を等しくした
ドライバ回路において、上記第１の出力端子及び第２の
出力端子と電源間に、それぞれ第６の抵抗と第７の抵抗
を接続したことを特徴としている。
路に係り、正相データ入力がローレベルのときオンにな
る第１のスイッチ素子と第１の抵抗とを電源と第１の出
力端子間に直列に接続するとともに、第２の抵抗と上記
正相データ入力がハイレベルのときオンになる第２のス
イッチ素子とを上記第１の出力端子と接地間に直列に接
続した第１の回路と、逆相データ入力がローレベルのと
きオンになる第３のスイッチ素子と第３の抵抗とを電源
と第２の出力端子間に直列に接続するとともに、第４の
抵抗と上記逆相データ入力がハイレベルのときオンにな
る第４のスイッチ素子とを上記第２の出力端子と接地間
に直列に接続した第２の回路と、上記第１の出力端子と
第２の出力端子間に接続された第５の抵抗とを備えると
ともに、上記第１乃至第４の抵抗の抵抗値を等しくした
ドライバ回路において、上記第１の出力端子及び第２の
出力端子と電源間に、それぞれ第６の抵抗と第７の抵抗
を接続したことを特徴としている。
【００１３】また、請求項３記載の発明は、ドライバ回
路に係り、正相データ入力がローレベルのときオンにな
る第１のスイッチ素子と第１の抵抗とを電源と第１の出
力端子間に直列に接続するとともに、第２の抵抗と上記
正相データ入力がハイレベルのときオンになる第２のス
イッチ素子とを上記第１の出力端子と接地間に直列に接
続した第１の回路と、逆相データ入力がローレベルのと
きオンになる第３のスイッチ素子と第３の抵抗とを電源
と第２の出力端子間に直列に接続するとともに、第４の
抵抗と上記逆相データ入力がハイレベルのときオンにな
る第４のスイッチ素子とを上記第２の出力端子と接地間
に直列に接続した第２の回路と、上記第１の出力端子と
第２の出力端子間に接続された第５の抵抗とを備えると
ともに、上記第１乃至第４の抵抗の抵抗値を等しくした
ドライバ回路において、上記第１の出力端子及び第２の
出力端子と接地間に、それぞれ第６の抵抗と第７の抵抗
を接続したことを特徴としている。
路に係り、正相データ入力がローレベルのときオンにな
る第１のスイッチ素子と第１の抵抗とを電源と第１の出
力端子間に直列に接続するとともに、第２の抵抗と上記
正相データ入力がハイレベルのときオンになる第２のス
イッチ素子とを上記第１の出力端子と接地間に直列に接
続した第１の回路と、逆相データ入力がローレベルのと
きオンになる第３のスイッチ素子と第３の抵抗とを電源
と第２の出力端子間に直列に接続するとともに、第４の
抵抗と上記逆相データ入力がハイレベルのときオンにな
る第４のスイッチ素子とを上記第２の出力端子と接地間
に直列に接続した第２の回路と、上記第１の出力端子と
第２の出力端子間に接続された第５の抵抗とを備えると
ともに、上記第１乃至第４の抵抗の抵抗値を等しくした
ドライバ回路において、上記第１の出力端子及び第２の
出力端子と接地間に、それぞれ第６の抵抗と第７の抵抗
を接続したことを特徴としている。
【００１４】また、請求項４記載の発明は、請求項２又
は３記載のドライバ回路に係り、上記第６の抵抗と第７
の抵抗のそれぞれの抵抗値を等しくしたことを特徴とし
ている。
は３記載のドライバ回路に係り、上記第６の抵抗と第７
の抵抗のそれぞれの抵抗値を等しくしたことを特徴とし
ている。
【００１５】また、請求項５記載の発明は、請求項２乃
至４のいずれか一記載のドライバ回路に係り、上記第１
乃至第４のスイッチ素子のオン抵抗値が、上記第１乃至
第４の抵抗の抵抗値に対して無視できる程度のものであ
ることを特徴としている。
至４のいずれか一記載のドライバ回路に係り、上記第１
乃至第４のスイッチ素子のオン抵抗値が、上記第１乃至
第４の抵抗の抵抗値に対して無視できる程度のものであ
ることを特徴としている。
【００１６】また、請求項６記載の発明は、請求項１乃
至５のいずれか一記載のドライバ回路に係り、上記ドラ
イバ回路を構成する各素子が同一基板上に同一プロセス
によって作成されたものであることを特徴としている。
至５のいずれか一記載のドライバ回路に係り、上記ドラ
イバ回路を構成する各素子が同一基板上に同一プロセス
によって作成されたものであることを特徴としている。
【００１７】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例であるドライバ回路の構
成を示す図、図２は、この例のドライバ回路におけるオ
フセットレベル計算のための等価回路を示す図である。
この例のドライバ回路は、図１に示すように、ＰＭＯＳ
１Ａ，１Ｂと、ＮＭＯＳ２Ａ，２Ｂと、抵抗３〜９とか
らなっている。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例であるドライバ回路の構
成を示す図、図２は、この例のドライバ回路におけるオ
フセットレベル計算のための等価回路を示す図である。
この例のドライバ回路は、図１に示すように、ＰＭＯＳ
１Ａ，１Ｂと、ＮＭＯＳ２Ａ，２Ｂと、抵抗３〜９とか
らなっている。
【００１８】図１に示されたドライバ回路１００Ａにお
いて、ＰＭＯＳ１Ａ，抵抗３，４，ＮＭＯＳ２Ａと、Ｐ
ＭＯＳ１Ｂ，抵抗５，６，ＮＭＯＳ２Ｂとは、それぞれ
直列に電源ＶDDと接地ＧＮＤ間に接続されているととも
に、抵抗３，４の中点と、抵抗５，６の中点間には、抵
抗７が接続されている。さらに、ＰＭＯＳ１ＡとＮＭＯ
Ｓ２Ａのゲートは並列に一方の入力端子１１に接続さ
れ、ＰＭＯＳ１ＢとＮＭＯＳ２Ｂのゲートは並列に他方
の入力端子１２に接続されているとともに、抵抗３，４
の接続点は一方の出力端子１３に接続され、抵抗５，６
の接続点は他方の出力端子１４に接続されている。ま
た、第１の出力端子１３は抵抗８を介して電源ＶDDに接
続され、第２の出力端子１４は抵抗９を介して電源ＶDD
に接続されている。
いて、ＰＭＯＳ１Ａ，抵抗３，４，ＮＭＯＳ２Ａと、Ｐ
ＭＯＳ１Ｂ，抵抗５，６，ＮＭＯＳ２Ｂとは、それぞれ
直列に電源ＶDDと接地ＧＮＤ間に接続されているととも
に、抵抗３，４の中点と、抵抗５，６の中点間には、抵
抗７が接続されている。さらに、ＰＭＯＳ１ＡとＮＭＯ
Ｓ２Ａのゲートは並列に一方の入力端子１１に接続さ
れ、ＰＭＯＳ１ＢとＮＭＯＳ２Ｂのゲートは並列に他方
の入力端子１２に接続されているとともに、抵抗３，４
の接続点は一方の出力端子１３に接続され、抵抗５，６
の接続点は他方の出力端子１４に接続されている。ま
た、第１の出力端子１３は抵抗８を介して電源ＶDDに接
続され、第２の出力端子１４は抵抗９を介して電源ＶDD
に接続されている。
【００１９】以下、図１を参照して、この例のドライバ
回路の動作を説明する。図１に示されたドライバ回路１
００Ａにおいて、ＰＭＯＳ１Ａ，抵抗３，４，ＮＭＯＳ
２Ａは、第１のプッシュプル回路を形成し、ＰＭＯＳ１
Ｂ，抵抗５，６，ＮＭＯＳ２Ｂは、第２のプッシュプル
回路を形成している。いま、第１のプッシュプル回路の
入力端子１１に正相データからなる送信データを加え、
第２のプッシュプル回路の入力端子１２に送信データを
反転した逆相データを加える。第１の入力端子１１に印
加される正相データがローレベルであり、第２の入力端
子１２に印加される逆相データがハイレベルであるとき
は、ＰＭＯＳ１ＡとＮＭＯＳ２Ｂだけがオンになり、他
はすべてオフになる。また、第１の入力端子１１の正相
データがハイレベルであり、第２の入力端子１２の逆相
データがローレベルであるときは、ＰＭＯＳ１ＢとＮＭ
ＯＳ２Ａだけがオンになり、他はすべてオフになる。こ
れによって、第１のプッシュプル回路の出力端子１３に
は送信データと逆相の出力信号が発生し、第２のプッシ
ュプル回路の出力端子１４には、送信データと同相の出
力信号が発生して、出力端子１３，１４間には、抵抗７
の仮想的な中点Ｃの電位を基準とする、送信データと同
期した差動信号からなる出力信号が発生する。
回路の動作を説明する。図１に示されたドライバ回路１
００Ａにおいて、ＰＭＯＳ１Ａ，抵抗３，４，ＮＭＯＳ
２Ａは、第１のプッシュプル回路を形成し、ＰＭＯＳ１
Ｂ，抵抗５，６，ＮＭＯＳ２Ｂは、第２のプッシュプル
回路を形成している。いま、第１のプッシュプル回路の
入力端子１１に正相データからなる送信データを加え、
第２のプッシュプル回路の入力端子１２に送信データを
反転した逆相データを加える。第１の入力端子１１に印
加される正相データがローレベルであり、第２の入力端
子１２に印加される逆相データがハイレベルであるとき
は、ＰＭＯＳ１ＡとＮＭＯＳ２Ｂだけがオンになり、他
はすべてオフになる。また、第１の入力端子１１の正相
データがハイレベルであり、第２の入力端子１２の逆相
データがローレベルであるときは、ＰＭＯＳ１ＢとＮＭ
ＯＳ２Ａだけがオンになり、他はすべてオフになる。こ
れによって、第１のプッシュプル回路の出力端子１３に
は送信データと逆相の出力信号が発生し、第２のプッシ
ュプル回路の出力端子１４には、送信データと同相の出
力信号が発生して、出力端子１３，１４間には、抵抗７
の仮想的な中点Ｃの電位を基準とする、送信データと同
期した差動信号からなる出力信号が発生する。
【００２０】いま、抵抗３〜６がすべて等しい抵抗値Ｒ
A を有し、抵抗７が抵抗値２ＲS を有するものとするも
のとし、かつ、入力である同相データと逆相データの振
幅が十分大きく、各ＰＭＯＳとＮＭＯＳが入力信号に対
して常に飽和領域で動作するものとすると、それぞれの
トランジスタの動作時の内部抵抗は抵抗ＲA に対して無
視できる程度に小さいので、出力端子１３，１４におけ
る差動出力インピーダンスはハイレベル出力時とローレ
ベル出力時とで等しくなるとともに、その出力レベル
は、抵抗値ＲA と、抵抗値ＲS との相対的な大ききの関
係によってほぼ定まる。
A を有し、抵抗７が抵抗値２ＲS を有するものとするも
のとし、かつ、入力である同相データと逆相データの振
幅が十分大きく、各ＰＭＯＳとＮＭＯＳが入力信号に対
して常に飽和領域で動作するものとすると、それぞれの
トランジスタの動作時の内部抵抗は抵抗ＲA に対して無
視できる程度に小さいので、出力端子１３，１４におけ
る差動出力インピーダンスはハイレベル出力時とローレ
ベル出力時とで等しくなるとともに、その出力レベル
は、抵抗値ＲA と、抵抗値ＲS との相対的な大ききの関
係によってほぼ定まる。
【００２１】ドライバ回路１００Ａの出力端子１３，１
４には、例えばツイストペア線のような２線式伝送線路
１２０が接続されているとともに、その出力側に、それ
ぞれ抵抗値ＲT を有する抵抗１２１，１２２が直列に接
続され、抵抗１２１，１２２の中点をコンデンサ１２３
によって交流的に接地されているので、伝送線路１２０
は、その各線が、送信側ではそれぞれ出力端子１３，１
４における、ドライバ回路の差動出力インピーダンスが
接続され、受信側ではそれぞれ抵抗１２１，１２２が接
続されるとともに、高入力インピーダンスの受信回路
（不図示）に接続されている。
４には、例えばツイストペア線のような２線式伝送線路
１２０が接続されているとともに、その出力側に、それ
ぞれ抵抗値ＲT を有する抵抗１２１，１２２が直列に接
続され、抵抗１２１，１２２の中点をコンデンサ１２３
によって交流的に接地されているので、伝送線路１２０
は、その各線が、送信側ではそれぞれ出力端子１３，１
４における、ドライバ回路の差動出力インピーダンスが
接続され、受信側ではそれぞれ抵抗１２１，１２２が接
続されるとともに、高入力インピーダンスの受信回路
（不図示）に接続されている。
【００２２】出力端子１３，１４におけるドライバ回路
の差動出力インピーダンスは、抵抗８，９の抵抗値をＲ
B としたとき、抵抗ＲA ，ＲB ，ＲS の並列抵抗によっ
て定まるので、抵抗７を調整抵抗として差動出力インピ
ーダンスが伝送線路の特性インピーダンスに等しくなる
ようにするとともに、抵抗ＲT を伝送線路の特性インピ
ーダンスに等しくすることによって、伝送線路１２０
は、送信側と受信側がそれぞれ整合状態に保たれる。
の差動出力インピーダンスは、抵抗８，９の抵抗値をＲ
B としたとき、抵抗ＲA ，ＲB ，ＲS の並列抵抗によっ
て定まるので、抵抗７を調整抵抗として差動出力インピ
ーダンスが伝送線路の特性インピーダンスに等しくなる
ようにするとともに、抵抗ＲT を伝送線路の特性インピ
ーダンスに等しくすることによって、伝送線路１２０
は、送信側と受信側がそれぞれ整合状態に保たれる。
【００２３】さらに、この例のドライバ回路１００Ａで
は、さらに、第１の出力端子１３に抵抗８を介して電源
電圧ＶDDを供給し、第２の出力端子１４に抵抗９を介し
て電源電圧ＶDDを供給しているので、出力端子１３，１
４に接続された抵抗７の仮想的な中点Ｃにおける電圧、
すなわち出力信号のオフセットレベルは、電源電圧ＶDD
に対してプルアップされ、電源電圧ＶDDの１／２より高
い値に設定することができるようになる。
は、さらに、第１の出力端子１３に抵抗８を介して電源
電圧ＶDDを供給し、第２の出力端子１４に抵抗９を介し
て電源電圧ＶDDを供給しているので、出力端子１３，１
４に接続された抵抗７の仮想的な中点Ｃにおける電圧、
すなわち出力信号のオフセットレベルは、電源電圧ＶDD
に対してプルアップされ、電源電圧ＶDDの１／２より高
い値に設定することができるようになる。
【００２４】この場合におけるオフセットレベルＶOS
は、出力端子１３の電圧をＶOH、出力端子１４の電圧を
ＶOLとし、出力端子１３，１４間の電圧をＶODとしたと
き、図２に示す等価回路を用いて、次のようにして求め
られる。
は、出力端子１３の電圧をＶOH、出力端子１４の電圧を
ＶOLとし、出力端子１３，１４間の電圧をＶODとしたと
き、図２に示す等価回路を用いて、次のようにして求め
られる。
【００２５】
【数１】
【００２６】このように、ドライバ回路１００Ａでは、
２つのプッシュプル回路における負荷抵抗３〜６をすべ
て同じ抵抗値としたので、その差動出力がハイレベルの
ときとローレベルのときとで、出力インピーダンスが同
等の値となるとともに、抵抗値ＲA と抵抗値ＲS との比
を変えることによって、伝送線路に対して整合状態を保
つように出力インピーダンスの値を維持したまま、伝送
線路に対する出力振幅を任意に設定することができるの
で、伝送線路における出力信号レベルを低くすることに
よって外部（特に他の伝送線路）に対する誘導妨害を防
止することができ、従って、機能ブロック間に多数の伝
送線路を設けるような場合に安定な動作をさせることが
できるようになるとともに、両出力端子の電位を抵抗を
介して電源電圧にプルアップしたので、出力信号のオフ
セットレベルを電源電圧の１／２より高い値に設定する
ことができるようになり、伝送線路の受端に接続されて
いる受信回路の動作条件に合わせた出力信号を発生する
ことが可能になる。
２つのプッシュプル回路における負荷抵抗３〜６をすべ
て同じ抵抗値としたので、その差動出力がハイレベルの
ときとローレベルのときとで、出力インピーダンスが同
等の値となるとともに、抵抗値ＲA と抵抗値ＲS との比
を変えることによって、伝送線路に対して整合状態を保
つように出力インピーダンスの値を維持したまま、伝送
線路に対する出力振幅を任意に設定することができるの
で、伝送線路における出力信号レベルを低くすることに
よって外部（特に他の伝送線路）に対する誘導妨害を防
止することができ、従って、機能ブロック間に多数の伝
送線路を設けるような場合に安定な動作をさせることが
できるようになるとともに、両出力端子の電位を抵抗を
介して電源電圧にプルアップしたので、出力信号のオフ
セットレベルを電源電圧の１／２より高い値に設定する
ことができるようになり、伝送線路の受端に接続されて
いる受信回路の動作条件に合わせた出力信号を発生する
ことが可能になる。
【００２７】図１に示された第１実施例のドライブ回路
では、出力信号のオフセットレベルを電源電圧の１／２
より高い値に設定することができ、これによって、伝送
線路の受端に接続されている受信回路の動作条件に合わ
せた出力信号を発生することが可能である。しかしなが
ら、受信回路の動作条件が、電源電圧の１／２より低い
オフセットレベルを要求するものである場合には、対応
することができない。そこで、次に、出力信号のオフセ
ットレベルを電源電圧の１／２より低い値に設定するこ
とが可能な、ドライバ回路の実施例について説明する。
では、出力信号のオフセットレベルを電源電圧の１／２
より高い値に設定することができ、これによって、伝送
線路の受端に接続されている受信回路の動作条件に合わ
せた出力信号を発生することが可能である。しかしなが
ら、受信回路の動作条件が、電源電圧の１／２より低い
オフセットレベルを要求するものである場合には、対応
することができない。そこで、次に、出力信号のオフセ
ットレベルを電源電圧の１／２より低い値に設定するこ
とが可能な、ドライバ回路の実施例について説明する。
【００２８】◇第２実施例
図３は、この発明の第２実施例であるドライバ回路の構
成を示す図である。この例のドライバ回路は、図３に示
すように、ＰＭＯＳ１Ａ，１Ｂと、ＮＭＯＳ２Ａ，２Ｂ
と、抵抗１〜７，８Ａ，９Ａとからなっている。
成を示す図である。この例のドライバ回路は、図３に示
すように、ＰＭＯＳ１Ａ，１Ｂと、ＮＭＯＳ２Ａ，２Ｂ
と、抵抗１〜７，８Ａ，９Ａとからなっている。
【００２９】図３に示されたドライバ回路１００Ｂにお
いて、第１のプッシュプル回路を構成するＰＭＯＳ１
Ａ，抵抗３，４，ＮＭＯＳ２Ａと、第２のプッシュプル
回路を構成するＰＭＯＳ１Ｂ，抵抗５，６，ＮＭＯＳ２
Ｂとは、それぞれ直列に電源ＶDDと接地ＧＮＤ間に接続
されているとともに、抵抗３，４の中点と、抵抗５，６
の中点間には、抵抗７が接続されている。さらに、ＰＭ
ＯＳ１ＡとＮＭＯＳ２Ａのゲートは並列に一方の入力端
子１１に接続され、ＰＭＯＳ１ＢとＮＭＯＳ２Ｂのゲー
トは並列に他方の入力端子１２に接続されているととも
に、抵抗３，４の接続点は一方の出力端子１３に接続さ
れ、抵抗５，６の接続点は他方の出力端子１４に接続さ
れている。また、第１の出力端子１３は抵抗８Ａを介し
て接地ＧＮＤに接続され、第２の出力端子１４は抵抗９
Ａを介して接地ＧＮＤに接続されている。
いて、第１のプッシュプル回路を構成するＰＭＯＳ１
Ａ，抵抗３，４，ＮＭＯＳ２Ａと、第２のプッシュプル
回路を構成するＰＭＯＳ１Ｂ，抵抗５，６，ＮＭＯＳ２
Ｂとは、それぞれ直列に電源ＶDDと接地ＧＮＤ間に接続
されているとともに、抵抗３，４の中点と、抵抗５，６
の中点間には、抵抗７が接続されている。さらに、ＰＭ
ＯＳ１ＡとＮＭＯＳ２Ａのゲートは並列に一方の入力端
子１１に接続され、ＰＭＯＳ１ＢとＮＭＯＳ２Ｂのゲー
トは並列に他方の入力端子１２に接続されているととも
に、抵抗３，４の接続点は一方の出力端子１３に接続さ
れ、抵抗５，６の接続点は他方の出力端子１４に接続さ
れている。また、第１の出力端子１３は抵抗８Ａを介し
て接地ＧＮＤに接続され、第２の出力端子１４は抵抗９
Ａを介して接地ＧＮＤに接続されている。
【００３０】以下、図３を参照して、この例のドライバ
回路の動作を説明する。図３に示されたドライバ回路１
００Ｂでは、２つのプッシュプル回路における負荷抵抗
３〜６をすべて同じ抵抗値ＲA としたので、出力端子１
３，１４における差動出力がハイレベルのときとローレ
ベルのときとで、出力インピーダンスが同等の値となる
ようにすることができるとともに、抵抗７の抵抗値を２
ＲS としたとき、抵抗値ＲA と抵抗値ＲS との比を変え
ることによって、伝送線路に対して整合状態を保つよう
に出力インピーダンスの値を維持したまま、伝送線路に
対する出力振幅を任意に設定することができることは、
図１に示された第１実施例の場合と同様である。なお、
この例のドライバ回路の差動出力インピーダンスは、抵
抗８Ａ，９Ａの抵抗値をＲC としたとき、抵抗ＲA ，Ｒ
C ，ＲS の並列抵抗によって定まり、抵抗７を調整抵抗
として差動出力インピーダンスを伝送線路１２０の特性
インピーダンスに等しくできることも、第１実施例の場
合と同様である。
回路の動作を説明する。図３に示されたドライバ回路１
００Ｂでは、２つのプッシュプル回路における負荷抵抗
３〜６をすべて同じ抵抗値ＲA としたので、出力端子１
３，１４における差動出力がハイレベルのときとローレ
ベルのときとで、出力インピーダンスが同等の値となる
ようにすることができるとともに、抵抗７の抵抗値を２
ＲS としたとき、抵抗値ＲA と抵抗値ＲS との比を変え
ることによって、伝送線路に対して整合状態を保つよう
に出力インピーダンスの値を維持したまま、伝送線路に
対する出力振幅を任意に設定することができることは、
図１に示された第１実施例の場合と同様である。なお、
この例のドライバ回路の差動出力インピーダンスは、抵
抗８Ａ，９Ａの抵抗値をＲC としたとき、抵抗ＲA ，Ｒ
C ，ＲS の並列抵抗によって定まり、抵抗７を調整抵抗
として差動出力インピーダンスを伝送線路１２０の特性
インピーダンスに等しくできることも、第１実施例の場
合と同様である。
【００３１】一方、ドライバ回路１００Ｂにおいては、
さらに、第１の出力端子１３を抵抗８Ａを介して接地Ｇ
ＮＤに接続し、第２の出力端子１４を抵抗９Ａを介して
接地ＧＮＤに接続しているので、出力端子１３，１４に
接続された抵抗７の仮想的な中点Ｃにおける電圧、すな
わち出力信号のオフセットレベルは、接地電位ＧＮＤに
対してプルダウンされ、電源電圧ＶDDの１／２より低い
値に設定することができるようになる。
さらに、第１の出力端子１３を抵抗８Ａを介して接地Ｇ
ＮＤに接続し、第２の出力端子１４を抵抗９Ａを介して
接地ＧＮＤに接続しているので、出力端子１３，１４に
接続された抵抗７の仮想的な中点Ｃにおける電圧、すな
わち出力信号のオフセットレベルは、接地電位ＧＮＤに
対してプルダウンされ、電源電圧ＶDDの１／２より低い
値に設定することができるようになる。
【００３２】このように、この例のドライバ回路によれ
ば、出力端子における差動出力がハイレベルのときとロ
ーレベルのときとで、出力インピーダンスが同等の値に
なり、さらに、２線式伝送線路に対して整合状態を保つ
ように出力インピーダンスの値を維持したまま、伝送線
路に対する出力振幅を任意に設定することができるの
で、伝送線路の出力信号レベルを低くすることによって
外部（特に他の伝送線路）に対する誘導妨害を防止する
ことができるので、機能ブロック間に多数の伝送線路を
設けるような場合に安定な動作をさせることができるよ
うになるとともに、両出力端子の電位を接地電位にプル
ダウンしたので、出力信号のオフセットレベルを電源電
圧の１／２より低い値に設定することができるようにな
り、伝送線路の受端に接続されている受信回路の動作条
件に合わせた出力信号を発生することが可能になる。
ば、出力端子における差動出力がハイレベルのときとロ
ーレベルのときとで、出力インピーダンスが同等の値に
なり、さらに、２線式伝送線路に対して整合状態を保つ
ように出力インピーダンスの値を維持したまま、伝送線
路に対する出力振幅を任意に設定することができるの
で、伝送線路の出力信号レベルを低くすることによって
外部（特に他の伝送線路）に対する誘導妨害を防止する
ことができるので、機能ブロック間に多数の伝送線路を
設けるような場合に安定な動作をさせることができるよ
うになるとともに、両出力端子の電位を接地電位にプル
ダウンしたので、出力信号のオフセットレベルを電源電
圧の１／２より低い値に設定することができるようにな
り、伝送線路の受端に接続されている受信回路の動作条
件に合わせた出力信号を発生することが可能になる。
【００３３】図１に示された第１実施例及び図３に示さ
れた第２実施例によれば、２線式伝送線路の場合に、出
力インピーダンスと伝送線路との整合をとりながら、出
力レベルを所定の値に設定することができるとともに、
さらに、伝送線路を介して送出される出力信号のオフセ
ットレベルを任意の値に設定することができるが、さら
に本発明のドライバ回路は、伝送線路が同軸線対からな
る場合にも適応することができる。次に、伝送線路が同
軸線対からなる場合に、これに適合して同様な動作を行
うことが可能な、ドライバ回路の実施例について説明す
る。
れた第２実施例によれば、２線式伝送線路の場合に、出
力インピーダンスと伝送線路との整合をとりながら、出
力レベルを所定の値に設定することができるとともに、
さらに、伝送線路を介して送出される出力信号のオフセ
ットレベルを任意の値に設定することができるが、さら
に本発明のドライバ回路は、伝送線路が同軸線対からな
る場合にも適応することができる。次に、伝送線路が同
軸線対からなる場合に、これに適合して同様な動作を行
うことが可能な、ドライバ回路の実施例について説明す
る。
【００３４】◇第３実施例
図４は、この発明の第３実施例であるドライバ回路の構
成を示す図である。この例のドライバ回路は、図４に示
すように、ＰＭＯＳ１Ａ，１Ｂと、ＮＭＯＳ２Ａ，２Ｂ
と、抵抗３〜６，７Ａ，８，９とからなっている。
成を示す図である。この例のドライバ回路は、図４に示
すように、ＰＭＯＳ１Ａ，１Ｂと、ＮＭＯＳ２Ａ，２Ｂ
と、抵抗３〜６，７Ａ，８，９とからなっている。
【００３５】図４に示されたドライバ回路１００Ｃにお
いて、ＰＭＯＳ１Ａ，抵抗３，４，ＮＭＯＳ２Ａと、Ｐ
ＭＯＳ１Ｂ，抵抗５，６，ＮＭＯＳ２Ｂとは、それぞれ
直列に電源ＶDDと接地ＧＮＤ間に接続されているととも
に、抵抗３，４の中点と、抵抗５，６の中点間には、抵
抗７Ａが接続されている。さらに、ＰＭＯＳ１ＡとＮＭ
ＯＳ２Ａのゲートは並列に一方の入力端子１１に接続さ
れ、ＰＭＯＳ１ＢとＮＭＯＳ２Ｂのゲートは並列に他方
の入力端子１２に接続されているとともに、抵抗３，４
の接続点は一方の出力端子１３に接続され、抵抗５，６
の接続点は他方の出力端子１４に接続されている。ま
た、第１の出力端子１３は抵抗８を介して電源ＶDDに接
続され、第２の出力端子１４は抵抗９を介して電源ＶDD
に接続されている。
いて、ＰＭＯＳ１Ａ，抵抗３，４，ＮＭＯＳ２Ａと、Ｐ
ＭＯＳ１Ｂ，抵抗５，６，ＮＭＯＳ２Ｂとは、それぞれ
直列に電源ＶDDと接地ＧＮＤ間に接続されているととも
に、抵抗３，４の中点と、抵抗５，６の中点間には、抵
抗７Ａが接続されている。さらに、ＰＭＯＳ１ＡとＮＭ
ＯＳ２Ａのゲートは並列に一方の入力端子１１に接続さ
れ、ＰＭＯＳ１ＢとＮＭＯＳ２Ｂのゲートは並列に他方
の入力端子１２に接続されているとともに、抵抗３，４
の接続点は一方の出力端子１３に接続され、抵抗５，６
の接続点は他方の出力端子１４に接続されている。ま
た、第１の出力端子１３は抵抗８を介して電源ＶDDに接
続され、第２の出力端子１４は抵抗９を介して電源ＶDD
に接続されている。
【００３６】以下、図４を参照して、この例のドライバ
回路の動作を説明する。この例のドライバ回路１００Ｃ
における、同相データと逆相データとからなる入力信号
によって、差動信号からなる出力信号を発生することが
でき、その際、出力信号のオフセットレベルを任意に設
定できる点は、図１に示された第１実施例の場合と同様
である。図４に示されたドライバ回路１００Ｃでは、そ
の出力端子１３，１４に、同軸線対からなる伝送線路１
３０が接続されているとともに、その出力側に、それぞ
れ等しい抵抗値ＲTcを有する抵抗１２１Ａ，１２２Ａが
直列に接続され、抵抗１２１Ａ，１２２Ａの中点をコン
デンサ１２３によって交流的に接地されている。伝送線
路１３０は、その各線が、送信側ではそれぞれ出力端子
１３，１４におけるドライバ回路の差動出力インピーダ
ンスが接続され、受信側ではそれぞれ抵抗１２１Ａ，１
２２Ａが接続されているとともに、高入力インピーダン
スの受信回路（不図示）に接続されている。
回路の動作を説明する。この例のドライバ回路１００Ｃ
における、同相データと逆相データとからなる入力信号
によって、差動信号からなる出力信号を発生することが
でき、その際、出力信号のオフセットレベルを任意に設
定できる点は、図１に示された第１実施例の場合と同様
である。図４に示されたドライバ回路１００Ｃでは、そ
の出力端子１３，１４に、同軸線対からなる伝送線路１
３０が接続されているとともに、その出力側に、それぞ
れ等しい抵抗値ＲTcを有する抵抗１２１Ａ，１２２Ａが
直列に接続され、抵抗１２１Ａ，１２２Ａの中点をコン
デンサ１２３によって交流的に接地されている。伝送線
路１３０は、その各線が、送信側ではそれぞれ出力端子
１３，１４におけるドライバ回路の差動出力インピーダ
ンスが接続され、受信側ではそれぞれ抵抗１２１Ａ，１
２２Ａが接続されているとともに、高入力インピーダン
スの受信回路（不図示）に接続されている。
【００３７】出力端子１３，１４におけるドライバ回路
の差動出力インピーダンスは、抵抗３，４，５，６の抵
抗値をそれぞれＲA 、抵抗７Ａの抵抗値を２ＲSc、抵抗
８，９の抵抗値をＲB としたとき、抵抗ＲA ，ＲB ，Ｒ
Scの並列抵抗によって定まるので、抵抗７Ａを調整抵抗
として差動出力インピーダンスが伝送線路の特性インピ
ーダンスに等しくなるようにするとともに、抵抗ＲTcを
伝送線路の特性インピーダンスに等しくすることによっ
て、伝送線路１３０は、送信側と受信側がそれぞれ整合
状態に保たれる。
の差動出力インピーダンスは、抵抗３，４，５，６の抵
抗値をそれぞれＲA 、抵抗７Ａの抵抗値を２ＲSc、抵抗
８，９の抵抗値をＲB としたとき、抵抗ＲA ，ＲB ，Ｒ
Scの並列抵抗によって定まるので、抵抗７Ａを調整抵抗
として差動出力インピーダンスが伝送線路の特性インピ
ーダンスに等しくなるようにするとともに、抵抗ＲTcを
伝送線路の特性インピーダンスに等しくすることによっ
て、伝送線路１３０は、送信側と受信側がそれぞれ整合
状態に保たれる。
【００３８】このように、この例のドライバ回路によれ
ば、出力端子における差動出力がハイレベルのときとロ
ーレベルのときとで、出力インピーダンスが同等の値に
なり、さらに、同軸線対からなる伝送線路に対して整合
状態を保つように出力インピーダンスの値を維持したま
ま、伝送線路に対する出力振幅を任意に設定することが
できるとともに、出力信号のオフセットレベルを電源電
圧の１／２と異なる値に設定することができるので、伝
送線路の受端に接続されている受信回路の回路条件に合
わせた出力信号を発生することが可能になる。この例の
場合は、伝送線路に同軸線対を用いたので、外部（特に
他の伝送線路）に対する誘導妨害をより低減することが
できる。
ば、出力端子における差動出力がハイレベルのときとロ
ーレベルのときとで、出力インピーダンスが同等の値に
なり、さらに、同軸線対からなる伝送線路に対して整合
状態を保つように出力インピーダンスの値を維持したま
ま、伝送線路に対する出力振幅を任意に設定することが
できるとともに、出力信号のオフセットレベルを電源電
圧の１／２と異なる値に設定することができるので、伝
送線路の受端に接続されている受信回路の回路条件に合
わせた出力信号を発生することが可能になる。この例の
場合は、伝送線路に同軸線対を用いたので、外部（特に
他の伝送線路）に対する誘導妨害をより低減することが
できる。
【００３９】第１実施例ないし第３実施例のドライバ回
路は、その形態が特に限定されず、例えば、回路素子が
複数の基板上に分散して配置されている場合や、ドライ
バ回路を構成する複数の抵抗がディスクリート部品であ
ってトランジスタ等の半導体素子とは異なる形態で構成
されていてもよいが、このような場合は、製造プロセス
において生じるばらつき等によって、各部品の定数値に
異なる比率で誤差が発生することがあるので、ドライバ
回路の動作状態に変動が生じて、製品ごとにオフセット
レベルが変化する恐れがある。これに対して、以下にお
いては、製造プロセスにばらつきがあった場合でも、そ
の動作状態に変動が生じることがなく、従ってオフセッ
トレベルが変化する恐れがない、ドライバ回路の実施例
について説明する。
路は、その形態が特に限定されず、例えば、回路素子が
複数の基板上に分散して配置されている場合や、ドライ
バ回路を構成する複数の抵抗がディスクリート部品であ
ってトランジスタ等の半導体素子とは異なる形態で構成
されていてもよいが、このような場合は、製造プロセス
において生じるばらつき等によって、各部品の定数値に
異なる比率で誤差が発生することがあるので、ドライバ
回路の動作状態に変動が生じて、製品ごとにオフセット
レベルが変化する恐れがある。これに対して、以下にお
いては、製造プロセスにばらつきがあった場合でも、そ
の動作状態に変動が生じることがなく、従ってオフセッ
トレベルが変化する恐れがない、ドライバ回路の実施例
について説明する。
【００４０】◇第４実施例
この例のドライバ回路の回路構成は、図１，図３，図４
に示された第１実施例〜第３実施例の場合と同等である
が、入力端子１１，１２と出力端子１３，１４間におけ
る、ドライバ回路を構成する各ＭＯＳトランジスタと抵
抗とを、すべて同一の基板上に同一の製造プロセスによ
って作成したものである点が異なっている。従って、製
造プロセスにばらつきがあった場合でも、各抵抗の抵抗
値に生じる影響が同一比率で発生するため、その動作状
態には変化がなく、オフセットレベルが変化する恐れが
ない。
に示された第１実施例〜第３実施例の場合と同等である
が、入力端子１１，１２と出力端子１３，１４間におけ
る、ドライバ回路を構成する各ＭＯＳトランジスタと抵
抗とを、すべて同一の基板上に同一の製造プロセスによ
って作成したものである点が異なっている。従って、製
造プロセスにばらつきがあった場合でも、各抵抗の抵抗
値に生じる影響が同一比率で発生するため、その動作状
態には変化がなく、オフセットレベルが変化する恐れが
ない。
【００４１】すなわち、例えば図２に示された等価回路
において、製造ばらつきに基づいて各回路素子に、Ｒ１
＝ｋ1 ＲA ，Ｒ１' ＝ｋ1'ＲA ，Ｒ２＝ｋ2 ＲB ，Ｒ
２' ＝ｋ2'ＲB となる変化が生じた場合でも、各素子が
同一基板上に配置されていて同一プロセスによって製造
されるので、相対的にばらつきは同一であり、従って、
ｋ1 ＝ｋ1'＝ｋ2 ＝ｋ2'＝ｋとなる。この場合、（４）
式に示されたオフセットレベルＶOSは、
において、製造ばらつきに基づいて各回路素子に、Ｒ１
＝ｋ1 ＲA ，Ｒ１' ＝ｋ1'ＲA ，Ｒ２＝ｋ2 ＲB ，Ｒ
２' ＝ｋ2'ＲB となる変化が生じた場合でも、各素子が
同一基板上に配置されていて同一プロセスによって製造
されるので、相対的にばらつきは同一であり、従って、
ｋ1 ＝ｋ1'＝ｋ2 ＝ｋ2'＝ｋとなる。この場合、（４）
式に示されたオフセットレベルＶOSは、
【００４２】
【数２】
【００４３】となる。（5)式に示されるように、オフセ
ットレベルＶOSは、抵抗ＲA とＲB の大きさの比に依存
している。従って、製造ばらつきがあったために、各素
子の抵抗値にばらつきが生じた場合でも、各素子が同一
基板上にあれば、各抵抗素子間の抵抗値の相対的な変化
は一定になるので、オフセットレベルＶOSは一定に保た
れる。
ットレベルＶOSは、抵抗ＲA とＲB の大きさの比に依存
している。従って、製造ばらつきがあったために、各素
子の抵抗値にばらつきが生じた場合でも、各素子が同一
基板上にあれば、各抵抗素子間の抵抗値の相対的な変化
は一定になるので、オフセットレベルＶOSは一定に保た
れる。
【００４４】このように、この例のドライバ回路によれ
ば、出力端子における差動出力がハイレベルのときとロ
ーレベルのときとで、出力インピーダンスが同等の値に
なり、さらに、伝送線路に対して整合状態を保つように
出力インピーダンスの値を維持したまま、伝送線路に対
する出力振幅を任意に設定することができるとともに、
出力信号のオフセットレベルを電源電圧の１／２と異な
る値に設定することができるだけでなく、製造ばらつき
があった場合でも、オフセットレベルを一定に保つこと
ができる。
ば、出力端子における差動出力がハイレベルのときとロ
ーレベルのときとで、出力インピーダンスが同等の値に
なり、さらに、伝送線路に対して整合状態を保つように
出力インピーダンスの値を維持したまま、伝送線路に対
する出力振幅を任意に設定することができるとともに、
出力信号のオフセットレベルを電源電圧の１／２と異な
る値に設定することができるだけでなく、製造ばらつき
があった場合でも、オフセットレベルを一定に保つこと
ができる。
【００４５】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、ドライバ
回路におけるスイッチング素子を構成するトランジスタ
として、各プッシュプル回路ごとにＰＭＯＳとＮＭＯＳ
とを用いる代わりに、同一種類のトランジスタを使用
し、異なるプッシュプル回路の電源側のトランジスタと
接地側のトランジスタのゲートをそれぞれ並列にして、
それぞれ正相データと逆相データとを入力するように構
成してもよい。また、図４に示された第３実施例におけ
るプルアップ抵抗８，９に代えて、第２実施例の場合と
同様な、プルダウン抵抗８Ａ，９Ａを用いることによっ
て、オフセットレベルを電源電圧ＶDDの１／２より低い
値に設定することも可能である。また、第４実施例にお
いて、同一プロセスによって作成されるドライバ回路
は、同一基板上に作成されるものに限らず、製造ばらつ
きが同一であって、かつ使用環境条件が同一であれば、
異なる基板上に作成されるものであってもよい。
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、ドライバ
回路におけるスイッチング素子を構成するトランジスタ
として、各プッシュプル回路ごとにＰＭＯＳとＮＭＯＳ
とを用いる代わりに、同一種類のトランジスタを使用
し、異なるプッシュプル回路の電源側のトランジスタと
接地側のトランジスタのゲートをそれぞれ並列にして、
それぞれ正相データと逆相データとを入力するように構
成してもよい。また、図４に示された第３実施例におけ
るプルアップ抵抗８，９に代えて、第２実施例の場合と
同様な、プルダウン抵抗８Ａ，９Ａを用いることによっ
て、オフセットレベルを電源電圧ＶDDの１／２より低い
値に設定することも可能である。また、第４実施例にお
いて、同一プロセスによって作成されるドライバ回路
は、同一基板上に作成されるものに限らず、製造ばらつ
きが同一であって、かつ使用環境条件が同一であれば、
異なる基板上に作成されるものであってもよい。
【００４６】
【発明の効果】以上説明したように、この発明のドライ
バ回路によれば、出力端子における差動出力がハイレベ
ルのときとローレベルのときとで、出力インピーダンス
が同等の値になり、伝送線路に対して整合状態を保つよ
うに出力インピーダンスの値を維持したまま、伝送線路
に対する出力振幅を任意に設定することができるととも
に、出力信号のオフセットレベルを電源電圧の１／２と
異なる値に設定することができる。さらに、製造ばらつ
きがあった場合でも、オフセットレベルを一定に保つこ
とができる。
バ回路によれば、出力端子における差動出力がハイレベ
ルのときとローレベルのときとで、出力インピーダンス
が同等の値になり、伝送線路に対して整合状態を保つよ
うに出力インピーダンスの値を維持したまま、伝送線路
に対する出力振幅を任意に設定することができるととも
に、出力信号のオフセットレベルを電源電圧の１／２と
異なる値に設定することができる。さらに、製造ばらつ
きがあった場合でも、オフセットレベルを一定に保つこ
とができる。
【図１】本発明の第１実施例であるドライバ回路の構成
を示す図である。
を示す図である。
【図２】本実施例のドライバ回路におけるオフセットレ
ベル計算のための等価回路を示す図である。
ベル計算のための等価回路を示す図である。
【図３】本発明の第２実施例であるドライバ回路の構成
を示す図である。
を示す図である。
【図４】本発明の第３実施例であるドライバ回路の構成
を示す図である。
を示す図である。
【図５】従来のドライバ回路の構成例を示す図である。
１Ａ，２Ａ Ｐ型ＭＯＳトランジスタ（スイッチ素
子） １Ｂ，２Ｂ Ｎ型ＭＯＳトランジスタ（スイッチ素
子） ３〜６ 抵抗（第１〜第４の抵抗） ７，７Ａ 調整抵抗（第５の抵抗） ９，１０ プルアップ抵抗（第６，第７の抵抗） ９Ａ，１０Ａ プルダウン抵抗（第６，第７の抵抗）
子） １Ｂ，２Ｂ Ｎ型ＭＯＳトランジスタ（スイッチ素
子） ３〜６ 抵抗（第１〜第４の抵抗） ７，７Ａ 調整抵抗（第５の抵抗） ９，１０ プルアップ抵抗（第６，第７の抵抗） ９Ａ，１０Ａ プルダウン抵抗（第６，第７の抵抗）
Claims (6)
- 【請求項１】 第１の出力端子と第２の出力端子間に発
生する差動信号を送信データとして伝送線路に出力する
ドライバ回路であって、 正相データ入力が第１の入力端子に加えられたとき、該
データ入力に応じた論理レベルの出力信号を、抵抗を介
して前記第１の出力端子に出力する第１の回路と、 逆相データ入力が第２の入力端子に加えられたとき、該
データ入力に応じた論理レベルの出力信号を、抵抗を介
して前記第２の出力端子に出力する第２の回路と、 前記第１の出力端子と前記第２の出力端子間に接続され
た調整抵抗とを備えたドライバ回路において、 前記第１の出力端子及び前記第２の出力端子と、電源又
は接地間に、それぞれ抵抗を接続することによって、前
記差動信号のオフセット電圧値を所望の値に設定可能に
したことを特徴とするドライバ回路。 - 【請求項２】 正相データ入力がローレベルのときオン
になる第１のスイッチ素子と第１の抵抗とを電源と第１
の出力端子間に直列に接続するとともに、第２の抵抗と
前記正相データ入力がハイレベルのときオンになる第２
のスイッチ素子とを前記第１の出力端子と接地間に直列
に接続した第１の回路と、 逆相データ入力がローレベルのときオンになる第３のス
イッチ素子と第３の抵抗とを電源と第２の出力端子間に
直列に接続するとともに、第４の抵抗と前記逆相データ
入力がハイレベルのときオンになる第４のスイッチ素子
とを前記第２の出力端子と接地間に直列に接続した第２
の回路と、 前記第１の出力端子と第２の出力端子間に接続された第
５の抵抗とを備えるとともに、前記第１乃至第４の抵抗
の抵抗値を等しくしたドライバ回路において、 前記第１の出力端子及び第２の出力端子と電源間に、そ
れぞれ第６の抵抗と第７の抵抗を接続したことを特徴と
するドライバ回路。 - 【請求項３】 正相データ入力がローレベルのときオン
になる第１のスイッチ素子と第１の抵抗とを電源と第１
の出力端子間に直列に接続するとともに、第２の抵抗と
前記正相データ入力がハイレベルのときオンになる第２
のスイッチ素子とを前記第１の出力端子と接地間に直列
に接続した第１の回路と、 逆相データ入力がローレベルのときオンになる第３のス
イッチ素子と第３の抵抗とを電源と第２の出力端子間に
直列に接続するとともに、第４の抵抗と前記逆相データ
入力がハイレベルのときオンになる第４のスイッチ素子
とを前記第２の出力端子と接地間に直列に接続した第２
の回路と、 前記第１の出力端子と第２の出力端子間に接続された第
５の抵抗とを備えるとともに、前記第１乃至第４の抵抗
の抵抗値を等しくしたドライバ回路において、 前記第１の出力端子及び第２の出力端子と接地間に、そ
れぞれ第６の抵抗と第７の抵抗を接続したことを特徴と
するドライバ回路。 - 【請求項４】 前記第６の抵抗と第７の抵抗のそれぞれ
の抵抗値を等しくしたことを特徴とする請求項２又は３
記載のドライバ回路。 - 【請求項５】 前記第１乃至第４のスイッチ素子のオン
抵抗値が、前記第１乃至第４の抵抗の抵抗値に対して無
視できる程度のものであることを特徴とする請求項２乃
至４のいずれか一記載のドライバ回路。 - 【請求項６】 前記ドライバ回路を構成する各素子が同
一基板上に同一プロセスによって作成されたものである
ことを特徴とする請求項１乃至５のいずれか一記載のド
ライバ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001272778A JP4721578B2 (ja) | 2001-09-07 | 2001-09-07 | ドライバ回路 |
| US10/235,819 US6697286B2 (en) | 2001-09-07 | 2002-09-06 | Driver circuit |
| EP02256211A EP1292076A3 (en) | 2001-09-07 | 2002-09-06 | Driver circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001272778A JP4721578B2 (ja) | 2001-09-07 | 2001-09-07 | ドライバ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003087108A true JP2003087108A (ja) | 2003-03-20 |
| JP4721578B2 JP4721578B2 (ja) | 2011-07-13 |
Family
ID=19098088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001272778A Expired - Fee Related JP4721578B2 (ja) | 2001-09-07 | 2001-09-07 | ドライバ回路 |
Country Status (3)
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| US (1) | US6697286B2 (ja) |
| EP (1) | EP1292076A3 (ja) |
| JP (1) | JP4721578B2 (ja) |
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| JP2011242737A (ja) * | 2010-05-18 | 2011-12-01 | Silicon Works Co Ltd | チップオングラス方式の液晶表示装置 |
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| JP2004327797A (ja) * | 2003-04-25 | 2004-11-18 | Toshiba Corp | 半導体集積回路装置及び半導体集積回路装置を用いたシステム |
| JP4951907B2 (ja) * | 2005-09-16 | 2012-06-13 | 富士電機株式会社 | 半導体回路、インバータ回路および半導体装置 |
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| GB8912461D0 (en) * | 1989-05-31 | 1989-07-19 | Lucas Ind Plc | Line driver |
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2001
- 2001-09-07 JP JP2001272778A patent/JP4721578B2/ja not_active Expired - Fee Related
-
2002
- 2002-09-06 EP EP02256211A patent/EP1292076A3/en not_active Ceased
- 2002-09-06 US US10/235,819 patent/US6697286B2/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| US20030072186A1 (en) | 2003-04-17 |
| JP4721578B2 (ja) | 2011-07-13 |
| EP1292076A2 (en) | 2003-03-12 |
| US6697286B2 (en) | 2004-02-24 |
| EP1292076A3 (en) | 2006-09-06 |
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