JPH08286794A - 信号伝達方法 - Google Patents

Abstract

(57)【要約】 【目的】 インピーダンス整合型出力バッファを用いて
小振幅・低ノイズの信号伝達方法を実現する。この結
果、その動作を安定化しつつ、高速論理集積回路装置等
ひいてはこれを含むコンピュータ等のデジタルシステム
の高速化を図る。 【構成】 高速論理集積回路装置間で授受されるデジタ
ル信号を、送信側の高速論理集積回路装置ＬＳＩ１に搭
載されその出力ノードが出力端子Ｔｏ１１及びＴｏ１２
にそれぞれ結合される一対のインピーダンス整合型出力
バッファＯＢ１及びＯＢ２と、これらの出力バッファの
出力ノード間に設けられ電流経路を構成する低抵抗Ｒ１
と、出力端子Ｔｏ１１及びＴｏ１２と受信側の高速論理
集積回路装置ＬＳＩ２の入力端子Ｔｉ２１及びＴｉ２２
との間に設けられる一対の信号伝送路ＳＬ１１及びＳＬ
１２と、高速論理集積回路装置ＬＳＩ２に搭載されその
非反転及び反転入力ノードが入力端子Ｔｉ２１及びＴｉ
２２にそれぞれ結合される差動入力バッファＤＩＢとを
介して差動信号として伝達する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は信号伝達方法に関する
もので、例えば、コンピュータ等のデジタルシステムを
構成する高速論理集積回路装置間の信号伝達ならびにそ
の高速化に利用して特に有効な技術に関するものであ
る。

【０００２】

【従来の技術】ＣＭＯＳ（相補型ＭＯＳ）回路を基本素
子としその複数個が組み合わされることによってコンピ
ュータ等のデジタルシステムを構成する高速論理集積回
路装置がある。高速論理集積回路装置は、異なる高速論
理集積回路装置間でデジタル信号を授受するための出力
バッファ及び入力バッファを備える。

【０００３】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、その出力インピーダンスを信号伝送路
の特性インピーダンスに整合しうるいわゆるインピーダ
ンス整合型の出力バッファを開発し、コンピュータ等の
デジタルシステムを構成する高速論理集積回路装置間の
信号伝達に採用しようとして、次のような問題点に直面
した。すなわち、インピーダンス整合型の出力バッファ
は、所定の電源電圧と対応する出力端子との間ならびに
この出力端子と接地電位との間にそれぞれ並列形態に設
けられる複数の出力ＭＯＳＦＥＴ（金属酸化物半導体型
電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴ
をして絶縁ゲート型電界効果トランジスタの総称とす
る）を含む。また、これらの出力ＭＯＳＦＥＴは、信号
伝送路の特性インピーダンスに応じてそれぞれ選択的に
有効とされ、かつ伝達すべきデジタル信号の論理レベル
に応じて選択的にかつ相補的にオン状態とされる。この
ため、高速論理集積回路装置間の信号伝送路におけるデ
ジタル信号の振幅が、ほぼ上記電源電圧と接地電位との
間をフルスィングされることで比較的大きな値になると
ともに、各高速論理集積回路装置の電源供給経路には、
比較的大きな負荷駆動能力を持つ出力ＭＯＳＦＥＴが選
択的にオン状態とされることで比較的大きなノイズが発
生する。この結果、高速論理集積回路装置の動作が不安
定になるとともに、高速論理集積回路装置ひいてはデジ
タルシステムの高速化が制約を受けるものである。

【０００４】この発明の目的は、インピーダンス整合型
の出力バッファを用いた小振幅・低ノイズの信号伝達方
法を提供することにある。この発明の他の目的は、その
動作を安定化しつつ、高速論理集積回路装置等ひいては
これを含むコンピュータ等のデジタルシステムの高速化
を図ることにある。

【０００５】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、コンピュータ等のデジタルシ
ステムを構成する高速論理集積回路装置間等で授受され
るデジタル信号を、送信側の高速論理集積回路装置等に
搭載されその出力ノードが第１及び第２の出力端子にそ
れぞれ結合される一対のインピーダンス整合型出力バッ
ファと、第１及び第２の出力端子間に設けられこれらの
出力バッファ間の電流経路を構成する所定の抵抗と、第
１及び第２の出力端子と受信側の高速論理集積回路装置
等の第１及び第２の入力端子との間にそれぞれ設けられ
る一対の信号伝送路と、受信側の高速論理集積回路装置
等に搭載されその非反転及び反転入力ノードが第１及び
第２の入力端子にそれぞれ結合される差動入力バッファ
とを介して差動信号として伝達する。

【０００７】

【作用】上記した手段によれば、第１及び第２の出力端
子での信号反射を防止しつつ、第１及び第２の出力端子
間の抵抗にデジタル信号の論理レベルに関係なくほぼ一
定の電流を流し、高速論理集積回路装置等の電源供給経
路におけるノイズの発生を抑制できるとともに、上記抵
抗の抵抗値及び電流値に応じて信号伝送路におけるデジ
タル信号の振幅を比較的小さな値に設定できる。この結
果、インピーダンス整合型出力バッファを用いて、小振
幅・低ノイズの信号伝達方法を実現できるため、その動
作を安定化しつつ、高速論理集積回路装置等ひいてはこ
れを含むコンピュータ等のデジタルシステムの高速化を
図ることができる。

【０００８】

【実施例】図１には、この発明が適用された信号伝達方
法を採る高速論理集積回路装置間の接続形態を説明する
ための一実施例の接続図が示されている。また、図２及
び図３には、図１の高速論理集積回路装置ＬＳＩ１に含
まれるインピーダンス整合型出力バッファＯＢ１ならび
に高速論理集積回路装置ＬＳＩ２に含まれる差動入力バ
ッファＤＩＢの一実施例の回路図がそれぞれ示され、図
４には、これらの高速論理集積回路装置内又は高速論理
集積回路装置間で授受される信号の一実施例の波形図が
示されている。これらの図をもとに、この実施例の高速
論理集積回路装置間の接続形態と信号形式，信号伝達経
路となる出力バッファＯＢ１及び差動入力バッファＤＩ
Ｂの回路構成ならびにその特徴について説明する。な
お、この実施例の高速論理集積回路装置ＬＳＩ１及びＬ
ＳＩ２は、特に制限されないが、図示されない他の複数
の高速論理集積回路装置とともに、コンピュータ等のデ
ジタルシステムを構成する。また、図１の各高速論理集
積回路装置を構成する回路素子は、公知のＣＭＯＳ集積
回路の製造技術により、単結晶シリコンのような１個の
半導体基板上に形成される。以下の回路図において、そ
のチャンネル（バックゲート）部に矢印が付されるＭＯ
ＳＦＥＴはＰチャンネル型であり、矢印の付されないＮ
チャンネルＭＯＳＦＥＴと区別して示される。

【０００９】図１において、高速論理集積回路装置ＬＳ
Ｉ１（第１の半導体装置）は、一対のインピーダンス整
合型出力バッファＯＢ１（第１の出力バッファ）及びＯ
Ｂ２（第２の出力バッファ）を含む出力回路ＯＣ１を備
え、高速論理集積回路装置ＬＳＩ２（第２の半導体装
置）は、差動入力バッファＤＩＢを含む入力回路ＩＣ２
を備える。このうち、出力回路ＯＣ１を構成する出力バ
ッファＯＢ１には、高速論理集積回路装置ＬＳＩ１の図
示されない前段回路から遅延バッファＤ１を介して内部
出力信号Ｄｏ１の反転遅延信号つまり内部信号ｎ１が供
給され、その出力ノードは、出力端子Ｔｏ１１（第１の
出力端子）に結合される。また、出力バッファＯＢ２に
は、遅延バッファＤ２及びＤ３を介して内部出力信号Ｄ
ｏ１の非反転遅延信号つまり内部信号ｎ２が供給され、
その出力ノードは、出力端子Ｔｏ１２（第２の出力端
子）に結合される。出力バッファＯＢ１及びＯＢ２に
は、さらに高速論理集積回路装置ＬＳＩ１の図示されな
い制御回路から出力制御信号ＯＥＮ１が共通に供給され
る。また、これらの出力バッファの出力ノード間つまり
出力端子Ｔｏ１１及びＴｏ１２間には、電流経路となる
例えば３５Ω（オーム）のような比較的小さな抵抗値の
抵抗Ｒ１（第１の抵抗手段）が設けられる。なお、出力
バッファＯＢ１及びＯＢ２の前段部は、後述するよう
に、＋３．３Ｖ（ボルト）のような電源電圧ＶＤＤ１を
その動作電源とし、その後段部は、＋２．５Ｖのような
電源電圧ＶＤＤ２（第１の電源電圧）をその動作電源と
する。

【００１０】この実施例において、内部出力信号Ｄｏ１
に対する遅延バッファＤ１の遅延時間は、内部出力信号
Ｄｏ１に対する遅延バッファＤ２及びＤ３の遅延時間に
極めて近似した値とされる。このため、出力バッファＯ
Ｂ１に入力される内部信号ｎ１のレベル変化のタイミン
グは、図４に示されるように、出力バッファＯＢ２に入
力される内部信号ｎ２のレベル変化とほぼ一致し、これ
によって内部信号ｎ１及びｎ２間のスキューが無視でき
る程度に小さなものとされる。

【００１１】一方、高速論理集積回路装置ＬＳＩ２の入
力回路ＩＣ２を構成する差動入力バッファＤＩＢの非反
転入力ノード＋は、入力端子Ｔｉ２１（第１の入力端
子）に結合され、その反転入力ノード−は、入力端子Ｔ
ｉ２２（第２の入力端子）に結合される。差動入力バッ
ファＤＩＢの出力信号は、内部入力信号Ｄｉ２として高
速論理集積回路装置ＬＳＩ２の図示されない後段回路に
供給される。なお、差動入力バッファＤＩＢは、電源電
圧ＶＤＤ２をその動作電源とする。

【００１２】高速論理集積回路装置ＬＳＩ１の出力端子
Ｔｏ１１及びＴｏ１２は、例えばその特性インピーダン
スＺｏが１００Ωとされる一対の信号伝送路ＳＬ１１及
びＳＬ１２を介して、高速論理集積回路装置ＬＳＩ２の
入力端子Ｔｉ２１及びＴｉ２２にそれぞれ結合される。
また、高速論理集積回路装置ＬＳＩ２の入力回路ＩＣ２
は、電源電圧ＶＤＤ２及び入力端子Ｔｉ２１間ならびに
入力端子Ｔｉ２１及び接地電位ＶＳＳ（第２の電源電
圧）間にそれぞれ設けられる一対の終端抵抗Ｒ２及びＲ
３と、電源電圧ＶＤＤ２及び入力端子Ｔｉ２２間ならび
に入力端子Ｔｉ２２及び接地電位ＶＳＳ間にそれぞれ設
けられるもう一対の終端抵抗Ｒ４及びＲ５とを含む。こ
れらの終端抵抗は、例えばその抵抗値がともに２００Ω
とされる。これにより、入力端子Ｔｉ２１及びＴｉ２２
における高速論理集積回路装置ＬＳＩ２の入力インピー
ダンスは、２００／２Ωつまり１００Ωとなり、信号伝
送路ＳＬ１１及びＳＬ１２の特性インピーダンスＺｏと
の整合が図られる。なお、高速論理集積回路装置ＬＳＩ
１及びＬＳＩ２は、もう一対の信号伝送路ＳＬ２１及び
ＳＬ２２を介して結合される同様な出力回路ＯＣ２及び
ＩＣ１を備えるが、これらの回路は出力回路ＯＣ１及び
入力回路ＩＣ２とそれぞれ同一構成とされるため、類推
されたい。また、以下の説明は、高速論理集積回路装置
ＬＳＩ１を送信側とし、高速論理集積回路装置ＬＳＩ２
を受信側として進められる。

【００１３】ここで、高速論理集積回路装置ＬＳＩ１の
出力回路ＯＣ１を構成するインピーダンス整合型出力バ
ッファＯＢ１及びＯＢ２は、図２の出力バッファＯＢ１
に代表して示されるように、電源電圧ＶＤＤ２とその出
力ノードつまり出力端子Ｔｏ１１との間に並列形態に設
けられるＰチャンネル型の５個の出力ＭＯＳＦＥＴＰ１
〜Ｐ５と、出力端子Ｔｏ１１と接地電位ＶＳＳとの間に
並列形態に設けられるＮチャンネル型の５個の出力ＭＯ
ＳＦＥＴＮ１〜Ｎ５とを含む。このように、出力バッフ
ァＯＢ１及びＯＢ２の後段部は、電源電圧ＶＤＤ２をそ
の実質的な動作電源とする。以下、図２の出力バッファ
ＯＢ１を例に、説明を進める。

【００１４】この実施例において、出力ＭＯＳＦＥＴＰ
５は、Ｗｐｓなる所定のゲート幅を持つべく設計され
る。また、出力ＭＯＳＦＥＴＰ１は、Ｗｐなる所定の基
準ゲート幅を持つべく設計され、出力ＭＯＳＦＥＴＰ
２，Ｐ３及びＰ４は、それぞれ上記基準ゲート幅Ｗｐの
２倍，４倍及び８倍つまり２Ｗｐ，４Ｗｐ及び８Ｗｐな
るゲート幅を持つべく設計される。同様に、出力ＭＯＳ
ＦＥＴＮ５は、Ｗｎｓなる所定のゲート幅を持つべく設
計される。また、出力ＭＯＳＦＥＴＮ１は、Ｗｎなる所
定の基準ゲート幅を持つべく設計され、出力ＭＯＳＦＥ
ＴＮ２，Ｎ３及びＮ４は、それぞれ上記基準ゲート幅Ｗ
ｎの２倍，４倍及び８倍つまり２Ｗｎ，４Ｗｎ及び８Ｗ
ｎなるゲート幅を持つべく設計される。なお、出力ＭＯ
ＳＦＥＴＰ５のゲート幅Ｗｐｓは、特に制限されない
が、例えば基準ゲート幅Ｗｐの１２倍とされ、出力ＭＯ
ＳＦＥＴＮ５のゲート幅Ｗｎｓは、基準ゲート幅Ｗｎの
５倍とされる。周知のように、ＭＯＳＦＥＴのオン抵抗
は、そのゲート幅に反比例する。したがって、出力ＭＯ
ＳＦＥＴＰ１〜Ｐ５ならびにＮ１〜Ｎ５の中では、出力
ＭＯＳＦＥＴＰ５及びＮ４のオン抵抗がそれぞれ最も小
さな値となり、出力ＭＯＳＦＥＴＰ１及びＮ１のオン抵
抗がそれぞれ最も大きな値となる。

【００１５】出力ＭＯＳＦＥＴＰ１のゲートには、ナン
ド（ＮＡＮＤ）ゲートＮＡ１の出力信号が供給され、出
力ＭＯＳＦＥＴＰ２〜Ｐ４のゲートには、ナンドゲート
ＮＡ２〜ＮＡ４の出力信号がそれぞれ供給される。ま
た、出力ＭＯＳＦＥＴＰ５のゲートには、ノア（ＮＯ
Ｒ）ゲートＮＯ５の出力信号のインバータＶ１による反
転信号が供給される。ナンドゲートＮＡ１〜ＮＡ４の一
方の入力端子には、高速論理集積回路装置ＬＳＩ１の図
示されないインピーダンス制御回路からインピーダンス
制御信号ＡＨ０〜ＡＨ３がそれぞれ供給され、その他方
の入力端子には、ノアゲートＮＯ５の出力信号が共通に
供給される。ノアゲートＮＯ５の一方の入力端子には、
遅延バッファＤ１の出力信号つまり内部信号ｎ１が供給
され、その他方の入力端子には、出力制御信号ＯＥＮ１
のインバータＶ３による反転信号が供給される。なお、
ナンドゲートＮＡ１〜ＮＡ４，インバータＶ１及びＶ３
ならびにノアゲートＮＯ５は、電源電圧ＶＤＤ１をその
動作電源とする。

【００１６】一方、出力ＭＯＳＦＥＴＮ１のゲートに
は、ノアゲートＮＯ１の出力信号が供給され、出力ＭＯ
ＳＦＥＴＮ２〜Ｎ４のゲートには、ノアゲートＮＯ２〜
ＮＯ４の出力信号がそれぞれ供給される。また、出力Ｍ
ＯＳＦＥＴＮ５のゲートには、ナンドゲートＮＡ５の出
力信号のインバータＶ２による反転信号が供給される。
ノアゲートＮＯ１〜ＮＯ４の一方の入力端子には、高速
論理集積回路装置ＬＳＩ１の図示されないインピーダン
ス制御回路から反転インピーダンス制御信号ＡＬ０Ｂ〜
ＡＬ３Ｂ（ここで、それが有効とされるとき選択的にロ
ウレベルとされるいわゆる反転信号等については、その
名称の末尾にＢを付して表す。以下同様）がそれぞれ供
給され、その他方の入力端子には、ナンドゲートＮＡ５
の出力信号が共通に供給される。ナンドゲートＮＡ５の
一方の入力端子には、遅延バッファＤ１から内部信号ｎ
１が供給され、その他方の入力端子には、出力制御信号
ＯＥＮ１が供給される。なお、ノアゲートＮＯ１〜ＮＯ
４，インバータＶ２ならびにナンドゲートＮＡ５は、電
源電圧ＶＤＤ１をその動作電源とする。これにより、電
源電圧ＶＤＤ１は、出力バッファＯＢ１の前段部の動作
電源となる。

【００１７】これらのことから、出力ＭＯＳＦＥＴＰ５
は、ノアゲートＮＯ５の出力信号のハイレベルを受けて
インバータＶ１の出力信号がロウレベルとされるとき、
言い換えるならば出力制御信号ＯＥＮ１がハイレベルと
されかつ内部信号ｎ１が内部出力信号Ｄｏ１のハイレベ
ルを受けてロウレベルとされるとき、選択的にオン状態
とされる。また、出力ＭＯＳＦＥＴＰ１は、ナンドゲー
トＮＡ１の出力信号がロウレベルとされるとき、言い換
えるならば対応するインピーダンス制御信号ＡＨ０がハ
イレベルとされかつノアゲートＮＯ５の出力信号がハイ
レベルとされるとき、選択的にオン状態とされる。さら
に、出力ＭＯＳＦＥＴＰ２〜Ｐ４は、対応するナンドゲ
ートＮＡ２〜ＮＡ４の出力信号がハイレベルとされると
き、言い換えるならば対応するインピーダンス制御信号
ＡＨ１〜ＡＨ３がハイレベルとされかつノアゲートＮＯ
５の出力信号がハイレベルとされるとき、それぞれ選択
的にオン状態とされる。言うまでもなく、出力ＭＯＳＦ
ＥＴＰ１〜Ｐ５のうちのいずれかが安定したオン状態に
あるとき、出力端子Ｔｏ１１にはこれを介して電源電圧
ＶＤＤ２のようなハイレベルが出力されようとする。

【００１８】一方、出力ＭＯＳＦＥＴＮ５は、インバー
タＶ２の出力信号がナンドゲートＮＡ５の出力信号のロ
ウレベルを受けてハイレベルとされるとき、言い換える
ならば出力制御信号ＯＥＮ１がハイレベルとされしかも
内部信号ｎ１が内部出力信号Ｄｏ１のロウレベルを受け
てハイレベルとされるとき、選択的にオン状態とされ
る。また、出力ＭＯＳＦＥＴＮ１は、ノアゲートＮＯ１
の出力信号がロウレベルとされるとき、言い換えるなら
ば対応する反転インピーダンス制御信号ＡＬ０Ｂがロウ
レベルとされかつナンドゲートＮＡ５の出力信号がロウ
レベルとされるとき、選択的にオン状態とされる。さら
に、出力ＭＯＳＦＥＴＮ２〜Ｎ４は、対応するノアゲー
トＮＯ２〜ＮＯ４の出力信号がハイレベルとされると
き、言い換えるならば対応する反転インピーダンス制御
信号ＡＬ１Ｂ〜ＡＬ３Ｂがロウレベルとされかつナンド
ゲートＮＡ５の出力信号がロウレベルとされるとき、そ
れぞれ選択的にオン状態とされる。言うまでもなく、出
力ＭＯＳＦＥＴＮ１〜Ｎ５のうちのいずれかが安定した
オン状態にあるとき、出力端子Ｔｏ１１にはこれを介し
て接地電位ＶＳＳのようなロウレベルが出力されようと
する。

【００１９】前述のように、出力ＭＯＳＦＥＴＰ５は、
Ｗｐｓつまり１２Ｗｐなるゲート幅を有し、出力ＭＯＳ
ＦＥＴＰ１〜Ｐ４は、それぞれＷｐ，２Ｗｐ，４Ｗｐ及
び８Ｗｐなるゲート幅を有する。このため、電源電圧Ｖ
ＤＤ２と出力端子Ｔｏ１１との間のインピーダンスすな
わち出力バッファＯＢ１のハイレベル出力時における出
力インピーダンスは、基準ゲート幅Ｗｐに対応するＭＯ
ＳＦＥＴのオン抵抗をＺｐとするとき、出力ＭＯＳＦＥ
ＴＰ５のみがオン状態とされた状態でＺｐ／１２なる最
大値をとり、出力ＭＯＳＦＥＴＰ１〜Ｐ５が一斉にオン
状態とされた状態でＺｐ／２７なる最小値をとる。そし
て、出力ＭＯＳＦＥＴＰ１〜Ｐ４を選択的に組み合わせ
てオン状態とすることで、つまりインピーダンス制御信
号ＡＨ０〜ＡＨ３を選択的に組み合わせてハイレベルと
することで、最小値Ｚｐ／２７から最大値Ｚｐ／１２の
間の任意の値を選択的に採りうるものとなり、これによ
って出力バッファＯＢ１のハイレベル出力時の出力イン
ピーダンスと信号伝送路ＳＬ１１の特性インピーダンス
Ｚｏとが整合される結果となる。

【００２０】同様に、出力ＭＯＳＦＥＴＮ５は、前述の
ように、Ｗｎｓつまり５Ｗｎなるゲート幅を有し、出力
ＭＯＳＦＥＴＮ１〜Ｎ４は、それぞれＷｎ，２Ｗｎ，４
Ｗｎ及び８Ｗｎなるゲート幅を有する。このため、出力
端子Ｔｏ１１と接地電位ＶＳＳとの間のインピーダンス
すなわち出力バッファＯＢ１のロウレベル出力時におけ
る出力インピーダンスは、基準ゲート幅Ｗｎに対応する
ＭＯＳＦＥＴのオン抵抗をＺｎとするとき、出力ＭＯＳ
ＦＥＴＮ５のみがオン状態とされた状態でＺｎ／５なる
最大値をとり、出力ＭＯＳＦＥＴＮ１〜Ｎ５が一斉にオ
ン状態とされた状態でＺｎ／２０なる最小値をとる。そ
して、出力ＭＯＳＦＥＴＮ１〜Ｎ４を選択的に組み合わ
せてオン状態とすることで、つまり反転インピーダンス
制御信号ＡＬ０Ｂ〜ＡＬ３Ｂを選択的に組み合わせてロ
ウレベルとすることで、最小値Ｚｎ／２０から最大値Ｚ
ｎ／５の間の任意の値を選択的に採りうるものとなり、
これによって出力バッファＯＢ１のロウレベル出力時の
出力インピーダンスと信号伝送路ＳＬ１１の特性インピ
ーダンスＺｏとが整合される結果となる。

【００２１】ところで、出力バッファＯＢ２は、内部出
力信号Ｄｏ１の遅延バッファＤ２及びＤ３による非反転
遅延信号つまり内部信号ｎ２に従って、対応する出力端
子Ｔｏ１２における出力信号のレベルを上記出力バッフ
ァＯＢ１と同様な条件で選択的にかつ相補的にハイレベ
ル又はロウレベルとしようとする。一方、この実施例の
出力回路ＯＣ１は、前述のように、出力バッファＯＢ１
及びＯＢ２の出力ノード間つまりは出力端子Ｔｏ１１及
びＴｏ１２間に設けられた抵抗Ｒ１を含み、出力バッフ
ァＯＢ１及びＯＢ２は、内部出力信号Ｄｏ１つまりは内
部信号ｎ１又はｎ２に従って出力端子Ｔｏ１１又はＴｏ
１２における出力信号のレベルを選択的にかつ相補的に
電源電圧ＶＤＤ２のようなハイレベル又は接地電位ＶＳ
Ｓのようなロウレベルとしようとする。しかし、出力端
子Ｔｏ１１及びＴｏ１２における出力信号のハイレベル
及びロウレベルは、出力バッファＯＢ１及びＯＢ２の出
力ノード間に３５Ωのような比較的小さな抵抗値の抵抗
Ｒ１が設けられることで圧縮され、図４に示されるよう
に、そのハイレベルＶＨを例えば＋１．５Ｖとしそのロ
ウレベルＶＬを例えば＋１．０Ｖとする振幅０．５Ｖの
相補信号となる。この相補信号は、インピーダンス整合
された信号伝送路ＳＬ１１及びＳＬ１２を介して高速論
理集積回路装置ＬＳＩ２の入力端子Ｔｉ２１及びＴｉ２
２にほぼそのままのレベルで伝達され、その入力回路Ｉ
Ｃ２に供給される。

【００２２】次に、高速論理集積回路装置ＬＳＩ２の入
力回路ＩＣ２を構成する差動入力バッファＤＩＢは、図
３に示されるように、Ｐチャンネル型の差動ＭＯＳＦＥ
ＴＰ６及びＰ７を含む。差動ＭＯＳＦＥＴＰ６及びＰ７
の共通結合されたソースは、ＰチャンネルＭＯＳＦＥＴ
Ｐ８を介して電源電圧ＶＤＤ１に結合され、そのドレイ
ンは、対応するＮチャンネルＭＯＳＦＥＴＮ６及びＮ７
を介して接地電位ＶＳＳに結合される。ＭＯＳＦＥＴＰ
８のゲートは、接地電位ＶＳＳに結合される。また、Ｍ
ＯＳＦＥＴＮ７の共通結合されたゲート及びドレイン
は、ＭＯＳＦＥＴＮ６のゲートに結合され、これによっ
てＭＯＳＦＥＴＮ６及びＮ７はカレントミラー結合され
る。ＭＯＳＦＥＴＰ７のゲートは、差動入力バッファＤ
ＩＢの非反転入力ノード＋つまり入力端子Ｔｉ２１に結
合され、ＭＯＳＦＥＴＰ６のゲートは、その反転入力ノ
ード−つまり入力端子Ｔｉ２２に結合される。また、Ｍ
ＯＳＦＥＴＰ６のドレインにおける電位は、インバータ
Ｖ４及びＶ５を経た後、差動入力バッファＤＩＢの出力
信号つまり内部入力信号Ｄｉ２となる。

【００２３】これらのことから、ＭＯＳＦＥＴＰ８は、
定常的にオン状態とされることで差動ＭＯＳＦＥＴＰ６
及びＰ７に対する定電流源として作用し、ＭＯＳＦＥＴ
Ｎ６及びＮ７は、カレントミラー結合されることで差動
ＭＯＳＦＥＴＰ６及びＰ７に対するアクティブ負荷とし
て作用する。また、ＭＯＳＦＥＴＰ６及びＰ７は、これ
らのＭＯＳＦＥＴとともに一つの差動増幅回路を構成
し、非反転入力ノード＋つまり入力端子Ｔｉ２１におけ
るレベルと反転入力ノード−つまり入力端子Ｔｉ２２に
おけるレベルとを比較増幅すべく作用する。言うまでも
なく、ＭＯＳＦＥＴＰ６のドレインにおけるレベルは、
図４に示されるように、非反転入力ノード＋つまり入力
端子Ｔｉ２１におけるレベルが反転入力ノード−つまり
入力端子Ｔｉ２２におけるレベルより高いことを条件に
選択的に所定のハイレベルとされ、これを受けて差動入
力バッファＤＩＢの出力信号つまり内部入力信号Ｄｉ２
が選択的に電源電圧ＶＤＤ１のようなハイレベルとされ
る。

【００２４】なお、入力端子Ｔｉ２１及びＴｉ２２つま
り差動入力バッファＤＩＢの非反転及び反転入力ノード
における入力信号は、前述のように、そのハイレベルを
＋１．５Ｖとしそのロウレベルを＋１．０Ｖとする小振
幅の相補信号とされるが、差動入力バッファＤＩＢの差
動増幅作用により問題なく電源電圧ＶＤＤ１及び接地電
位ＶＳＳ間をフルスィングする内部入力信号Ｄｉ２とし
て復元される。一方、この実施例では、前述のように、
送信側の高速論理集積回路装置ＬＳＩ１の出力バッファ
ＯＢ１及びＯＢ２の出力ノード間に比較的小さな抵抗値
の抵抗Ｒ１が設けられ、この抵抗Ｒ１を介して所定の電
流が流されることにより上記小振幅の相補出力信号が得
られる。このように、高速論理集積回路装置ＬＳＩ１及
びＬＳＩ２間で伝達される信号が＋０．５Ｖのような小
振幅とされることで、信号伝送路ＳＬ１１及びＳＬ１２
に寄生する負荷容量の充放電が高速化されるとともに、
出力バッファＯＢ１及びＯＢ２のハイレベル出力時及び
ロウレベル出力時の出力インピーダンスが各信号伝送路
の特性インピーダンスＺｏと整合されることで、出力端
子Ｔｏ１１及びＴｏ１２における信号の反射を防止で
き、これによって信号伝送路ＳＬ１１及びＳＬ１２を介
して伝達される信号の周波数つまりは高速論理集積回路
装置ＬＳＩ１及びＬＳＩ２を含むデジタルシステムのマ
シンサイクルが高速化される。また、出力バッファＯＢ
１及びＯＢ２の出力ノード間に設けられた抵抗Ｒ１に
は、ハイレベル出力時及びロウレベル出力時の双方にお
いて、向きこそ異なるもののほぼ一定の電流が流される
ため、高速論理集積回路装置ＬＳＩ１及びＬＳＩ２ひい
てはデジタルシステムの電流供給経路におけるノイズ発
生が抑制され、これによってその動作が安定化されるも
のとなる。

【００２５】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）コンピュータ等のデジタルシステムを構成する高
速論理集積回路装置間等で授受されるデジタル信号を、
送信側の高速論理集積回路装置等に搭載されその出力ノ
ードが第１及び第２の出力端子にそれぞれ結合される一
対のインピーダンス整合型出力バッファと、第１及び第
２の出力端子間に設けられこれらの出力バッファ間の電
流経路を構成する所定の抵抗と、第１及び第２の出力端
子と受信側の高速論理集積回路装置等の第１及び第２の
入力端子との間にそれぞれ設けられる一対の信号伝送路
と、受信側の高速論理集積回路装置等に搭載されその非
反転及び反転入力ノードが第１及び第２の入力端子にそ
れぞれ結合される差動入力バッファとを介して差動信号
として伝達することで、第１及び第２の出力端子間の抵
抗に対してデジタル信号の論理レベルに関係なくほぼ一
定の電流を流し、高速論理集積回路装置等つまりはデジ
タルデジタル等の電源供給経路におけるノイズの発生を
抑制することができるという効果が得られる。

【００２６】（２）上記（１）項により、第１及び第２
の出力端子における信号の反射を防止しつつ、信号伝送
路におけるデジタル信号の振幅を比較的小さな値に設定
することができるという効果が得られる。 （３）上記（１）項及び（２）項により、インピーダン
ス整合型出力バッファを用いて小振幅・低ノイズの信号
伝達方法を実現できるという効果が得られる。 （４）上記（１）項ないし（３）項により、その動作を
安定化しつつ、高速論理集積回路装置等ひいては高速論
理集積回路装置を含むコンピュータ等のデジタルシステ
ム等の高速化を図ることができるという効果が得られ
る。

【００２７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、高速論理集積回路装置ＬＳＩ１及び
ＬＳＩ２は、それぞれ複数の出力回路ＯＣ１及びＯＣ２
ならびに入力回路ＩＣ１及びＩＣ２を備えることができ
る。また、各信号伝送路の特性インピーダンスＺｏは、
任意の値を採りうるし、抵抗Ｒ１〜Ｒ５の抵抗値も、こ
の特性インピーダンスＺｏに合わせて任意に設定でき
る。抵抗Ｒ１〜Ｒ５は、いわゆるディスクリートな部品
として高速論理集積回路装置ＬＳＩ１及びＬＳＩ２の外
部に設けてもよい。また、出力バッファＯＢ１及びＯＢ
２の前段に設けられる遅延バッファの数は、内部信号ｎ
１及びｎ２の論理レベルが保証されることを条件に、任
意に設定できる。さらに、出力回路ＯＣ１及びＯＣ２な
らびに入力回路ＩＣ１及びＩＣ２の具体的構成は、この
実施例による制約を受けないし、電源電圧ＶＤＤ１及び
ＶＤＤ２の極性及び絶対値ならびに各内部信号及びイン
ピーダンス制御信号等の論理レベルも、種々の実施形態
を採りうる。

【００２８】図２において、ハイレベル出力用の出力Ｍ
ＯＳＦＥＴＰ１〜Ｐ５は、そのゲートにおける制御信号
の論理レベルが反転されることを条件に、Ｎチャンネル
ＭＯＳＦＥＴに置き換えることができる。また、出力バ
ッファＯＢ１等は、ハイレベル出力用及びロウレベル出
力用としてそれぞれ任意数の出力ＭＯＳＦＥＴを含むこ
とができるし、これらの出力ＭＯＳＦＥＴのゲートサイ
ズの組み合わせも任意に設定できる。さらに、出力バッ
ファＯＢ１等は、その論理条件が同一である限り、種々
の論理構成を採りうる。図３において、差動入力バッフ
ァＤＩＢは、差動増幅回路を基本構成とする限り、種々
の実施形態を採りうる。図４において、出力端子Ｔｏ１
１及びＴｏ１２における出力信号ならびに入力端子Ｔｉ
２１及びＴｉ２２における入力信号の振幅は、任意の値
を採りうるし、各信号間のレベル関係やタイミング関係
も、この発明に制約を与えない。

【００２９】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるＣＭ
ＯＳ回路を基本素子とする高速論理集積回路装置ならび
に高速論理集積回路装置を含むコンピュータ等のデジタ
ルシステムに適用した場合について説明したが、それに
限定されるものではなく、例えば、バイポーラ回路を基
本素子とする高速論理集積回路装置や同様な出力バッフ
ァ及び入力バッファを含むメモリ集積回路装置等ならび
にこれを含む各種の装置又はシステムにも適用できる。
この発明は、少なくとも半導体装置間での信号伝達を必
要とする装置又はシステムならびにその信号伝達方法と
して広く適用できる。

【００３０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、コンピュータ等のデジタル
システムを構成する高速論理集積回路装置間等で授受さ
れるデジタル信号を、送信側の高速論理集積回路装置等
に搭載されその出力ノードが第１及び第２の出力端子に
それぞれ結合される一対のインピーダンス整合型出力バ
ッファと、第１及び第２の出力端子間に設けられこれら
の出力バッファ間の電流経路を構成する所定の抵抗と、
第１及び第２の出力端子と受信側の高速論理集積回路装
置等の第１及び第２の入力端子との間にそれぞれ設けら
れる一対の信号伝送路と、受信側の高速論理集積回路装
置等に搭載されその非反転及び反転入力ノードが第１及
び第２の入力端子にそれぞれ結合される差動入力バッフ
ァとを介して差動信号として伝達することで、第１及び
第２の出力端子における信号の反射を防止しつつ、第１
及び第２の出力端子間の抵抗にデジタル信号の論理レベ
ルに関係なくほぼ一定の電流を流し、高速論理集積回路
装置等の電源供給経路におけるノイズの発生を抑制する
ことができるとともに、上記抵抗の抵抗値及び電流値に
応じて信号伝送路におけるデジタル信号の振幅を比較的
小さな値に設定できる。この結果、インピーダンス整合
型出力バッファを用いて、小振幅・低ノイズの信号伝達
方法を実現できるため、その動作を安定化しつつ、高速
論理集積回路装置等ひいてはこれを含むコンピュータ等
のデジタルシステムの高速化を図ることができる。

【図面の簡単な説明】

【図１】この発明が適用された信号伝達方法を採る高速
論理集積回路装置間の接続形態を説明するための一実施
例を示す接続図である。

【図２】図１の高速論理集積回路装置に含まれるインピ
ーダンス整合型出力バッファの一実施例を示す回路図で
ある。

【図３】図１の高速論理集積回路装置に含まれる差動入
力バッファの一実施例を示す回路図である。

【図４】図１の高速論理集積回路装置内又は高速論理集
積回路装置間で授受される信号の一実施例を示す波形図
である。

【符号の説明】

ＬＳＩ１〜ＬＳＩ２・・・高速論理集積回路装置、ＯＣ
１〜ＯＣ２・・・出力回路、ＩＣ１〜ＩＣ２・・・入力
回路、ＯＢ１〜ＯＢ２・・・インピーダンス整合型出力
バッファ、ＤＩＢ・・・差動入力バッファ、Ｄ１〜Ｄ３
・・・遅延バッファ、Ｒ１〜Ｒ５・・・抵抗、Ｔｏ１１
〜Ｔｏ１２，Ｔｏ２１〜Ｔｏ２２・・・出力端子、Ｔｉ
１１〜Ｔｉ１２，Ｔｉ２１〜Ｔｉ２２・・・入力端子、
ＳＬ１１〜ＳＬ１２，ＳＬ２１〜ＳＬ２２・・・信号伝
送路。Ｐ１〜Ｐ８・・・ＰチャンネルＭＯＳＦＥＴ、Ｎ
１〜Ｎ７・・・ＮチャンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ５
・・・インバータ、ＮＡ１〜ＮＡ５・・・ナンド（ＮＡ
ＮＤ）ゲート、ＮＯ１〜ＮＯ５・・・ノア（ＮＯＲ）ゲ
ート。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１及び第２の半導体装置間で授受され
   るデジタル信号を、上記第１の半導体装置に搭載されそ
   の出力ノードが第１及び第２の出力端子にそれぞれ結合
   される第１及び第２の出力バッファと、上記第１及び第
   ２の出力端子間に設けられる第１の抵抗手段と、上記第
   １及び第２の出力端子と上記第２の半導体装置の第１及
   び第２の入力端子との間にそれぞれ設けられる一対の信
   号伝送路と、上記第２の半導体装置に搭載されその非反
   転及び反転入力ノードが上記第１及び第２の入力端子に
   それぞれ結合される差動入力バッファとを介して差動信
   号として伝達することを特徴とする信号伝達方法。
2. 【請求項２】 上記第１及び第２の出力バッファは、そ
   の出力インピーダンスを上記第１及び第２の信号伝送路
   の特性インピーダンスに整合しうるインピーダンス整合
   型の出力バッファであって、第１の電源電圧と上記第１
   及び第２の入力端子との間ならびに第１及び第２の入力
   端子と第２の電源電圧との間には、上記第１及び第２の
   信号伝送路の特性インピーダンスに見合った終端抵抗が
   それぞれ設けられるものであることを特徴とする請求項
   １の信号伝達方法。
3. 【請求項３】 上記第１及び第２の出力バッファの前段
   には、第１及び第２の出力バッファの入力ノードにおけ
   るデジタル信号の非反転及び反転信号間のスキューを無
   視できる程度に小さくしうる遅延バッファがそれぞれ設
   けられるものであることを特徴とする請求項１又は請求
   項２の信号伝達方法。
4. 【請求項４】 上記第１及び第２の半導体装置は、デジ
   タルシステムを構成しかつＣＭＯＳ回路を基本素子とす
   る高速論理集積回路装置であって、上記第１及び第２の
   出力端子におけるデジタル信号の非反転及び反転信号間
   の振幅は、上記第１及び第２の電源電圧間の電位差に比
   較して充分に小さくされるものであることを特徴とする
   請求項１，請求項２又は請求項３の信号伝達方法。