JP4019168B2 - 電流再循環回路および電流再循環方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、回路の分野に関し、更に特定すれば、回路のための電流再循環の方法および装置に関する。
【0002】
【従来の技術、及び、発明が解決しようとする課題】
電流ステアリングは、高速データ転送のための手段として認知度が高まりつつある。情報転送の高速化は常に要求されており、これにデータ処理機能の増大が加わって、以前に可能であったよりも相当高いデータ転送速度への発展が必要とされている。この高速を達成するための1つのデータ伝送方式が、2本の信号線間の電圧レベルの差によって送信信号を形成する差動データ伝送である。差動データ伝送は、一般に、長距離での100Mbpsよりも速いデータ伝送速度のために用いられる。差動伝送における雑音信号は、接地レベル電圧をシフトさせ、同相モード電圧として現れる。このため、雑音の有害な影響は大きく低減される。
【0003】
図10に、差動データ伝送において用いられる従来の低電圧差動スイング(LVDS)ドライバ回路800の例を示す。出力端子803、805上の出力信号OUT+、OUT−間の電圧差が、一対の差動信号を形成する。一対の差動信号とは、互いに電流波形の位相がずれている2つの信号を意味する。一対の差動信号の個々の信号は、それぞれ、最後に「+」および「−」の記号を付した参照符号によって示される(例えばS+およびS−)。複合記号「+/−」は、例えばS+/−のように、単一の参照符号を用いて双方の差動信号を示すために用いる。
【0004】
LVDSドライバ回路800は、電圧源VDDに結合された直流(DC)定電流源I1と、4つのnチャネル金属酸化物半導体(NMOS)スイッチM11ないしM14と、共通ノードCOMと電圧源VSSとの間に結合された抵抗R1とを含む。4つのトランジスタスイッチM11ないしM14は、入力電圧信号VIN1、VIN2によって、ならびに、矢印AおよびBによって示すような負荷抵抗器Rtを介した直流によって制御される。入力電圧信号VIN1、VIN2は、通常、レールツレール電圧スイングである。NMOSスイッチM11およびM14のゲートは、結合して入力電圧信号VIN1を受信する。同様に、NMOSスイッチM12およびM13のゲートは、結合して入力電圧信号VIN2を受信する。
【0005】
LVDSドライバ回路100の動作を、以下に説明する。3つのNMOSスイッチM11ないしM14のうち2つが1度にオンとなり、電流源I1からの電流の進路を制御して、抵抗型負荷Rtの両端に電圧を発生する。抵抗型負荷Rtを介した電流を矢印Bによって示す方向に進ませるためには、入力信号VIN2がハイとなり、NMOSスイッチM12およびM13をオンとする。入力信号VIN2がハイとなった場合、入力信号VIN1はローとなって、NMOSスイッチM12およびM13がオンの間、NMOSスイッチM11およびM14をオフのままに維持する。逆に、抵抗型負荷Rtを介した電流を矢印Aによって示す方向に進ませるためには、入力信号VIN1がハイとなり、トランジスタスイッチM11およびM14に印加されてそれらを導通させる。入力信号VIN2はローとなり、この間、NMOSスイッチM12およびM13をオフのままに維持する。結果として、完全な差動出力電圧スイングを達成することができる。
【0006】
換言すれば、従来の差動LVDSドライバ回路100は、VDDから電流を引き出し、この電流をVSSにシンクさせる。この間に、ブール信号によって制御されるスイッチングアレイが、ソース電流を、相互接続を介して外部の抵抗型負荷へと送る。戻り電流を、アレイに送り返し、VSSにシンクさせる。抵抗を介した電圧降下の極性は、デジタル値を有する。アレイの極性を変化させると、電流は、相互接続および抵抗を介して逆の方向に送出され、他のデジタル値を伝達する。
【0007】
より速い速度でデータを転送するという要件に加えて、集積回路が消費する電力量を低減させなければならないというプレッシャーが常にかかっている。差動LVDSは、他のドライバに比べて、電力消費が小さい。しかしながら、相互接続の各々に差動LVDSドライバを設けるために、各信号ごとに相互接続集合を有することが必要であるという欠点がある。差動LVDSドライバ回路を用いた集積回路の電力を増大させるのは、各信号ごとに相互接続集合を有するというこの必要性である。このため、差動LVDSドライバ回路を低電力で実施するための手段を設ければ望ましいであろう。
【0008】
【発明が解決しようとする手段】
本発明は、電力源から電流を引き出して、ブール演算等の第1の動作を生成し、この電流を再利用して更に別の動作を発生するためのプロセスおよび回路を対象とする。換言すれば、第1の動作からの電流を用いて、この電流を接地または他の電力源にシンクさせる代わりに、第2すなわち後続の動作を実行することができる。このプロセスは、本明細書中では一般に電流再循環と呼ぶ。
【0009】
本発明は、以下の詳細な説明を添付図面と関連付けて読む場合に、最も良く理解される。半導体業界における一般的な慣行に従って、図の様々な機構を縮尺通りに描いていないことを強調しておく。逆に、様々な機構の寸法は、明確さのために任意に拡大または縮小している。
【0010】
【発明の実施の形態】
簡単に言えば、本発明は、電力源から電流を引き出して、ブール演算等の第1の動作を生成し、この電流を再利用して更に別の動作を発生するためのプロセスを提供する。換言すれば、第1の動作からの電流を用いて、第2すなわち後続の動作を実行することができる。
【0011】
図1は、本発明の例示的な実施形態を示すのに有用なラインドライバ5のブロック図である。ラインドライバ5は、電流再循環出力バッファ10を含み、これは、少なくとも、第1のスイッチングアレイ15および第2のスイッチングアレイ20を有する。電流再循環バッファ10は、相互接続部25に電気的に結合されており、相互接続部25は、終端抵抗30を形成する負荷に電気的に結合されている。
【0012】
スイッチングアレイ15、20は、電源Vddから供給されている電流I1を第1のスイッチングアレイ15に印加するように構成されている。第1のスイッチングアレイ15は、この電流を終端抵抗へと送出し、負荷R1を介して、VS1として示す第1のブール演算を伝達する。第2のスイッチングアレイ20には電流I2が印加され、第2のスイッチングアレイ20は、負荷R2を介して、VS2として示される第2のブール演算を実行することができる。接地Gndには電流I3が返される。電流I1、I2、およびI3は、同一か、またはほぼ同一である。
【0013】
この技法の利点は、Vddから引き出された同一の電流を繰り返し用い、すなわち再循環させて、いくつかの動作(例えばブール演算)を実行することである。例えば、図10に示すような従来のLVDSバッファでは、ブール伝達ごとの損失は、式(1)によって示される。
【0014】
P=IV (1)
しかしながら、図1に示した本発明によるドライバ回路5では、電力損失Pは、N回のブール伝達間に分配される。ここで、Nは、例えばスイッチングアレイの数である。このため、各ブール伝達PBごとの電力損失は、式(2)において規定される。
【0015】
PB=IV/N (2)このため、電力節約は、電源Vddと接地Gndとの間に結合されているスイッチングアレイの数に反比例する。換言すれば、電力消費は、N分の1に小さくすることができる。
【0016】
実現可能な電力節約に加えて、伝送線は均一のエネルギ量を蓄積/放出することができるので、伝送線を電流源として用いることが可能である。この蓄積エネルギの放出は、通常、伝播波の形態である。この波の特性は、VS/ZOの一定の電流である。ここで、ZOは、伝送線の特性インピーダンスである。図1における電流源I1を用いて、伝送線を均一に充電/放電する。これによって、伝送線は、電流源としてふるまう。このため、伝送線は、電流の調整も行う。要するに、伝送線は、分散型電流源としてふるまう。
【0017】
従来のLVDSは、例えば1.2Vの一定の同相モード電圧値の電圧スイングを発生する。これによって、受信機における信号の抽出が容易となる。なぜなら、入力信号の同相モード電圧が一定であるからである。しかしながら、この例示的な実施形態に示す電流再循環方法では、図1の信号の同相モード電圧は、(3)に示す関係を有する。
【0018】
AVG(VS1)>AVG(VS2) (3)
この信号を抽出する受信機は、同相モード電圧に関係なく信号を抽出するよう動作する。換言すれば、受信機は、広い同相モード電圧範囲にわたって信号を抽出する。この機能を実行する回路は存在しており、例えば、1998年1月13日に発行された、「INTEGRATED CIRCUIT EMPLOYINGQUANTIZED FEEDBACK(量子化フィードバックを用いた集積回路)」と題する米国特許第5,708,389号に示されている。この特許は、引用によりその全体が本願にも含まれるものとする。
【0019】
図2は、本発明の別の例示的な実施形態によるラインドライバのブロック図である。ラインドライバ205は、電流再循環出力バッファ210を含み、これは、少なくとも、第1のスイッチングアレイ215、第2のスイッチングアレイ220、および第3のスイッチングアレイ225を有する。電流再循環バッファ210は、相互接続235を介して、終端抵抗230を形成する負荷に電気的に結合されている。
【0020】
スイッチングアレイ215、220、225は、電源Vddから供給されている電流I0を第1のスイッチングアレイ215に印加するように構成されている。第1のスイッチングアレイ215は、電流I11を負荷240へと送出すると共に負荷240から返送し、負荷240を介して、VS11として示す第1のブール演算を伝達する。換言すれば、電流I11が負荷240を通過することに応答して、電圧VS11が発生する。この電流は、ライン217を介して第2のスイッチングアレイ220に印加され、第2のスイッチングアレイ220は、VS22として示される第2のブール演算を実行することができる。このプロセスから返された電流は、ライン222を介して第3のスイッチングアレイ225に供給され、VS33として示される第3のブール演算を発生する。次いで、この電流は、ライン227を介して接地Gndに返される。換言すれば、図2の回路は、段から段へと電流を通過させて、前段からの電流が後段に電源を供給するように動作する。
【0021】
潜在的な電力節約を示すために、従来の差動LVDSドライバを例示した図5について考慮する。このドライバでは、典型的なVSのスイングは300mVであり、Vddは2.5Vである。従って、電圧スイングは電源の約1/8である。換言すれば、電源電圧の降下の1/8を用いて1つのブール演算が行われる。電源電圧の残りの7/8の降下は、バッファを備えたアクティブ回路において生じる。これには、スイッチングアレイおよび電流源における装置が含まれる。7/8Vddの電圧降下の損失は、事実上、エネルギの損失であり、集積回路を加熱する。本発明を用いれば、現在は無駄になっている利用可能なエネルギを、より有効に用いることができる。基本的な前提は、本発明を用いなければ無駄になるエネルギから、追加のブール機能等の付加的な機能性を得ることである。
【0022】
例えば、図2に示した例示的な実施形態は、従来のシステムが1つのブール演算を実行するために用いたものとほぼ同じ電力を用いて、3つのブール演算(2つの演算が追加される)を生成する。実行可能なブール演算の数は、個々の回路設計に依存する。しかしながら、発明者は、1つの演算からの残りのエネルギを用いて後続の演算を発生可能であることを認識した。
【0023】
スイッチングアレイ15、20、215、220、および225は、多数の形態で実施可能である。図3は、スイッチングアレイを実施するための1つの実施形態を示す。図3のスイッチングアレイは、nチャネルトランジスタ305、310、315、320を含む。動作において、データ信号DATAがハイである場合、トランジスタ310および315がイネーブルされる。トランジスタ310は、上側ライン345からライン335へと電流を送出し、一方、トランジスタ315は、下側ライン350上の電流をスイッチングアレイ300から出るように送出する。ライン335を介して供給される電流は、接地または後続のスイッチングアレイに供給される。データ信号がローである場合は、電流は逆になる。ライン335は、図2のライン217、222、または227に対応するものとすることができる。加えて、データラインのdataおよびdata(反転)は、まとめて、データラインのdata1、data2、またはdata3に相当する。電流は、電源または前のスイッチングアレイもしくは段から、ライン340を介して、このスイッチングアレイに供給される。
【0024】
この回路では、データ信号が十分なゲート・ソース電圧を供給して、デバイスがスイッチとしてふるまうことを確実とする。このため、トランジスタ305、310、315、320のソース電圧は、ゲート電圧よりも低くなければならない。このことによって、負荷抵抗の両端に生じる許容電圧範囲が制限される場合がある。例えば、図2において、入力データのdata1、data2、およびdata3が、電圧Vddと電圧Vssとの間でスイングすると仮定する。電圧Vs11、Vs22、およびVs33の各々の平均がAvg(Vs11)>Avg(Vs22)>Avg(Vs33)の関係を有するので、Nチャネルデバイスを用いてアレイを形成すると仮定すると、スイッチングアレイ215では、このアレイを形成するトランジスタに印加する電圧が小さくなる。図3に移ると、トランジスタ310および315で、印加するゲート・ソース電圧が小さくなっていることがわかる。
【0025】
図4は、この問題に対処する代替的なスイッチングアレイを示す。図4においては、伝送ゲート405、407、409、411、413、415、417、および419を用いる。ここで、スイッチングアレイ400は、負荷抵抗の両端に生じる電圧範囲には無関係にイネーブルすることができる。これが起こるのは、並列なNおよびPチャネルトランジスタを用い、スイッチングアレイの導電経路をイネーブルするからである。並列な対のうち一方のデバイスが十分にオンにならない場合、並列な対の他方のデバイスを、よりイネーブルすることができる。データ信号の極性が逆になると、スイッチングアレイは、逆の電流が負荷を介して流れるように再構成される。スイッチングアレイに対する電流はライン440を介して供給され、スイッチングアレイからの電流はライン435を介して供給される。
【0026】
図3および4に示す回路は、例示的な電流ステアリングスイッチングアレイである。代替的なスイッチング回路構成も採用することができる。しかしながら、この場合、電流再循環を用いるために回路を変更する。更に、図3および4に示す回路および回路の動作は、前段から電流を受けるか後段に電流を供給することが可能であるという認識を除いて、従来のものである。換言すれば、第1の機能を実行する第1の回路は、電流を供給して第2の回路をイネーブルし、第2の機能または動作を実行する。第1の回路および第2の回路は、図2または3に示すラインドライバ等の同じ機能を実行するか、または以下に説明するように異なる機能を実行することができる。
【0027】
図9に、別の例示的な実施形態を示す。上部アレイ1005からの電流を分割して、N個のアレイ1010および1015に印加する。N個のアレイは、各々、図1および2に関連付けて上述したような、ラインを駆動する等の機能を実行する。N個のスイッチングアレイのうち2つのみを図示するが、3つ以上のスイッチングアレイもあり得る。次いで、N個の全アレイから再循環された電流I/Nを結合し、アレイ1020に印加する。この実施形態は、電流経路当たりNxHまでの動作を可能とする。ここでNは水平方向の分割(例えばアレイ1010および1015)の数であり、Hは垂直方向の分割の数である。この実施形態の1つの欠点は、電圧スイングVS2-1およびVS2-Nが低減して、雑音耐性が低くなることである。この実施形態は、図1および2に示したもののような他の実施形態に関して上述したものと同様に動作し、それらと同じ電流再循環の原理を用いる。更に、スイッチングアレイは、本明細書中に記載したようなスイッチングアレイとすることができる。
【0028】
図1および2に示した電流ステアリング回路に加えて、スイッチングアレイの電力の必要性に大きな影響を与えることなく、より複雑な論理をスイッチングアレイに組み込むことができる。これは、電流再循環によって達成される。図6は、本発明の1つの例示的な実施形態による電流再循環を用いたNORスイッチングアレイ600を示す。図7に、このアレイの対応するブロック図を示す。この実施形態では、図3もしくは4に示すような回路または別のNORスイッチングアレイまたは電流源から供給される電流Is1を用いて、入力A、A(反転)、B、またはB(反転)に応答して、所望の出力CまたはC(反転)を駆動することができる。
【0029】
図8に、電流再循環を採用したNORスイッチングアレイを用いた1つの実施態様を示す。図8は、電流再循環を用いた低雑音論理ブロックを例示するブロック図である。低雑音論理ブロックは、3層ブール回路である。同じ層からの信号は、同じ層におけるいずれかの論理ゲートに送出することができる。各ゲートの出力にインピーダンス(図示せず)を配置し、確実に連続的な回路とする。層間に送出された信号は、レベルシフトして、アレイ間の電圧のずれを考慮することができる。NANDアレイ925、NORアレイ905、およびAOIアレイ940が、電流源からの電流Iまたはラインドライバ等の前の回路段からの電流を受ける。各アレイ905、930、925、915、940、920から送出された電流Ireroutedxを、それぞれの後続のアレイに供給する。アレイ910、935、945から再送出された電流Irerouted7を、他の回路または接地に供給する。
【0030】
NORアレイ905、910、915、および920は、図6に示す回路を用いて形成することができる。図6に示す回路を用いて、NANDアレイ925を形成することも可能である。この場合、NORアレイに対する入力の極性を逆にしてNANDゲートとして回路を実行するように、回路を設ける。排他的OR(EXOR)アレイ930および935、AND−OR−INVERT(AOI)アレイ940、およびOR−AND−INVERT(OAI)アレイ945を含む残りの構成要素は、各々、従来の回路を用いて形成することができるが、ただし、本発明に従って回路を変更して、別の回路からの電流を受けるか、または別の回路に電流を供給するようにする。入力AないしLは、NORスイッチングアレイに対するデジタル入力を表す。
【0031】
電流再循環を用いることによって、例えば、ラインドライバの電力消費を著しく増大させることなく、ラインドライバに付加的な回路を追加することができる。このように、ラインドライバに複雑な機能を含ませることができる。更に、これは、セルの伝播遅延を小さくすることができる可能性がある。
【0032】
本発明について例示的な実施形態を参照して説明してきたが、本発明はそれらの実施形態に限定されない。例えば、例示的な実施形態は2つおよび3つのスイッチングアレイを示したが、3つ以上のスイッチングアレイがある場合もある。更に、本発明を用いて、回路の異なる組み合わせを共に結合することも可能である。
【0033】
例えば、出力バッファは、何らかの機能を実行するために、ラインドライバおよび何らかの他の回路を含む場合がある。本発明によれば、ラインドライバおよび他の回路を相互接続して、ラインドライバからの電流を他の回路に供給可能であるか、他の回路からの電流をラインドライバに供給可能であるようにする。いずれの場合にも、本発明が提供する回路は、1つの動作を実行して、電流を他の回路へと渡し、その回路が別の動作を実行できるようにする。従って、本発明は、本明細書中に示した特定の回路に限定されるものではない。更に、添付の請求の範囲は、本発明の真の精神および範囲から逸脱することなく当業者によって実行可能な本発明の他の変形および実施形態を含むものとして解釈される。
【図面の簡単な説明】
【図1】本発明の例示的な実施形態によるラインドライバのブロック図である。
【図2】本発明の別の例示的な実施形態によるラインドライバのブロック図である。
【図3】図1および2に示すラインドライバにおいて用いるのに適したスイッチングアレイの例示的な回路図である。
【図4】図1および2に示すラインドライバにおいて用いるのに適した別のスイッチングアレイの例示的な回路図である。
【図5】従来のラインドライバの回路図である。
【図6】本発明の例示的な実施形態によるNOR回路の回路図である。
【図7】図6に示す回路のブロック図である。
【図8】本発明の例示的な実施形態による電流再循環を用いたブール低雑音論理ブロックである。
【図9】本発明の更に別の例示的な実施形態によるラインドライバのブロック図である。
【図10】従来の低電圧差動スイング(LVDS)ドライバ回路である。
Claims (7)
- 回路であって:
第1の電流ステアリング段と;
少なくとも第2の電流ステアリング段と;
を備え、前記第1の電流ステアリング段は低電圧差動スイング回路を備え、第1の電流を用いて第1の入力に関して第1の出力を駆動しており、前記第2の電流ステアリング段は前記第1の電流ステアリング段からの第2の電流を用いて第2の入力に関して第2の出力を駆動し、前記第1の電流ステアリング段は第1の同相モード電圧において動作し、前記第2の電流ステアリング段は前記第1の同相モード電圧とは異なる第2の同相モード電圧において動作することを特徴とする回路。 - 前記第2の電流ステアリング段は別の低電圧差動スイング回路を備えることを特徴とする、請求項1の回路。
- 前記第2の電流ステアリング段は、各々が前記第2の電流の一部を受ける少なくとも2つの電流ステアリング段を備えることを特徴とする、請求項1の回路。
- 回路であって:
低電圧差動スイング回路を備える第1の電流ステアリング段を含む、第1の供給電流を受けるように構成された第1の回路と;
前記第1の回路からのみ前記第1の供給電流の一部および第2の供給電流を受けるように構成された第2の回路と;
を備え、前記第1の回路は第1の入力に応答して第1の出力を生成するように構成され、前記第2の回路は第2の入力に応答して第2の出力を生成するように構成されていることを特徴とする回路。 - 前記第2の回路は、各々が前記第2の供給電流の一部を受ける少なくとも2つの別個の回路を備えることを特徴とする、請求項4の回路。
- 回路を動作させるためのプロセスであって:
(a)低電圧差動スイング回路を備える第1の電流ステアリング段を含む、第1の回路に電流を供給するステップと;
(b)前記第1の回路によって前記電流を用いて第1の入力に関する第1の出力を供給するステップと;
(c)前記第1の回路とは異なる、少なくとも2つの別個の回路を備える第2の回路に、前記電流を供給するステップと;
(d)前記少なくとも2つの別個の回路によって前記電流の一部を用いて第2の入力に関する第2の出力を供給するステップと;
を備えることを特徴とするプロセス。 - 前記第2の回路はブール演算を行うことを特徴とする、請求項6のプロセス。
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