JPS58210722A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS58210722A JPS58210722A JP9311282A JP9311282A JPS58210722A JP S58210722 A JPS58210722 A JP S58210722A JP 9311282 A JP9311282 A JP 9311282A JP 9311282 A JP9311282 A JP 9311282A JP S58210722 A JPS58210722 A JP S58210722A
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- JP
- Japan
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- circuit
- stage
- power supply
- supply line
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/091—Integrated injection logic or merged transistor logic
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- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、工！Ｌ（インテグレーテッド・インジェク
ション・ロジック）回路ｔｔむ半導体集積回路に関する
。
ション・ロジック）回路ｔｔむ半導体集積回路に関する
。
従来より、第１図に示すような工８Ｌ回路か公矧である
。Ｉ”Ｌ回路は、インジェクタ端子（ラテラルｐｎｐ
ｔ’ランジスタＱｔｏのエミッタ） ［０，７ボルト程
度の電圧を印加して、定ＩＩＬａｙｔ流せは動作する。
。Ｉ”Ｌ回路は、インジェクタ端子（ラテラルｐｎｐ
ｔ’ランジスタＱｔｏのエミッタ） ［０，７ボルト程
度の電圧を印加して、定ＩＩＬａｙｔ流せは動作する。
また、工２Ｌ構造は、通電のバイポーラＩＣ（集積回路
）とほとんど同じプロセスの組合せで形成することがで
きる。このことは、原理的にリニアエＣと工”Ｌａｇの
デイジタルエ０とが同じプロセスで１チツプエ０にｔｌ
ｌｔａできることｒ意味している。この場合、″ｆｔ源
胤圧電圧Ｊ ニア回路に従つ゛て、例えば５ないし１２
ポルト程度の比較的高い電圧を用いることＶＣなるので
、上記０．７ボルト程度で動作する工３Ｌ回路から見れ
ば、無効電力が大きくなってしまう。
）とほとんど同じプロセスの組合せで形成することがで
きる。このことは、原理的にリニアエＣと工”Ｌａｇの
デイジタルエ０とが同じプロセスで１チツプエ０にｔｌ
ｌｔａできることｒ意味している。この場合、″ｆｔ源
胤圧電圧Ｊ ニア回路に従つ゛て、例えば５ないし１２
ポルト程度の比較的高い電圧を用いることＶＣなるので
、上記０．７ボルト程度で動作する工３Ｌ回路から見れ
ば、無効電力が大きくなってしまう。
そこで、本願発明者等は、第２崗に示すように１”Ｌ回
路會直列形慾に槓み上げて、いわゆるスタックド（５ｔ
ａｃｋｅｄ）工！Ｌ構成として、上記電源電圧の有効利
用を図ることｔ考えた。
路會直列形慾に槓み上げて、いわゆるスタックド（５ｔ
ａｃｋｅｄ）工！Ｌ構成として、上記電源電圧の有効利
用を図ることｔ考えた。
このように、スタックドエ”ＬＩＩｇとすると、仄のよ
うな間融の生じることが、本願発明者の研究によって明
らかＫされた。
うな間融の生じることが、本願発明者の研究によって明
らかＫされた。
ＶＩｌえは、第２図に示すように、差動トランジスタ回
路を用いた入力インターフエイスｒ介してリニア回路か
らのイ百号を上段側の工３Ｌ回路に伝える場曾、上記差
動トランジスタ回路でのスイッチング動作により、下段
側のす５回路のインジェクタ電流が変化する。丁なわち
、差動トランジスタＱ。
路を用いた入力インターフエイスｒ介してリニア回路か
らのイ百号を上段側の工３Ｌ回路に伝える場曾、上記差
動トランジスタ回路でのスイッチング動作により、下段
側のす５回路のインジェクタ電流が変化する。丁なわち
、差動トランジスタＱ。
かオンのときには、その定電光重。ｌがトランジスタＱ
、ｔ ｋ通して接地電位に直接光れてしまうのに対して
、差動トランジスタＱ２かオンのときには、その定電光
重＠Ｉが上段側の工意Ｌ回路の負側電源ラインに流れ込
み、下段側の工：Ｌ回路のインジェクタ電光重◎′の一
部としてオＵ用されてしまう。
、ｔ ｋ通して接地電位に直接光れてしまうのに対して
、差動トランジスタＱ２かオンのときには、その定電光
重＠Ｉが上段側の工意Ｌ回路の負側電源ラインに流れ込
み、下段側の工：Ｌ回路のインジェクタ電光重◎′の一
部としてオＵ用されてしまう。
したがって、下段側のＩ”５回路においては、そのイン
ジェクタｔＲ，工０’２＞ｉ、上ｄ己トランジスタＱ！
のオフ／オンにより、定電光重０２／工０１＋工０！の
ように変動してしまう。
ジェクタｔＲ，工０’２＞ｉ、上ｄ己トランジスタＱ！
のオフ／オンにより、定電光重０２／工０１＋工０！の
ように変動してしまう。
上記インジェクタ電流１０′は、その工２Ｌゲートの信
号伝達遅延時間と密接な関係がある。
号伝達遅延時間と密接な関係がある。
丁なわち、公刊のように、上記インジェクタ電流の増大
に反比例して、そのイｇ号伝達遅延時間か秋少するもの
である。したがって、下段側のり５回路では、上段側の
インターフェイスのスイッチング動作に従い、その動作
スピードが変動してしまい、パルス幅の変動をもたら丁
。これに対して、上段側の工意Ｌ回路は、動作スピード
が一定であるので、全体として１つの回路機能ケ持たせ
るとき、大きな障害となってしまう。
に反比例して、そのイｇ号伝達遅延時間か秋少するもの
である。したがって、下段側のり５回路では、上段側の
インターフェイスのスイッチング動作に従い、その動作
スピードが変動してしまい、パルス幅の変動をもたら丁
。これに対して、上段側の工意Ｌ回路は、動作スピード
が一定であるので、全体として１つの回路機能ケ持たせ
るとき、大きな障害となってしまう。
また、上記インジェクタ電流の変動は、ｐｎｐトランジ
スタＱ目’ないしＱｔｎ’のベース、エミッタ間電圧、
言い換え為と、下段の工ｌＬ回路における電源ラインの
電圧変動（スイッチングノイズ）’に４７ｔら丁ので、
他の段のす５回路へ上記スイッチングノイズかクロスト
ークして、これも誤動作の原因になる。
スタＱ目’ないしＱｔｎ’のベース、エミッタ間電圧、
言い換え為と、下段の工ｌＬ回路における電源ラインの
電圧変動（スイッチングノイズ）’に４７ｔら丁ので、
他の段のす５回路へ上記スイッチングノイズかクロスト
ークして、これも誤動作の原因になる。
この発明の目的は、多段（スタックド）構成の１意り回
路におけるインジェクタ電流の定電流化ケ図った半導体
集積回路を提供することにある。
路におけるインジェクタ電流の定電流化ケ図った半導体
集積回路を提供することにある。
この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。
になるであろう。
第３図には、この発明の要部一実施例の回路図が示され
ている。
ている。
定ｖＩＬ流（インジェクタ）トランジスタＱ■ないしＱ
ｘｎと、スイッチングトランジスタＱ１ないしＱｘｎと
により、第１段目のＩ”Ｌ回路か構成されている。また
、定ｔｉトランジスタＱｌｌｌ’ ないしＱ＋ｎ’及
びスイッチングトランジスタＱ、１′ ないしＱｓｎ
’によシ、上記同様に第２段目の工１１Ｌ回路が構成さ
れている。特に制限されないが、この実ｍ例では、工２
Ｌ回路か上記第１段、第２段の２段構成に直列形態とさ
れている。すなわち、第１段目の工２Ｌ回路における正
の電源ライン（ｐｎｐ）ランジスタＱ、ｔｔないしＱｔ
ｎのエミッタ）には、定を流源から定電光重◎３が供ｉ
＠されている。また、このＷＪ１段目の工２Ｌ回路にお
ける負の電源ライン（ｐｎｐトランジスタＱＪｌないし
ＧＬｔｎのベース及びｎｐｎ）ランジスタＱｌｌｌな艷
しＱ１０のエミッタ）は、上記第２段目の工２Ｌ回路に
おける正の電源ライン（ｐｎｐ）ランジスタＧＬｔｔ’
ないしＱｔｎ’ のエミッタ）に接続されている。そし
て、この第２段目の工” ＬＩＩｇＩＮにおける上記同
イ求な負の電源ラインは、接地されている。
ｘｎと、スイッチングトランジスタＱ１ないしＱｘｎと
により、第１段目のＩ”Ｌ回路か構成されている。また
、定ｔｉトランジスタＱｌｌｌ’ ないしＱ＋ｎ’及
びスイッチングトランジスタＱ、１′ ないしＱｓｎ
’によシ、上記同様に第２段目の工１１Ｌ回路が構成さ
れている。特に制限されないが、この実ｍ例では、工２
Ｌ回路か上記第１段、第２段の２段構成に直列形態とさ
れている。すなわち、第１段目の工２Ｌ回路における正
の電源ライン（ｐｎｐ）ランジスタＱ、ｔｔないしＱｔ
ｎのエミッタ）には、定を流源から定電光重◎３が供ｉ
＠されている。また、このＷＪ１段目の工２Ｌ回路にお
ける負の電源ライン（ｐｎｐトランジスタＱＪｌないし
ＧＬｔｎのベース及びｎｐｎ）ランジスタＱｌｌｌな艷
しＱ１０のエミッタ）は、上記第２段目の工２Ｌ回路に
おける正の電源ライン（ｐｎｐ）ランジスタＧＬｔｔ’
ないしＱｔｎ’ のエミッタ）に接続されている。そし
て、この第２段目の工” ＬＩＩｇＩＮにおける上記同
イ求な負の電源ラインは、接地されている。
上記第１段目の工２Ｌ回路のよ５に、その負側電源ライ
ンに曲成の工２Ｌ回路か設けらｎるものの入力インター
フェイス、丁なわら、リニア回路からの出力信号？受け
て、上記Ｉ”５回路の人力１６号を形成するインターフ
ェイスとして、次の回路が用いられる。
ンに曲成の工２Ｌ回路か設けらｎるものの入力インター
フェイス、丁なわら、リニア回路からの出力信号？受け
て、上記Ｉ”５回路の人力１６号を形成するインターフ
ェイスとして、次の回路が用いられる。
この実施例では、上方入力インターフエイス回路工Ｎ１
として、ｐｎｐ差動回路が用いられている。
として、ｐｎｐ差動回路が用いられている。
丁なわち、差動Ｐ”り）ランジスタＱｔ 、Ｑ重の共
通エミッタには、定電流源が設けられ、定゛亀光重・１
か供給される。そして、そのコレクタにはダイオード又
はダイオード形態のトランジスタとトランジスタＱ４と
で購成さ１ｔｆｃ亀流ミラ一回路か設けられ、十のｍ流
出力によル上記スイッチングトランジスタＱ目のオン／
オフが制御さＴＬる。
通エミッタには、定電流源が設けられ、定゛亀光重・１
か供給される。そして、そのコレクタにはダイオード又
はダイオード形態のトランジスタとトランジスタＱ４と
で購成さ１ｔｆｃ亀流ミラ一回路か設けられ、十のｍ流
出力によル上記スイッチングトランジスタＱ目のオン／
オフが制御さＴＬる。
そして、上記１流ミラー回路の負側の電源ライン、言い
換えると、トランジスタｑｓ＋Ｑ４のエミッタは、その
段の工２Ｌ回路の負側電源ラインと共通化されている。
換えると、トランジスタｑｓ＋Ｑ４のエミッタは、その
段の工２Ｌ回路の負側電源ラインと共通化されている。
なお、上記差動トランジスタＱｔ 、Ｑｉのベースに
は、リニア回路からの出力信号か印加ぢれている。
は、リニア回路からの出力信号か印加ぢれている。
また、下段（第２段）の工！ＬｔｇＪ路についても人カ
インターフエイス回路ＩＮ２に通して、リニア回路から
の１ａ号が伝えられている。この下段の工２Ｌ回路のよ
うに、その負側亀諒ラインが接地さｎているものについ
ては、前述のような入力インターフェイス回路ＩＮ２に
おけるスイッチング動作か他殺のインジェクタ電流に影
響才与えないので、従来と同様な回路が用いられている
。なお、上段側における入力インターフエイス回路工Ｎ
１と同様な回路會用するものであってもよい。
インターフエイス回路ＩＮ２に通して、リニア回路から
の１ａ号が伝えられている。この下段の工２Ｌ回路のよ
うに、その負側亀諒ラインが接地さｎているものについ
ては、前述のような入力インターフェイス回路ＩＮ２に
おけるスイッチング動作か他殺のインジェクタ電流に影
響才与えないので、従来と同様な回路が用いられている
。なお、上段側における入力インターフエイス回路工Ｎ
１と同様な回路會用するものであってもよい。
この実施例においては、入力インターフエイス回路工Ｎ
１の負側の電源ラインと、対応するＩ”Ｌ回路の負側の
電源ラインとが共通化されているため、上記入力インタ
ーフェイス回路Ｉｏｔの定を光重・監か、差動トランジ
スタＱｔ 、Ｑｘのオン／オフに無関係に、上記共通
電源ラインに流れ込むものとなる。したがって、下段側
の工２Ｌ回路のインジェクタを流は、上記定ｗＬ光重ｏ
１と上段側のインジェクタ電流工ｏ２とｔ加えた定電流
（工０１＋工ＯＸ）にすることができる。これにより、
入力インターフェイス回路ＩＮ、のスイッチングノイズ
も生じることなく、第１．第２段の１１５回路の双方共
安定に動作させることができる。
１の負側の電源ラインと、対応するＩ”Ｌ回路の負側の
電源ラインとが共通化されているため、上記入力インタ
ーフェイス回路Ｉｏｔの定を光重・監か、差動トランジ
スタＱｔ 、Ｑｘのオン／オフに無関係に、上記共通
電源ラインに流れ込むものとなる。したがって、下段側
の工２Ｌ回路のインジェクタを流は、上記定ｗＬ光重ｏ
１と上段側のインジェクタ電流工ｏ２とｔ加えた定電流
（工０１＋工ＯＸ）にすることができる。これにより、
入力インターフェイス回路ＩＮ、のスイッチングノイズ
も生じることなく、第１．第２段の１１５回路の双方共
安定に動作させることができる。
第４図には、この発明の他の要部一実施例回路か設けら
れている。
れている。
この実施例では、上記同様な２段構成の工２Ｌ回路にお
いて、上段側の１１５回路の入力インターフェイス回路
として、ｎｐｎ差動トランジスタ回路が用いられている
。丁なわち、差動トランジスタＱｔ’ ＋ Ｑｓ’の共
通エミッタに、定電流工ｏｔｋ流子定を流源か設けられ
、そのコレクタには、ｐｎｐトランジスタＱｓ’ ＋
Ｑ４’による電流ミラー回路か設けられている。そして
、この１１ Ｋ ミラー回路の正側の電源ライン、言い
換えると、トランジスタＱｓ’ ＋ Ｑ＜’のエミッタ
は、対応する工２Ｌ 回路の正側の［源ラインと共通化
されている。
いて、上段側の１１５回路の入力インターフェイス回路
として、ｎｐｎ差動トランジスタ回路が用いられている
。丁なわち、差動トランジスタＱｔ’ ＋ Ｑｓ’の共
通エミッタに、定電流工ｏｔｋ流子定を流源か設けられ
、そのコレクタには、ｐｎｐトランジスタＱｓ’ ＋
Ｑ４’による電流ミラー回路か設けられている。そして
、この１１ Ｋ ミラー回路の正側の電源ライン、言い
換えると、トランジスタＱｓ’ ＋ Ｑ＜’のエミッタ
は、対応する工２Ｌ 回路の正側の［源ラインと共通化
されている。
この実施例では、インターフェイス回路ＩＮ、＆Ｃよっ
て正側の電源ラインから、差動トランジスタＱａｔ’
＋ Ｑｓ’のオン／オフに無関係に一定電光重ｏ３を流
子ものとなる。したかって、上段側の工２Ｌ回路η、イ
ンジェクタＩｌ流は、定ＩＩ流差（工ｏ８−工ａｔ）と
なる。そして、この電流（工０２−工◎Ｉ）が下段側の
工２Ｌ回路のインジェクタ電流として用いられる。
て正側の電源ラインから、差動トランジスタＱａｔ’
＋ Ｑｓ’のオン／オフに無関係に一定電光重ｏ３を流
子ものとなる。したかって、上段側の工２Ｌ回路η、イ
ンジェクタＩｌ流は、定ＩＩ流差（工ｏ８−工ａｔ）と
なる。そして、この電流（工０２−工◎Ｉ）が下段側の
工２Ｌ回路のインジェクタ電流として用いられる。
したかつて、入力インターフェイス回路ＩＮ、のスイッ
チング動作に無関係に、上、下段の１１５回路のインジ
ェクタを流を一定にすることかできる。
チング動作に無関係に、上、下段の１１５回路のインジ
ェクタを流を一定にすることかできる。
このため、両Ｉ”Ｌ回路を安定に動作させることかでき
、インターフェイス回路ＩＮ、におけるスイッチングノ
イズも生じない。
、インターフェイス回路ＩＮ、におけるスイッチングノ
イズも生じない。
この発明は、前記実施例に限定されない。
入力インターフェイス回路ＩＮ、における差動トランジ
スタＱｔ、Ｑ、＊及びＱ＋ｔ’ 、Ｑｘ”のコレクタ負
荷手段に、単に抵抗を用いるものとしてもよい。
スタＱｔ、Ｑ、＊及びＱ＋ｔ’ 、Ｑｘ”のコレクタ負
荷手段に、単に抵抗を用いるものとしてもよい。
また、工２Ｌ回路の多段構成は、３段以上にするものと
して−もよい。この場合、最下段を除く各段の工２Ｌ回
路における入力インターフェイス回路として、前記実施
例のインターフェイス回路１町と同様な回路が用いられ
る。
して−もよい。この場合、最下段を除く各段の工２Ｌ回
路における入力インターフェイス回路として、前記実施
例のインターフェイス回路１町と同様な回路が用いられ
る。
なお、上、下段のインジェクタ電流ｒ等しくさせる場合
には、人力インターフェイス回路の定電流に相当する定
ＷＬＩＬ工ｏｔｋ加算又は減算する電流バイパス回路を
追加丁ればよい。
には、人力インターフェイス回路の定電流に相当する定
ＷＬＩＬ工ｏｔｋ加算又は減算する電流バイパス回路を
追加丁ればよい。
第１図は、公知の工２Ｌゲートの回路図、第２図は、こ
の発明に先立って考えられたスタックド構成の工２Ｌ回
路の回路図、 第３図及び第４図は、それぞれこの発明の要部一実施例
を示す回路図でるる。 第 １ 図 第 ３ 図 第 ４ 図
の発明に先立って考えられたスタックド構成の工２Ｌ回
路の回路図、 第３図及び第４図は、それぞれこの発明の要部一実施例
を示す回路図でるる。 第 １ 図 第 ３ 図 第 ４ 図
Claims (1)
- リニア回路からの人力信号ｒ受け、その共通エミッタに
定電ｔＭ、源が設けられた差動トランジスタ回路と、こ
の差動トランジスタ回路からの出力信号ｒ受けて動作し
、その負側のｍｓラインに直列形態の第２の工２Ｌ回路
が設けられた第１の工３１１回路とｒ含み、上記差動ト
ランジスタ回路のコレクタ側電源ラインと、これに対応
する上記第１の工２Ｌ回路のｗＬ源シラインｔ共通化し
たことに特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9311282A JPS58210722A (ja) | 1982-06-02 | 1982-06-02 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9311282A JPS58210722A (ja) | 1982-06-02 | 1982-06-02 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58210722A true JPS58210722A (ja) | 1983-12-08 |
Family
ID=14073436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9311282A Pending JPS58210722A (ja) | 1982-06-02 | 1982-06-02 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58210722A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1184986A1 (en) * | 2000-08-25 | 2002-03-06 | Agere Systems Guardian Corporation | LVDS circuits connected in series for the supply current |
-
1982
- 1982-06-02 JP JP9311282A patent/JPS58210722A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1184986A1 (en) * | 2000-08-25 | 2002-03-06 | Agere Systems Guardian Corporation | LVDS circuits connected in series for the supply current |
| US6552581B1 (en) | 2000-08-25 | 2003-04-22 | Agere Systems Inc. | Current recycling circuit and a method of current recycling |
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