JPS60247733A - 論理演算回路 - Google Patents
論理演算回路Info
- Publication number
- JPS60247733A JPS60247733A JP59105116A JP10511684A JPS60247733A JP S60247733 A JPS60247733 A JP S60247733A JP 59105116 A JP59105116 A JP 59105116A JP 10511684 A JP10511684 A JP 10511684A JP S60247733 A JPS60247733 A JP S60247733A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- exclusive
- differential amplifier
- carry
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
- G06F2207/4802—Special implementations
- G06F2207/4806—Cascode or current mode logic
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、論理演算回路に関するもので、特に高速の
乗算器等に使用される。
乗算器等に使用される。
全加算回路として、従来第６図に示す回路がある。この
回路は、入力端子１１．１２に入力信号Ａ、Ｂが与えら
れ、端子１３．１４に前段からのキャリー人力Ｃ２でが
与えられる。和出力ｓＨ、トランジスタ３３のエミッタ
から導出され、キャリー出力Ｃ８は、トランジスタ５３
のエミッタから導出される。この全加算回路において、
トランジスタ１７〜３３で構成される回路ブロックは、
和出力Ｓ又は百を得る演算部゛であシ、トランジスタ４
１〜５３で構成される回路ブロックは、キャリー出力Ｃ
８，で。を得る回路ブロックである。また、ＶＣＣは電
源電圧、ｖｌ。
回路は、入力端子１１．１２に入力信号Ａ、Ｂが与えら
れ、端子１３．１４に前段からのキャリー人力Ｃ２でが
与えられる。和出力ｓＨ、トランジスタ３３のエミッタ
から導出され、キャリー出力Ｃ８は、トランジスタ５３
のエミッタから導出される。この全加算回路において、
トランジスタ１７〜３３で構成される回路ブロックは、
和出力Ｓ又は百を得る演算部゛であシ、トランジスタ４
１〜５３で構成される回路ブロックは、キャリー出力Ｃ
８，で。を得る回路ブロックである。また、ＶＣＣは電
源電圧、ｖｌ。
■ｚ ｒ ｖｃｓ ｌ ＶＩＥはそれぞれ異なる値の基
準電圧である。
準電圧である。
次に、簡単に動作を説明する。今、入力信号Ａ、Ｂが、
Ａ＝１ 、Ｂ＝１、キャリー人力がＣ＝０゜て−１であ
るものとする。この場合は、トランジスタ１７．１Ｂ、
２０．２５のコレクターエミッタ電流系路に電流が流れ
、トランジスタ３２はオン、トラン・クスタ３３はオフ
である。従って和出力Ｓ−〇となる。一方、キャリー演
！Ｉ（ＦＩＱでは、トランジスタ４１．４２．４４のコ
レクタ・エミッタ電流系路に電流が流れ、トランジスタ
５２はオフ、トランジスタ５３はオンする。従って、キ
ャリー出力Ｃ＝１となる。
Ａ＝１ 、Ｂ＝１、キャリー人力がＣ＝０゜て−１であ
るものとする。この場合は、トランジスタ１７．１Ｂ、
２０．２５のコレクターエミッタ電流系路に電流が流れ
、トランジスタ３２はオン、トラン・クスタ３３はオフ
である。従って和出力Ｓ−〇となる。一方、キャリー演
！Ｉ（ＦＩＱでは、トランジスタ４１．４２．４４のコ
レクタ・エミッタ電流系路に電流が流れ、トランジスタ
５２はオフ、トランジスタ５３はオンする。従って、キ
ャリー出力Ｃ＝１となる。
上記従来の論理演算回路によると、和出力を得るための
回路ブロックと、キャリー出力を得るだめの回路ブロッ
クとが独立した回路構成である。このため、素子数が多
く、集積回路化するには不向きであるという問題がおる
。更にまた、和出力を得るための回路ブロックと、キャ
リー出力を得るだめの回路ブロックとで別々の定電流源
（トランジスタ７Ｆ、（４）を要し、消費電力も大きい
という問題がある。
回路ブロックと、キャリー出力を得るだめの回路ブロッ
クとが独立した回路構成である。このため、素子数が多
く、集積回路化するには不向きであるという問題がおる
。更にまた、和出力を得るための回路ブロックと、キャ
リー出力を得るだめの回路ブロックとで別々の定電流源
（トランジスタ７Ｆ、（４）を要し、消費電力も大きい
という問題がある。
この発明は上記の事情に対処すべくなされたもので、素
子数が少なくて済み集積回路化に好適であり、また消費
電力も低減し得る論理演算回路を提供することを目的と
する。
子数が少なくて済み集積回路化に好適であり、また消費
電力も低減し得る論理演算回路を提供することを目的と
する。
この発明は、後述する全加算器の真理値表・とイクスク
ルーシブオア回路の出力とがある特定の関係にあること
を利用して、イクスクルーシプオア回路８１、和出力用
スイッチ回路８２、キャリー出力用スイッチ回路８３（
第１図参照）により、上記目的を達成するものである。
ルーシブオア回路の出力とがある特定の関係にあること
を利用して、イクスクルーシプオア回路８１、和出力用
スイッチ回路８２、キャリー出力用スイッチ回路８３（
第１図参照）により、上記目的を達成するものである。
以下この発明の実施例を図面を参照して説明する。
第１図はこの発明の基本となる実施例であシ、この論理
演算回路は、イクスクルーシプオア回路８１の出力と、
第１．第２の入力信号Ａ、Ｂキャリー人力Ｃ１和出力Ｑ
ｓ、キャリー出力Ｑｃが特殊の関係にあることを利用し
て構成されたものである。この論理演算回路は、下記の
真理値表に基づく全加算器として動作する。
演算回路は、イクスクルーシプオア回路８１の出力と、
第１．第２の入力信号Ａ、Ｂキャリー人力Ｃ１和出力Ｑ
ｓ、キャリー出力Ｑｃが特殊の関係にあることを利用し
て構成されたものである。この論理演算回路は、下記の
真理値表に基づく全加算器として動作する。
上記の真理値表を着目すればわかるように、入力信号Ａ
、Ｈの排他的論理和出力ＡθＢが「０」となる場合は、
和出力Ｑｓはキャリー人力Ｃと同じであり、Ａ■Ｂが「
１」となる場合はＱｓはキャリー人力を反転した信号で
である。
、Ｈの排他的論理和出力ＡθＢが「０」となる場合は、
和出力Ｑｓはキャリー人力Ｃと同じであり、Ａ■Ｂが「
１」となる場合はＱｓはキャリー人力を反転した信号で
である。
次に、入力信号Ａ、Ｈの排他的論理和出力Ａ■Ｂが「０
」となる場合は、キャリー出力Ｑｃは入力信号Ａと同じ
であシ、Ａ■Ｂが「１」となる場合は、キャリー人力Ｃ
と同じである。
」となる場合は、キャリー出力Ｑｃは入力信号Ａと同じ
であシ、Ａ■Ｂが「１」となる場合は、キャリー人力Ｃ
と同じである。
第１図において、イクスクルーシプオア回路８ノには、
端子６８．６４を介して第１．第２の入力信号Ａ、Ｂが
与えられ、その排他的論理和出力Ａ■Ｂは、和出力用ス
イッチ回路８２のスイッチドライブ端子、キャリー出力
用スイッチ回路８３のスイッチドライブ端子に与えられ
る。和出力用スイッチ回路８２は、Ａ■Ｂ＝１のとき端
子８２ａ、８２ｃ間が導通し、端子６２からのキャリー
人力Ｃをインバータ８２ｄで反転したものを和出力Ｑｓ
として導出する。
端子６８．６４を介して第１．第２の入力信号Ａ、Ｂが
与えられ、その排他的論理和出力Ａ■Ｂは、和出力用ス
イッチ回路８２のスイッチドライブ端子、キャリー出力
用スイッチ回路８３のスイッチドライブ端子に与えられ
る。和出力用スイッチ回路８２は、Ａ■Ｂ＝１のとき端
子８２ａ、８２ｃ間が導通し、端子６２からのキャリー
人力Ｃをインバータ８２ｄで反転したものを和出力Ｑｓ
として導出する。
またＡ■Ｂ＝０のときは、端子８２ｂ、８２ｃ間が導通
し、キャリー人力Ｃと同じ信号を和出力Ｑｌ＋として導
出する。次に、キャリー出力・用スイッチ回路８３は、
Ａ■Ｂ＝１のとき端子８３ｈ、８３ｃが導通し、キャリ
ー人力Ｃをキャリー出力Ｑｃとして導出する。またＡ■
Ｂ＝００ときは端子８３ｂ 、８３ｃが導通し、入力信
号Ａをキャリー出力Ｑｅとして導出する。また和出力用
スイッチ回路８２、キャリー出力用スイッチ回路８３は
、イクスクルーシブオア回路８１に対して、第１．第２
の電源ライン６１ａ。
し、キャリー人力Ｃと同じ信号を和出力Ｑｌ＋として導
出する。次に、キャリー出力・用スイッチ回路８３は、
Ａ■Ｂ＝１のとき端子８３ｈ、８３ｃが導通し、キャリ
ー人力Ｃをキャリー出力Ｑｃとして導出する。またＡ■
Ｂ＝００ときは端子８３ｂ 、８３ｃが導通し、入力信
号Ａをキャリー出力Ｑｅとして導出する。また和出力用
スイッチ回路８２、キャリー出力用スイッチ回路８３は
、イクスクルーシブオア回路８１に対して、第１．第２
の電源ライン６１ａ。
６１ｂ間に積み上げるように配置されている。
上記の回路構成によって、先の真理値表を満足する全加
算器が得られる。
算器が得られる。
第２図は、イクスクルーシプオア回路８１の構成例であ
シ、トランジスタＱ、？、ＱＪ、Ｑ４゜Ｑ７．ＱＢ、Ｑ
ｌｌによシニ重平衡型差動増幅回路を構成している。Ｖ
、１．Ｖ、、はバイアス電源又は、入力信号Ｂ、Ａの各
反転入力である。このイクスクルーシブオア回路によれ
ば、入力信号Ａ、Ｈの排他的論理和出力Ａ■Ｂとその反
転出力１の１を得ることができる。
シ、トランジスタＱ、？、ＱＪ、Ｑ４゜Ｑ７．ＱＢ、Ｑ
ｌｌによシニ重平衡型差動増幅回路を構成している。Ｖ
、１．Ｖ、、はバイアス電源又は、入力信号Ｂ、Ａの各
反転入力である。このイクスクルーシブオア回路によれ
ば、入力信号Ａ、Ｈの排他的論理和出力Ａ■Ｂとその反
転出力１の１を得ることができる。
第３図は、和出力用スイッチ回路８２の部分を詳しく示
している。トランジスタＱ１２゜Ｑ１３は第１の差動増
幅回路、トランジスタＱ１４．Ｑ１５は第２の差動増幅
回路を構成し並列に設けられている。Ｖｌ、はバイアス
電源又はキャリー人力Ｃの反転した信号である。第１゜
第２の差動増幅器の各ドライブ端子には、イクスクルー
シブオア回路８１からの互いに逆極性の演算出力がそれ
ぞれ与えられる。そして、キャリー人力Ｃは、トランジ
スタＱ１２．Ｑ１５の制御端子に与えられる。そしてト
ランジスタＱ１２．Ｑ１４のコレクタは、共通に抵抗７
４を介して電源ライン６１に接続され、トランジスタＱ
Ｚ Ｊ 、 Ｑｌ ５のコレクタは、共通に抵抗７５を
介して電源ライン６１に接続される。これによって、抵
抗７４．７５の端子からはそれぞれ入力信号Ａ、Ｈの和
出力Ｑｓとその反転出力頁Ｓが得られる。
している。トランジスタＱ１２゜Ｑ１３は第１の差動増
幅回路、トランジスタＱ１４．Ｑ１５は第２の差動増幅
回路を構成し並列に設けられている。Ｖｌ、はバイアス
電源又はキャリー人力Ｃの反転した信号である。第１゜
第２の差動増幅器の各ドライブ端子には、イクスクルー
シブオア回路８１からの互いに逆極性の演算出力がそれ
ぞれ与えられる。そして、キャリー人力Ｃは、トランジ
スタＱ１２．Ｑ１５の制御端子に与えられる。そしてト
ランジスタＱ１２．Ｑ１４のコレクタは、共通に抵抗７
４を介して電源ライン６１に接続され、トランジスタＱ
Ｚ Ｊ 、 Ｑｌ ５のコレクタは、共通に抵抗７５を
介して電源ライン６１に接続される。これによって、抵
抗７４．７５の端子からはそれぞれ入力信号Ａ、Ｈの和
出力Ｑｓとその反転出力頁Ｓが得られる。
第４図は、キャリー出力用スイッチ８３の部分を詳しく
示している。トランジスタＱ１６゜Ｑｌ７は第３の差動
増幅回路、トランジスタＱｌＢ、Ｑ１９は第４の差動増
幅回路を構成し、並列に設けられている。Ｖｌ４．Ｖｌ
、はバイアス電源又はそれぞれキャリー人力の反転され
たものと入力信号Ａの反転されたものである。第３゜第
４の差動増幅器の各ドライブ端子には、イクスクルーシ
ブオア回路８１からの互いに逆極性の演算出力がそれぞ
れ与えられている。そしてキャリー人力Ｃは、第３の差
動増幅回路のトランジスタＱ１６の制御端子に与えられ
、また入力信号Ａは、第４の差動増幅回路のトランジス
タＱ１Ｂの制御端子に与えられる。そして、トランジス
タＱ１６．Ｑ１Ｂのコレクタは共通に抵抗７６を介して
電源ライン６１に接続され、トランジスタＱ１７．Ｑ１
９のコレクタは共通に抵抗７７を介して電源ライン６ノ
に接続される。これによって、抵抗７７．７６の端子か
らは、それぞれキャリー出力Ｑｃとその反転出力すＣが
得られる。
示している。トランジスタＱ１６゜Ｑｌ７は第３の差動
増幅回路、トランジスタＱｌＢ、Ｑ１９は第４の差動増
幅回路を構成し、並列に設けられている。Ｖｌ４．Ｖｌ
、はバイアス電源又はそれぞれキャリー人力の反転され
たものと入力信号Ａの反転されたものである。第３゜第
４の差動増幅器の各ドライブ端子には、イクスクルーシ
ブオア回路８１からの互いに逆極性の演算出力がそれぞ
れ与えられている。そしてキャリー人力Ｃは、第３の差
動増幅回路のトランジスタＱ１６の制御端子に与えられ
、また入力信号Ａは、第４の差動増幅回路のトランジス
タＱ１Ｂの制御端子に与えられる。そして、トランジス
タＱ１６．Ｑ１Ｂのコレクタは共通に抵抗７６を介して
電源ライン６１に接続され、トランジスタＱ１７．Ｑ１
９のコレクタは共通に抵抗７７を介して電源ライン６ノ
に接続される。これによって、抵抗７７．７６の端子か
らは、それぞれキャリー出力Ｑｃとその反転出力すＣが
得られる。
第５図は、第２図乃至第４図の回路を具体的に組み合わ
せて詳細に示している。従って、各図にて同一部分には
同符号を付している。この回路構成は、イクスクルーシ
ブオア回路ｒ対して、和出力用スイッチ回路とキャリー
出力用スイッチ回路を並列に積み重ねた構成である。つ
まシ、第１の基準電位としてのアースライン６１ｂと第
２の基準電位としての電源ライン６７Ｌ間にイクスクル
ーシブオア回路とスイッチ回路の論理演算電流路が直列
に形成される。従って、この回路の動作電流としては、
トランジスタＱ１とトランジスタＱ２１又はＱ２３の２
つの素子によって制限される仕組となっている。よって
、消費電流量は、従来に比べて格段と少ない。もちろん
、゛従来に比べて素子数も少なくてよい。これは、先に
示した真理値表で説明したように、イクスクルーシブオ
ア回路の排他的論理和出力と、入力信号、キャリー人力
等の関係が特殊の関係にあることを見い出したことによ
る。
せて詳細に示している。従って、各図にて同一部分には
同符号を付している。この回路構成は、イクスクルーシ
ブオア回路ｒ対して、和出力用スイッチ回路とキャリー
出力用スイッチ回路を並列に積み重ねた構成である。つ
まシ、第１の基準電位としてのアースライン６１ｂと第
２の基準電位としての電源ライン６７Ｌ間にイクスクル
ーシブオア回路とスイッチ回路の論理演算電流路が直列
に形成される。従って、この回路の動作電流としては、
トランジスタＱ１とトランジスタＱ２１又はＱ２３の２
つの素子によって制限される仕組となっている。よって
、消費電流量は、従来に比べて格段と少ない。もちろん
、゛従来に比べて素子数も少なくてよい。これは、先に
示した真理値表で説明したように、イクスクルーシブオ
ア回路の排他的論理和出力と、入力信号、キャリー人力
等の関係が特殊の関係にあることを見い出したことによ
る。
今、確認のために、第５図の回路の動作を説明する。Ａ
＝ｌ 、 １３＝ｌ 、 Ｃ＝０の場合、次のトランジ
スタに動作電流が流れる。トランジスタＱ２０．Ｑ２１
、トランジスタＱ７ 、 Ｑ２ 。
＝ｌ 、 １３＝ｌ 、 Ｃ＝０の場合、次のトランジ
スタに動作電流が流れる。トランジスタＱ２０．Ｑ２１
、トランジスタＱ７ 、 Ｑ２ 。
Ｑ４．Ｑ５．Ｑｌ４．従って和出力ＱａはＯである。ま
たトランジスタＱ５．Ｑノロの糸路にも動作電流が流れ
、トランジスタＱ１７はオフである。よって、キャリー
出力Ｑｃは１であυ、真理値表を満足する。
たトランジスタＱ５．Ｑノロの糸路にも動作電流が流れ
、トランジスタＱ１７はオフである。よって、キャリー
出力Ｑｃは１であυ、真理値表を満足する。
上述したように、この発明は、イクスクルーシブオア回
路の出力を利用することによって、高速で、素子数の少
ない論理演算回路を得ることができる。また、消費電力
も少なく、集積回路に適した回路を得ることができる。
路の出力を利用することによって、高速で、素子数の少
ない論理演算回路を得ることができる。また、消費電力
も少なく、集積回路に適した回路を得ることができる。
第１図はこの発明の基本的一実施例を示すブロック図、
第２図、第３図、第４図はそれぞれ第１図のブロックを
部分的に詳しく示す回路図、第５図はこの発明の一実施
例を具体的に示す回路図、Ｍ６図は従来の全加算器を示
す回路図である。 Ｑ１〜Ｑ２３・・・トランジスタ、８ノ・・・イクスク
ルーシプオア回路、８２・・・和出力用スイッチ回路、
キャリー出力用スイッチ回路。
第２図、第３図、第４図はそれぞれ第１図のブロックを
部分的に詳しく示す回路図、第５図はこの発明の一実施
例を具体的に示す回路図、Ｍ６図は従来の全加算器を示
す回路図である。 Ｑ１〜Ｑ２３・・・トランジスタ、８ノ・・・イクスク
ルーシプオア回路、８２・・・和出力用スイッチ回路、
キャリー出力用スイッチ回路。
Claims (5)
- （１）第１．第２の入力信号の排他的論理和出力を得る
イクスクルーシブオア回路と、前記イクスクルーシブオ
ア回路からの排他的論理和出力が制御端子に与えられ、
この排他的論理和出力が「０」の場合キャリー人力の非
反転信号を導出しｒｌＪの場合キャリー人力の反転信号
を導出しこれを和出力とする和出力用スイッチ回路と、 同じく前記イクスクルーシプオア回路の排他的論理和出
力が制御端子に与えられ、前記排他的論理和出力が「０
」の場合前記第１の信号を導出し「１」の場合前記キャ
リー人力を導出してこれをキャリー出力とするキ々リー
出力用スイッチ回路とを具備したことを・特徴とする論
理演算回路。 - （２）前記イクスクルーシブオア回路は、前記排他的論
理和出力とその反転出力を得、第１の定電流源で駆動さ
れる二重平衡型差動増幅回路で構成され、前記和出力用
スイッチ回路は、前記排他的論理和出力とその反転出力
をそれぞれ定電流源側とする１組の差動増幅回路で構成
され、よって前記イクスクルーシブオア回路と和出力用
スイッチ回路は第１．第２の電源間に積み上げられた形
で配置されたことを特徴とする特許請求の範囲第１項記
載の論理演算回路。 - （３）前記イクスクルーシブオア回路は、二重平衡型の
差動増幅回路で構成され、１段目とこれの上段の差動増
幅部にそれぞれ前記第１．第２の入力信号が与えられ、
その第１の出力として排他的論理和出力、第２の出力と
して前記排他的論理和出力を反転した出力を得る回路で
成り、 前記和出力用スイッチ回路は、第１．第２の差動増幅回
路が並列され、この第１．第２の差動増幅回路の各電流
源側のスイッチドライブ端子には、それぞれ前記イクス
クルーシプオア回路の第１．第２の出力が与えられ、前
記第１゜第２の差動増幅回路の少なくとも各一方の制御
端子に前記キャリー人力が与えられ、かつ、前記第１．
第２の差動増幅回路を構成する複数のトランジスタのう
ち、ベース入力が共通しないトランジスタの出力端子同
士を共通にしてこれよシ和出力を得る回路であることを
特徴とする特許請求の範囲第２項記載の論理演算回路。 - （４） 前記イクスクルーシブオア回路は、前記排他的
論理和出力とその反転出力を得、第１の定電流源で駆動
される二重平衡型差動増幅回路で構成され、前記キャリ
ー出力用スイッチ回路は、前記排他的論理和出力とその
反転出力をそれぞれ定電流源側とする１組の差動増幅回
路で構成され、よって前記イクスクルーシブオア回路と
キャリー出力用スイッチ回路は第１．第２の電源間に積
み上げた形で配置されたことを特徴とする特許請求の範
囲第１項記載の論理演算回路。 - （５）前記イクスクルーシブオア回路は、二重平衡型の
差動増幅回路で構成され、１段目とこれの上段の差動増
幅部にそれぞれ前記第１．第２の入力信号が与えられ、
その第１の出力として排他的論理和出力、第２の出力と
して前記排他的論理和出力を反転した出力を得る回路で
成シ、 前記キャリー出力用スイッチ回路は、第３゜第４の差動
増幅回路が並列され、この第３．第４の差動増幅回路の
各電流源側のスイッチドライブ端子には、それぞれ前記
イクスクルーシブオア回路の第１．第２の出力が与えら
れ、前記第３．第４の差動増幅回路の少なくとも各一方
の制御端子にはそれぞれ前記第１の入力信号とキャリー
人力が与えられ、かつ前記第３の差動増幅回路の前記第
１の入力信号が与えられる側のトランジスタ出力端子と
、前記第４の差動増幅回路の前記キャリー人力が与えら
れるトランジスタと相補関係のトランジスタ出力端子と
を共通にしてとれよシキャリー出力を得る回路であるこ
とを特徴とする特許請求の範囲第４項記載の論理演算回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105116A JPS60247733A (ja) | 1984-05-24 | 1984-05-24 | 論理演算回路 |
| US06/734,078 US4718035A (en) | 1984-05-24 | 1985-05-15 | Logic operation circuit having an exclusive-OR circuit |
| EP85106409A EP0173799A3 (en) | 1984-05-24 | 1985-05-24 | Full adder circuit with sum and carry selection functions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105116A JPS60247733A (ja) | 1984-05-24 | 1984-05-24 | 論理演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60247733A true JPS60247733A (ja) | 1985-12-07 |
Family
ID=14398852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59105116A Pending JPS60247733A (ja) | 1984-05-24 | 1984-05-24 | 論理演算回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4718035A (ja) |
| EP (1) | EP0173799A3 (ja) |
| JP (1) | JPS60247733A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60247734A (ja) * | 1984-05-24 | 1985-12-07 | Toshiba Corp | 論理演算回路 |
| US4718034A (en) * | 1984-11-08 | 1988-01-05 | Data General Corporation | Carry-save propagate adder |
| US4831578A (en) * | 1985-11-25 | 1989-05-16 | Harris Semiconductor (Patents) Inc. | Binary adder |
| JP2607538B2 (ja) * | 1987-08-28 | 1997-05-07 | 株式会社日立製作所 | 加算回路 |
| US4918640A (en) * | 1988-02-05 | 1990-04-17 | Siemens Aktiengesellschaft | Adder cell having a sum part and a carry part |
| DE3829164C1 (ja) * | 1988-08-27 | 1989-08-10 | Ant Nachrichtentechnik Gmbh, 7150 Backnang, De | |
| US5192882A (en) * | 1989-05-30 | 1993-03-09 | Board Of Regents, The University Of Texas System | Synchronization circuit for parallel processing |
| WO1991013392A2 (en) * | 1990-02-12 | 1991-09-05 | Micron Technology, Inc. | Easily configurable fully differential fast logic circuit |
| US5175703A (en) * | 1991-04-29 | 1992-12-29 | Motorola, Inc. | High speed full adder and method |
| US5491653A (en) * | 1994-10-06 | 1996-02-13 | International Business Machines Corporation | Differential carry-save adder and multiplier |
| KR0176326B1 (ko) * | 1995-11-28 | 1999-04-01 | 김은영 | 배타적 오아/노아게이트 회로 |
| US7285986B2 (en) * | 2005-08-22 | 2007-10-23 | Micron Technology, Inc. | High speed, low power CMOS logic gate |
| US7557614B1 (en) | 2008-07-15 | 2009-07-07 | International Business Machines Corporation | Topology for a n-way XOR/XNOR circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5331927A (en) * | 1976-09-06 | 1978-03-25 | Nippon Telegr & Teleph Corp <Ntt> | Logical sum circuit |
| JPS5360129A (en) * | 1976-11-10 | 1978-05-30 | Nippon Telegr & Teleph Corp <Ntt> | Full adder circuit |
| JPS58114237A (ja) * | 1981-12-28 | 1983-07-07 | Matsushita Electric Ind Co Ltd | 全加算器 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3612847A (en) * | 1964-04-03 | 1971-10-12 | Saint Gobain | Electrical apparatus and method for adding binary numbers |
| US3519810A (en) * | 1967-02-14 | 1970-07-07 | Motorola Inc | Logic element (full adder) using transistor tree-like configuration |
| US3590230A (en) * | 1969-04-03 | 1971-06-29 | Bell Telephone Labor Inc | Full adder employing exclusive-nor circuitry |
| JPS4532992Y1 (ja) * | 1970-07-09 | 1970-12-16 | ||
| US4215418A (en) * | 1978-06-30 | 1980-07-29 | Trw Inc. | Integrated digital multiplier circuit using current mode logic |
| US4408134A (en) * | 1981-01-19 | 1983-10-04 | Advanced Micro Devices, Inc. | Unitary exclusive or-and logic circuit |
| JPS58211252A (ja) * | 1982-06-03 | 1983-12-08 | Toshiba Corp | 全加算器 |
| FR2528596A1 (fr) * | 1982-06-09 | 1983-12-16 | Labo Cent Telecommunicat | Cellule d'addition binaire a trois entrees a propagation rapide de la somme, realisee en circuit integre |
| EP0122946B1 (de) * | 1983-04-15 | 1987-09-09 | Deutsche ITT Industries GmbH | CMOS-Volladdierstufe |
| GB8324710D0 (en) * | 1983-09-15 | 1983-10-19 | Ferranti Plc | Bipolar transistor logic circuits |
| US4605871A (en) * | 1984-03-12 | 1986-08-12 | Amdahl Corporation | Inverter function logic gate |
-
1984
- 1984-05-24 JP JP59105116A patent/JPS60247733A/ja active Pending
-
1985
- 1985-05-15 US US06/734,078 patent/US4718035A/en not_active Expired - Lifetime
- 1985-05-24 EP EP85106409A patent/EP0173799A3/en not_active Withdrawn
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5331927A (en) * | 1976-09-06 | 1978-03-25 | Nippon Telegr & Teleph Corp <Ntt> | Logical sum circuit |
| JPS5360129A (en) * | 1976-11-10 | 1978-05-30 | Nippon Telegr & Teleph Corp <Ntt> | Full adder circuit |
| JPS58114237A (ja) * | 1981-12-28 | 1983-07-07 | Matsushita Electric Ind Co Ltd | 全加算器 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0173799A3 (en) | 1989-04-05 |
| US4718035A (en) | 1988-01-05 |
| EP0173799A2 (en) | 1986-03-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60247733A (ja) | 論理演算回路 | |
| CA1277722C (en) | Logic circuit | |
| US3887886A (en) | Balanced modulator circuit | |
| JP2621311B2 (ja) | ラッチ回路付きコンパレータ | |
| GB1367205A (en) | Ternary logic circuits | |
| US4435654A (en) | Output level adjustment means for low fanout ECL lacking emitter follower output | |
| JPS60247734A (ja) | 論理演算回路 | |
| US4740907A (en) | Full adder circuit using differential transistor pairs | |
| US5250860A (en) | Three-level cascode differential current switch | |
| JPS6017261B2 (ja) | デジタル−アナログ変換回路 | |
| JPH0328581Y2 (ja) | ||
| SU1621164A1 (ru) | Многофункциональный логический модуль | |
| JPH0571970B2 (ja) | ||
| JP3060494B2 (ja) | フリップフロップ | |
| JPS62176314A (ja) | 差動増幅回路 | |
| JP3128661B2 (ja) | 高分解能タイミング調整回路 | |
| US4034198A (en) | Multiple generating register | |
| JPH026684Y2 (ja) | ||
| JPH0618317B2 (ja) | フリツプフロツプ回路 | |
| JPS5879476A (ja) | 全波整流回路 | |
| JPS6340915Y2 (ja) | ||
| JPH0793567B2 (ja) | 電流切換型論理回路の定電流源制御用電源回路 | |
| JPH0332927B2 (ja) | ||
| JPH03102700A (ja) | バイポーラ技術の２相クロックシフトレジスタ | |
| JPS6330021A (ja) | 半導体論理回路 |