JPH0328581Y2 - - Google Patents
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- Publication number
- JPH0328581Y2 JPH0328581Y2 JP4657386U JP4657386U JPH0328581Y2 JP H0328581 Y2 JPH0328581 Y2 JP H0328581Y2 JP 4657386 U JP4657386 U JP 4657386U JP 4657386 U JP4657386 U JP 4657386U JP H0328581 Y2 JPH0328581 Y2 JP H0328581Y2
- Authority
- JP
- Japan
- Prior art keywords
- current mirror
- transistor
- mirror circuit
- circuit
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
【考案の詳細な説明】
〔考案の産業上の利用分野〕
本考案は、減電圧約0.9Vまで作動する低電圧
用であつて、複数の同位相の出力と逆位相の出力
を簡便な回路によつて出力し得る差動増幅回路に
関するものである。
用であつて、複数の同位相の出力と逆位相の出力
を簡便な回路によつて出力し得る差動増幅回路に
関するものである。
一般に、低電圧用の差動増幅回路は、第３図に
示すようにトランジスタＱ１，Ｑ２からなる差動
対と、電流源用トランジスタＱ７と、能動負荷回
路を形成するトランジスタＱ３，Ｑ４、及びＱ
５，Ｑ６からなる二つのカレント・ミラー回路か
ら形成され、二つのカレント・ミラー回路から得
られるミラー電流が夫々トランジスタＱ１１，Ｑ
１２からなるカレント・ミラー回路に供給される
ようになされ、トランジスタＱ４とＱ１２との接
続点を出力端子１２としている。
示すようにトランジスタＱ１，Ｑ２からなる差動
対と、電流源用トランジスタＱ７と、能動負荷回
路を形成するトランジスタＱ３，Ｑ４、及びＱ
５，Ｑ６からなる二つのカレント・ミラー回路か
ら形成され、二つのカレント・ミラー回路から得
られるミラー電流が夫々トランジスタＱ１１，Ｑ
１２からなるカレント・ミラー回路に供給される
ようになされ、トランジスタＱ４とＱ１２との接
続点を出力端子１２としている。
しかし、斯かる差動増幅回路は、1V以下の低
い電源電圧VCCで作動させようとすると、各素子
の電圧降下が大きく動作しない欠点がある。即
ち、トランジスタＱ１が動作状態にあるとき、ト
ランジスタＱ５には、そのベース・エミツタ間電
圧VBEによる約0.6Vの電圧降下があり、差動対の
トランジスタＱ１及び電流源用トランジスタＱ７
には、夫々飽和電圧VSにより約0.2Vの電圧降下
があり、その電圧降下の総和が、1.0Vに達する
為であり改善の余地がある。
い電源電圧VCCで作動させようとすると、各素子
の電圧降下が大きく動作しない欠点がある。即
ち、トランジスタＱ１が動作状態にあるとき、ト
ランジスタＱ５には、そのベース・エミツタ間電
圧VBEによる約0.6Vの電圧降下があり、差動対の
トランジスタＱ１及び電流源用トランジスタＱ７
には、夫々飽和電圧VSにより約0.2Vの電圧降下
があり、その電圧降下の総和が、1.0Vに達する
為であり改善の余地がある。
又、同相であつて反転した二種の出力を得よう
とする場合、二つの差動増幅回路を用いて、一方
の差動増幅回路には、その反転入力端子に信号を
加えて入力信号に対して逆相の出力を得、且つも
う一方の差動増幅回路の非反転入力端子に信号を
加えて入力信号に対して同相の出力を得るように
なされるが、素子数が多くなり半導体集積回路化
には改善の余地があつた。
とする場合、二つの差動増幅回路を用いて、一方
の差動増幅回路には、その反転入力端子に信号を
加えて入力信号に対して逆相の出力を得、且つも
う一方の差動増幅回路の非反転入力端子に信号を
加えて入力信号に対して同相の出力を得るように
なされるが、素子数が多くなり半導体集積回路化
には改善の余地があつた。
本考案の差動増幅回路は、上述の如き観点に基
づきなされたもので、1V以下の低電圧で安定に
動作し、且つ一つの差動増幅回路によつて、同相
の互いに反転した二種の出力を得ることのできる
差動増幅回路を提供するにある。
づきなされたもので、1V以下の低電圧で安定に
動作し、且つ一つの差動増幅回路によつて、同相
の互いに反転した二種の出力を得ることのできる
差動増幅回路を提供するにある。
又、本考案の他の目的は、位相の等しい複数の
出力を簡便な回路で得ることのできる差動増幅回
路を提供するにある。
出力を簡便な回路で得ることのできる差動増幅回
路を提供するにある。
第１図は、本考案に係る差動増幅回路の一実施
例である。
例である。
図に於いて、１は電源端子、２は接地端子、
３，４は入力端子、５乃至８はカレント・ミラー
回路、９は入力信号の位相に対して反転した出力
を得る出力端子、１０は入力信号の位相に対して
同相の出力を得る出力端子である。差動増幅回路
Ａは、トランジスタＱ１，Ｑ２からなる差動対
と、その能動負荷回路であるトランジスタＱ３〜
Ｑ５及びＱ６〜Ｑ８からなるカレント・ミラー回
路５，６と、エミツタ抵抗Ｒ１と、トランジスタ
Ｑ５及びＱ８からのミラー電流を受けるトランジ
スタＱ９とＱ１０からなるカレント・ミラー回路
７と、トランジスタＱ４，Ｑ７からのミラー電流
を受けるトランジスタＱ１１，Ｑ１２から形成さ
れたカレント・ミラー回路８から構成されてい
る。そして、トランジスタＱ４のコレクタがトラ
ンジスタＱ１２のコレクタに接続されて出力端子
９に接続される。トランジスタＱ８のコレクタが
トランジスタＱ１０のコレクタに接続されて出力
端子１０に接続される。入力端子３，４には、バ
イアス電源E1が接続される。
３，４は入力端子、５乃至８はカレント・ミラー
回路、９は入力信号の位相に対して反転した出力
を得る出力端子、１０は入力信号の位相に対して
同相の出力を得る出力端子である。差動増幅回路
Ａは、トランジスタＱ１，Ｑ２からなる差動対
と、その能動負荷回路であるトランジスタＱ３〜
Ｑ５及びＱ６〜Ｑ８からなるカレント・ミラー回
路５，６と、エミツタ抵抗Ｒ１と、トランジスタ
Ｑ５及びＱ８からのミラー電流を受けるトランジ
スタＱ９とＱ１０からなるカレント・ミラー回路
７と、トランジスタＱ４，Ｑ７からのミラー電流
を受けるトランジスタＱ１１，Ｑ１２から形成さ
れたカレント・ミラー回路８から構成されてい
る。そして、トランジスタＱ４のコレクタがトラ
ンジスタＱ１２のコレクタに接続されて出力端子
９に接続される。トランジスタＱ８のコレクタが
トランジスタＱ１０のコレクタに接続されて出力
端子１０に接続される。入力端子３，４には、バ
イアス電源E1が接続される。
斯かる差動増幅回路は、反転入力端子３から所
定のバイアス電源E1に重畳された信号v1が印加さ
れると、夫々の能動負荷回路５，６からミラー電
流として（Ｉ−Δi），（Ｉ＋Δi）の電流が流れる。
Ｉは直流電流成分であり、Δiは信号電流成分を
示している。従つて、ダイオード接続されたトラ
ンジスタＱ１１に順方向電流として（Ｉ＋Δi）
の電流が流れるので、トランジスタＱ１２のコレ
クタ電流として、（Ｉ＋Δi）の電流が流れるが、
トランジスタＱ４から（Ｉ−Δ）の電流が供給さ
れるので、出力端子９から2Δiの電流が流れ込
む。一方、トランジスタＱ１０には、コレクタ電
流として（Ｉ−Δi）の電流が流れ、トランジス
タＱ８から（Ｉ＋Δi）の電流が供給されるので、
出力端子１０から2Δiの電流が流れ出る。即ち、
出力端子９から入力信号に対して逆相の出力が導
出され、且つ端子１０から入力信号に対し同相の
出力が導出される。
定のバイアス電源E1に重畳された信号v1が印加さ
れると、夫々の能動負荷回路５，６からミラー電
流として（Ｉ−Δi），（Ｉ＋Δi）の電流が流れる。
Ｉは直流電流成分であり、Δiは信号電流成分を
示している。従つて、ダイオード接続されたトラ
ンジスタＱ１１に順方向電流として（Ｉ＋Δi）
の電流が流れるので、トランジスタＱ１２のコレ
クタ電流として、（Ｉ＋Δi）の電流が流れるが、
トランジスタＱ４から（Ｉ−Δ）の電流が供給さ
れるので、出力端子９から2Δiの電流が流れ込
む。一方、トランジスタＱ１０には、コレクタ電
流として（Ｉ−Δi）の電流が流れ、トランジス
タＱ８から（Ｉ＋Δi）の電流が供給されるので、
出力端子１０から2Δiの電流が流れ出る。即ち、
出力端子９から入力信号に対して逆相の出力が導
出され、且つ端子１０から入力信号に対し同相の
出力が導出される。
又、第２図は、本考案に係る差動増幅回路の他
の実施例であり、カレント・ミラー回路５と８の
夫々の出力段にトランジスタＱ４1〜Ｑ４N，Ｑ１
２1〜Ｑ１２Nが具えられており、夫々の出力段の
トランジスタのコレクタ同士が共通接続され、Ｎ
個の出力端子９1〜９Nを形成され、位相の等しい
複数の出力を得ることができる。他の回路は第１
図の回路と同様な構成である。
の実施例であり、カレント・ミラー回路５と８の
夫々の出力段にトランジスタＱ４1〜Ｑ４N，Ｑ１
２1〜Ｑ１２Nが具えられており、夫々の出力段の
トランジスタのコレクタ同士が共通接続され、Ｎ
個の出力端子９1〜９Nを形成され、位相の等しい
複数の出力を得ることができる。他の回路は第１
図の回路と同様な構成である。
本考案の差動増幅回路は、従来のように二つの
差動増幅回路を用いて入力信号に対して同相、或
いは逆相の出力を得る場合と比較してタイミング
のずれが少なく、而も、一つの差動増幅回路で位
相が互いに反転した出力を遅延を生じることなく
作ることができる。
差動増幅回路を用いて入力信号に対して同相、或
いは逆相の出力を得る場合と比較してタイミング
のずれが少なく、而も、一つの差動増幅回路で位
相が互いに反転した出力を遅延を生じることなく
作ることができる。
更に、トランジスタＱ１がオン状態の時、ダイ
オード接続されたトランジスタＱ６のエミツタ・
ベース間電圧VBEが約0.6Vであつて、トランジス
タＱ１の飽和電圧VSが約0.2Vであり、抵抗Ｒ１
の値を1KΩ以下の値とし動作電流を50μA程度に
設定して抵抗Ｒ１の電圧降下をトランジスタの飽
和電圧VSより小さい値とすることによつて、差
動増幅回路自体の電圧降下を1V以下の値とし、
減電圧0.9Vまで作動させることが可能である。
オード接続されたトランジスタＱ６のエミツタ・
ベース間電圧VBEが約0.6Vであつて、トランジス
タＱ１の飽和電圧VSが約0.2Vであり、抵抗Ｒ１
の値を1KΩ以下の値とし動作電流を50μA程度に
設定して抵抗Ｒ１の電圧降下をトランジスタの飽
和電圧VSより小さい値とすることによつて、差
動増幅回路自体の電圧降下を1V以下の値とし、
減電圧0.9Vまで作動させることが可能である。
本考案の差動増幅回路は、トランジスタの飽和
電圧以下の端子間電圧となるエミツタ抵抗を具え
る第１と第２のトランジスタからなる差動対と、
その能動負荷回路である第１と第２のカレント・
ミラー回路と、それらのミラー電流を受ける第４
と第５のカレント・ミラー回路とを具え、第１と
第４のカレント・ミラー回路の接続点と、第２と
第５のカレント・ミラー回路の接続点に夫々出力
端子を設けたものであつて、減電圧が0.9Vであ
つても作動すると共に、差動増幅回路を二つ設け
て互いに逆相の出力を得るよりも、極めて簡便に
逆相の二種の出力を得ることができる。而も同相
の複数の出力を容易に得ることのできる極めて効
果的な差動増幅回路を提供することができる。
電圧以下の端子間電圧となるエミツタ抵抗を具え
る第１と第２のトランジスタからなる差動対と、
その能動負荷回路である第１と第２のカレント・
ミラー回路と、それらのミラー電流を受ける第４
と第５のカレント・ミラー回路とを具え、第１と
第４のカレント・ミラー回路の接続点と、第２と
第５のカレント・ミラー回路の接続点に夫々出力
端子を設けたものであつて、減電圧が0.9Vであ
つても作動すると共に、差動増幅回路を二つ設け
て互いに逆相の出力を得るよりも、極めて簡便に
逆相の二種の出力を得ることができる。而も同相
の複数の出力を容易に得ることのできる極めて効
果的な差動増幅回路を提供することができる。
第１図は、本考案に係る差動増幅回路の実施例
を示す図、第２図は、本考案に係る差動増幅回路
の他の実施例を示す図、第３図は、従来の差動増
幅回路を示す図である。 １：電源端子、２：接地端子、３，４：入力端
子、５，６，７，８：カレント・ミラー回路、
９，１０：出力端子、Ａ：差動増幅回路、E1：
バイアス電圧源。
を示す図、第２図は、本考案に係る差動増幅回路
の他の実施例を示す図、第３図は、従来の差動増
幅回路を示す図である。 １：電源端子、２：接地端子、３，４：入力端
子、５，６，７，８：カレント・ミラー回路、
９，１０：出力端子、Ａ：差動増幅回路、E1：
バイアス電圧源。
Claims (1)
- 第１と第２のトランジスタからなる差動対の共
通接続されたエミツタにその端子間電圧がトラン
ジスタの飽和電圧以下となるエミツタ抵抗が接続
され、該第１と該第２のトランジスタの夫々のコ
レクタに第１と該第２のカレント・ミラー回路か
らなる能動負荷回路が接続され、該第１と第２の
カレント・ミラー回路の夫々の出力段の第１のト
ランジスタが第３のカレント・ミラー回路に接続
され、該第１と該第２のカレント・ミラー回路の
夫々の出力段の第２のトランジスタが第４のカレ
ント・ミラー回路に接続されており、該第１のカ
レント・ミラー回路の出力段の第１のトランジス
タと該第３のカレント・ミラー回路との接続点を
第１の出力端子とし、該第２のカレント・ミラー
回路の出力段の第２のトランジスタと該第４のカ
レント・ミラー回路との接続点を第２の出力端子
とし、且つ該第１のカレント・ミラー回路の出力
段の第３のトランジスタと該第３のカレント・ミ
ラー回路の出力段のトランジスタとの接続点を第
３の出力端子としたことを特徴とする差動増幅回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4657386U JPH0328581Y2 (ja) | 1986-03-28 | 1986-03-28 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4657386U JPH0328581Y2 (ja) | 1986-03-28 | 1986-03-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62158921U JPS62158921U (ja) | 1987-10-08 |
| JPH0328581Y2 true JPH0328581Y2 (ja) | 1991-06-19 |
Family
ID=30866359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4657386U Expired JPH0328581Y2 (ja) | 1986-03-28 | 1986-03-28 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0328581Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5380269B2 (ja) * | 2009-12-22 | 2014-01-08 | 協同電子エンジニアリング株式会社 | 電流電圧変換合成出力装置 |
-
1986
- 1986-03-28 JP JP4657386U patent/JPH0328581Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62158921U (ja) | 1987-10-08 |
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