JPS60247734A - 論理演算回路 - Google Patents
論理演算回路Info
- Publication number
- JPS60247734A JPS60247734A JP59105117A JP10511784A JPS60247734A JP S60247734 A JPS60247734 A JP S60247734A JP 59105117 A JP59105117 A JP 59105117A JP 10511784 A JP10511784 A JP 10511784A JP S60247734 A JPS60247734 A JP S60247734A
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- JP
- Japan
- Prior art keywords
- circuit
- exclusive
- output
- carry
- switch circuit
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
- G06F2207/4802—Special implementations
- G06F2207/4806—Cascode or current mode logic
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- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
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- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、論理演算回路に関するもので、特に高速の
乗算器等に使用される。
乗算器等に使用される。
全加算回路として従来第６図に示す回路がある。この回
路は、入力端子１１．１２に入力信号Ａ、Ｂが与えられ
、端子１３．１４に前段からのキャリー人力Ｃ２でが与
えられる。和出力Ｓは、トランジスタ３３のエミッタか
ら導出され、キャリー出力Ｃｏは、トランジスタ５３の
エミッタから導出される。この全加算回路において、ト
ランジスタ１７〜３３で構成される回路ブロックは、和
出力Ｓ又は可を得る演算部であシ、トランジスタ４１〜
５３で構成される回路ブロックは、キャリー出力Ｃｏ
、 Ｃｏを得る回路ブロックである。また、ｖｃｃは電
源電圧、ｖｌ 。
路は、入力端子１１．１２に入力信号Ａ、Ｂが与えられ
、端子１３．１４に前段からのキャリー人力Ｃ２でが与
えられる。和出力Ｓは、トランジスタ３３のエミッタか
ら導出され、キャリー出力Ｃｏは、トランジスタ５３の
エミッタから導出される。この全加算回路において、ト
ランジスタ１７〜３３で構成される回路ブロックは、和
出力Ｓ又は可を得る演算部であシ、トランジスタ４１〜
５３で構成される回路ブロックは、キャリー出力Ｃｏ
、 Ｃｏを得る回路ブロックである。また、ｖｃｃは電
源電圧、ｖｌ 。
■！ ＋ ｖＣ８１ｖＢＥはそれぞれ異なる値の基準電
圧である。
圧である。
次に簡単に動作管説明する。今、入力信号Ａ。
ＢがＡ＝１ 、 Ｂ＝ｌ 、キャリー人力がＣ＝０゜Ｃ
＝１でおるものとする。この場合は、トランジスタ１７
．１Ｂ、２０．２５のコレクタ・エミッタ電流系路に電
流が流れ、トランジスタ３２はオン、トランジスタ３３
はオフである。従って、和出力Ｓ＝０となる。一方、キ
ャリー演算側では、トランジスタ４１，４２．４４のコ
レクタ・エミッタ電流系路に電流が流れ、トランジスタ
５２はオフ、トランジスタ５３はオンする。従って、キ
ャリー出力Ｃ＝１となる。
＝１でおるものとする。この場合は、トランジスタ１７
．１Ｂ、２０．２５のコレクタ・エミッタ電流系路に電
流が流れ、トランジスタ３２はオン、トランジスタ３３
はオフである。従って、和出力Ｓ＝０となる。一方、キ
ャリー演算側では、トランジスタ４１，４２．４４のコ
レクタ・エミッタ電流系路に電流が流れ、トランジスタ
５２はオフ、トランジスタ５３はオンする。従って、キ
ャリー出力Ｃ＝１となる。
上記従来の論理演算回路によると、和出力を得るための
回路ブロックと、キャリー出力を得るだめの回路ブロッ
クとが独立した回路構成である。このため素子数が多く
、集積回路化するには不向きであるという問題がある。
回路ブロックと、キャリー出力を得るだめの回路ブロッ
クとが独立した回路構成である。このため素子数が多く
、集積回路化するには不向きであるという問題がある。
更にまた、この回路構成は、トランジスタを接地電位側
と電源側との間に縦に積み上げた形をとる。このため、
各入力の設定電圧を決めるのに技術的な困難伴うととも
に、低電圧ドライブを行なうことができない。
と電源側との間に縦に積み上げた形をとる。このため、
各入力の設定電圧を決めるのに技術的な困難伴うととも
に、低電圧ドライブを行なうことができない。
この発明は上記の事情に対処すべくなされたもので、素
子数が少なくて済み、集積回路化、低電圧ドライブに好
適な論理演算回路を提供することを目的とする。
子数が少なくて済み、集積回路化、低電圧ドライブに好
適な論理演算回路を提供することを目的とする。
この発明では、後述する全加算器の真理値表とイクスク
ルーシブオア回路の出力とがある特定の関係にあること
を利用して、和出力ＱＢｒキャリー出力Ｑｃを得るもの
で、この場合さらにイクスクルーシプオア回路９０１和
出力用スイッチ回路９１、キャリー出力用スイッチ回路
９２を第１図に示すように、第１．第２の電源間に並列
に配置し、電源利用効率を向上したものでおるＯ 〔発明の実施例〕 以下この発明の実施例を図面を参照して説明する。
ルーシブオア回路の出力とがある特定の関係にあること
を利用して、和出力ＱＢｒキャリー出力Ｑｃを得るもの
で、この場合さらにイクスクルーシプオア回路９０１和
出力用スイッチ回路９１、キャリー出力用スイッチ回路
９２を第１図に示すように、第１．第２の電源間に並列
に配置し、電源利用効率を向上したものでおるＯ 〔発明の実施例〕 以下この発明の実施例を図面を参照して説明する。
第１図はこの発明の基本となる実施例であり、この論理
演算回路は、イクスクルーシプオア回路９０の出力と、
第１．第２の入力信号Ａ、Ｂ・キャリー人力Ｃ１和出力
Ｑ、キャリー出力Ｑ０が特殊の関係にあることを利用し
て構成されたものである。この論理演算回路は、下記の
真理値上記の真理値表を着目すればわかるように、入力
信号Ａ、Ｈの排他的論理和出力Ａ■Ｂが「０」となる場
合は、和出力ＱＢはキャリー人力Ｃと同じであシ、Ａ■
Ｂが「１」となる場合はＱ８はキャリー人力を反転した
信号でである。次に１人信号号Ａ、Ｈの排他的論理和出
力Ａ■Ｂが「０」となる場合は、キャリー出力Ｑ。は入
力信号Ａと同じであ５、Ａ■Ｂが「１」となる場合は、
キャリー人力Ｃと同じである。
演算回路は、イクスクルーシプオア回路９０の出力と、
第１．第２の入力信号Ａ、Ｂ・キャリー人力Ｃ１和出力
Ｑ、キャリー出力Ｑ０が特殊の関係にあることを利用し
て構成されたものである。この論理演算回路は、下記の
真理値上記の真理値表を着目すればわかるように、入力
信号Ａ、Ｈの排他的論理和出力Ａ■Ｂが「０」となる場
合は、和出力ＱＢはキャリー人力Ｃと同じであシ、Ａ■
Ｂが「１」となる場合はＱ８はキャリー人力を反転した
信号でである。次に１人信号号Ａ、Ｈの排他的論理和出
力Ａ■Ｂが「０」となる場合は、キャリー出力Ｑ。は入
力信号Ａと同じであ５、Ａ■Ｂが「１」となる場合は、
キャリー人力Ｃと同じである。
第１図において、イクスクルーシブオア回路９０には、
端子６２．６４を介して第１．第２の入力信号Ａ、Ｂが
与えられ、その排他的論理和出力Ａ■Ｂは、和出力用ス
イッチ回路９１の制御端子、キャリー出力用スイッチ９
２の制御端子に与えられる。和出力用スイッチ回路９１
は、Ａ■Ｂ＝１のとき端子９１ａ、９１ａ間が導通し、
端子６７からのキャリー人力ｃ６インパータ９１ｄで反
転したものを和出力ＱＢとして導出する。またＡ■Ｂ＝
００ときは、端子９１ｂ。
端子６２．６４を介して第１．第２の入力信号Ａ、Ｂが
与えられ、その排他的論理和出力Ａ■Ｂは、和出力用ス
イッチ回路９１の制御端子、キャリー出力用スイッチ９
２の制御端子に与えられる。和出力用スイッチ回路９１
は、Ａ■Ｂ＝１のとき端子９１ａ、９１ａ間が導通し、
端子６７からのキャリー人力ｃ６インパータ９１ｄで反
転したものを和出力ＱＢとして導出する。またＡ■Ｂ＝
００ときは、端子９１ｂ。
９１ｅ間が導通し、キャリー人力Ｃと同じ信号を和出力
Ｑ８として導出する。次にキャリー田力用スイッチ回路
９２は、Ａ■Ｂ＝１のとき端子９２ｂ、９２ｃが導通し
、キャリー人力Ｃをキャリー出力Ｑ０として導出する。
Ｑ８として導出する。次にキャリー田力用スイッチ回路
９２は、Ａ■Ｂ＝１のとき端子９２ｂ、９２ｃが導通し
、キャリー人力Ｃをキャリー出力Ｑ０として導出する。
また、Ａ■Ｂ−０のときは、端子９２ａ、９２ｃ間が導
通し、入力信号Ａをキャリー出力Ｑｃとして導出する。
通し、入力信号Ａをキャリー出力Ｑｃとして導出する。
上記の回路構成によって、先の真理値表を満足する全加
算器を得ることができる。
算器を得ることができる。
第２図は上記のイクスクルーシブオア回路９０の構成例
であり、トランジスタＱ１〜Ｑ６、負荷抵抗７２．７３
、定電流源７１による二重平衡型差動増幅回路で構成さ
れている。Ｖ、０．Ｖ１□はバイアス電源又は入力信号
Ｂ、Ａの各反転入力である。また、トランジスタＱ７．
ＱＢは、イクスクルーシブオア回路の互いに逆位相関係
にある出力をそれぞれ電圧変換する素子であり、それぞ
れ定電流源７４．７５によって駆動されている。このイ
クスクルーシブオア回路は、ライン６１＆、６１ｂに与
えられる第１．第２の電源間に形成される。そして、排
他的論理オロ出力Ａ■Ｂと、その反転出力ｍを得ること
ができる。
であり、トランジスタＱ１〜Ｑ６、負荷抵抗７２．７３
、定電流源７１による二重平衡型差動増幅回路で構成さ
れている。Ｖ、０．Ｖ１□はバイアス電源又は入力信号
Ｂ、Ａの各反転入力である。また、トランジスタＱ７．
ＱＢは、イクスクルーシブオア回路の互いに逆位相関係
にある出力をそれぞれ電圧変換する素子であり、それぞ
れ定電流源７４．７５によって駆動されている。このイ
クスクルーシブオア回路は、ライン６１＆、６１ｂに与
えられる第１．第２の電源間に形成される。そして、排
他的論理オロ出力Ａ■Ｂと、その反転出力ｍを得ること
ができる。
第３図は和出力用スイッチ回路９１の部分を詳しく示し
ている。この回路も、第１．第２の電源間に二重平衡型
差動増幅回路として構成されている。即ち、トランジス
タＱ９〜ＱＪ４は二重平衡型差動増幅回路を構成し、定
電流源７６によって駆動される。また、７７．７８は負
荷抵抗であシ、和出力Ｑ８は、トランジスタＱｌｌＱＪ
Ｊのコレクタから導出され、その反転出力Ｑ８はトラン
ジスタＱ１２．Ｑ１４のコレクタから導出される。Ｖ１
３は、バイアス電源又はキャリー人力Ｃの反転されたも
のである。イクスクルーシプオア回路９００′氾力Ａ［
有］Ｂ、Ａ■Ｂは、トランジスタＱＩＯ，Ｑ９の制御端
子に与えられる０ 第４図は、キャリー出力用スイッチ９２０部分を詳しく
示している。トランジスタＱ１５〜Ｑ２Ｑ、定電流源７
９、抵抗８０．８１は、第１、第２の電源間に二重平衡
型差動増幅回路をｌｌ成している。キャリー出力Ｑ０は
、トランジスタＱ１Ｂ、Ｑ２０のコレクタから導出され
、その反転出力は、トランジスタＱ１７．Ｑ１９のコレ
クタから導出される。Ｖ１４は入力信号Ａの反転したも
の又はバイアス電源で６’）、Ｖｓｓはキャリー人力Ｃ
の反転したもの又はバイアス電源である。イクスクルー
シプオア回路９０の出力ＡＱ＋Ｂ、Ａ（ｉＢｉｄ、トラ
ンジスタＱ１５とＱ１６にそれぞれ与えられる。
ている。この回路も、第１．第２の電源間に二重平衡型
差動増幅回路として構成されている。即ち、トランジス
タＱ９〜ＱＪ４は二重平衡型差動増幅回路を構成し、定
電流源７６によって駆動される。また、７７．７８は負
荷抵抗であシ、和出力Ｑ８は、トランジスタＱｌｌＱＪ
Ｊのコレクタから導出され、その反転出力Ｑ８はトラン
ジスタＱ１２．Ｑ１４のコレクタから導出される。Ｖ１
３は、バイアス電源又はキャリー人力Ｃの反転されたも
のである。イクスクルーシプオア回路９００′氾力Ａ［
有］Ｂ、Ａ■Ｂは、トランジスタＱＩＯ，Ｑ９の制御端
子に与えられる０ 第４図は、キャリー出力用スイッチ９２０部分を詳しく
示している。トランジスタＱ１５〜Ｑ２Ｑ、定電流源７
９、抵抗８０．８１は、第１、第２の電源間に二重平衡
型差動増幅回路をｌｌ成している。キャリー出力Ｑ０は
、トランジスタＱ１Ｂ、Ｑ２０のコレクタから導出され
、その反転出力は、トランジスタＱ１７．Ｑ１９のコレ
クタから導出される。Ｖ１４は入力信号Ａの反転したも
の又はバイアス電源で６’）、Ｖｓｓはキャリー人力Ｃ
の反転したもの又はバイアス電源である。イクスクルー
シプオア回路９０の出力ＡＱ＋Ｂ、Ａ（ｉＢｉｄ、トラ
ンジスタＱ１５とＱ１６にそれぞれ与えられる。
第５図は、第２図乃至第４図の回路を具体的に組み合わ
せ詳細に示している。従って、各図にて同一部分は同符
号を付している。この回路構成は、第１．第２の電源間
に、イクスクルーシブオア回路、和出力用スイッチ回路
、キャリー出力用スイッチ回路をすべて並列に配置して
いる。この結果、本回路によると、トランジスタの積み
上げ段数が少なく、電源電圧の利用率が高く、低電圧シ
ステムに用いて有効な回路となる。もちろん従来に比べ
て素子数も少なく、集積回路として有効でちる。
せ詳細に示している。従って、各図にて同一部分は同符
号を付している。この回路構成は、第１．第２の電源間
に、イクスクルーシブオア回路、和出力用スイッチ回路
、キャリー出力用スイッチ回路をすべて並列に配置して
いる。この結果、本回路によると、トランジスタの積み
上げ段数が少なく、電源電圧の利用率が高く、低電圧シ
ステムに用いて有効な回路となる。もちろん従来に比べ
て素子数も少なく、集積回路として有効でちる。
今、確認のために、第５図の回路の動作を説明する。Ａ
＝１ 、Ｂ＝１ 、Ｃ＝Ｏの場合、動作電流は次のトラ
ンジスタに流れる。トランジスタＱｌ 、Ｑ３ 、Ｑ７
゜従りて、Ａ■Ｂ＝０゜Ａ■Ｂ＝１となシ、トランジス
タＱＩＯ，Ｑ１３に動作電流が流れ和出力Ｑ８＝０とな
る。またトランジスタＱ１５．ＱＪ７にも動作電流が流
れ、キャリー出力Ｑ。＝１となる。これによシ、先の真
理値表を満足する。
＝１ 、Ｂ＝１ 、Ｃ＝Ｏの場合、動作電流は次のトラ
ンジスタに流れる。トランジスタＱｌ 、Ｑ３ 、Ｑ７
゜従りて、Ａ■Ｂ＝０゜Ａ■Ｂ＝１となシ、トランジス
タＱＩＯ，Ｑ１３に動作電流が流れ和出力Ｑ８＝０とな
る。またトランジスタＱ１５．ＱＪ７にも動作電流が流
れ、キャリー出力Ｑ。＝１となる。これによシ、先の真
理値表を満足する。
上述したように、この発明は、イクスクルーシブオア回
路の出力を利用することによって、高速で素子数の少な
い論理演算回路を得ることができる。さらに、この発明
では、第１１第２の電源間に、イクスクルーシブオア回
路、和出力用スイッチ回路、キャリー出力用スイッチ回
路を並列に設けることで、低電圧動作が可能で集積化に
好適な論理演算回路を得ることができる。
路の出力を利用することによって、高速で素子数の少な
い論理演算回路を得ることができる。さらに、この発明
では、第１１第２の電源間に、イクスクルーシブオア回
路、和出力用スイッチ回路、キャリー出力用スイッチ回
路を並列に設けることで、低電圧動作が可能で集積化に
好適な論理演算回路を得ることができる。
第１図はこの発明の基本的一実施例を示すプロック図、
第２図、第３図、第４図はそれぞれ第１図のブロックを
部分的に詳しく示す回路図、第５図はこの発明の一実施
例を具体的に示す回路図、第６図は従来の全加算器を示
す回路図である。 Ｑ１〜Ｑ２０・・・トランジスタ、９０・・・イクスク
ルーシプオア回路、９１・・・和出力用スイッチ回路、
９２・・・キャリー出力用スイッチ回路。 第１図 １ｂ 手続補正書 昭和 牽０．ｑ、２８Ｂ 特許庁長官 志 賀 学 殿 １、事件の表示 特願昭５９−１０５１１７号 ２、発明の名称 論理演算回路 ３、補正をする者 事件との関係 特許出願人 （３０７） 株式会社 東芝 ４、代理人 ５、自発補正
第２図、第３図、第４図はそれぞれ第１図のブロックを
部分的に詳しく示す回路図、第５図はこの発明の一実施
例を具体的に示す回路図、第６図は従来の全加算器を示
す回路図である。 Ｑ１〜Ｑ２０・・・トランジスタ、９０・・・イクスク
ルーシプオア回路、９１・・・和出力用スイッチ回路、
９２・・・キャリー出力用スイッチ回路。 第１図 １ｂ 手続補正書 昭和 牽０．ｑ、２８Ｂ 特許庁長官 志 賀 学 殿 １、事件の表示 特願昭５９−１０５１１７号 ２、発明の名称 論理演算回路 ３、補正をする者 事件との関係 特許出願人 （３０７） 株式会社 東芝 ４、代理人 ５、自発補正
Claims (1)
- 【特許請求の範囲】 第１．第２の電源端子間に電流路を形成した二重平衡型
の差動増幅回路で構成され、１段目とこれの上段の差動
増幅部にそれぞれ第１．第２の入力信号が与えられ、排
他的論理和出力を得るイクスクルーシブオア回路と、 前記第１．第２の電源端子間の、電流路に形成される定
電流源で駆動され、前記イクスクルーシノオア回路の排
他的論理和出力が制御端子に与えられ、前記排他的論理
和出力が「０」の場合キャリー人力の非反転信号を導出
し「１」の場合反転信号を導出してこれを和出力とする
和出力用スイッチ回路と、 同じく前記第１．第２の電源端子間の電流路に形成され
る定電流源で駆動され、前記イクスクルーシプオア回路
の排他的論理和出力が「０」の場合前記第１の入力信号
を選択導出し「１」の場合前記キャリー人力を選択導出
してこれをキャリー出力とするキャリー出力用スイッチ
回路とを具備したことを特徴とする論理演算回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105117A JPS60247734A (ja) | 1984-05-24 | 1984-05-24 | 論理演算回路 |
| US06/734,142 US4831579A (en) | 1984-05-24 | 1985-05-15 | Full adder circuit having an exclusive-OR circuit |
| EP85106408A EP0178379B1 (en) | 1984-05-24 | 1985-05-24 | Full adder circuit with sum and carry selection functions |
| DE8585106408T DE3586387T2 (de) | 1984-05-24 | 1985-05-24 | Volladdiererschaltung mit summen- und uebertragswahlfunktionen. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105117A JPS60247734A (ja) | 1984-05-24 | 1984-05-24 | 論理演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60247734A true JPS60247734A (ja) | 1985-12-07 |
Family
ID=14398877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59105117A Pending JPS60247734A (ja) | 1984-05-24 | 1984-05-24 | 論理演算回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4831579A (ja) |
| EP (1) | EP0178379B1 (ja) |
| JP (1) | JPS60247734A (ja) |
| DE (1) | DE3586387T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020205537A (ja) * | 2019-06-17 | 2020-12-24 | アンリツ株式会社 | 排他的論理和回路 |
Families Citing this family (12)
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| US4918640A (en) * | 1988-02-05 | 1990-04-17 | Siemens Aktiengesellschaft | Adder cell having a sum part and a carry part |
| DE3829164C1 (ja) * | 1988-08-27 | 1989-08-10 | Ant Nachrichtentechnik Gmbh, 7150 Backnang, De | |
| JP2540934B2 (ja) * | 1989-03-09 | 1996-10-09 | 三菱電機株式会社 | 論理回路装置 |
| US5175703A (en) * | 1991-04-29 | 1992-12-29 | Motorola, Inc. | High speed full adder and method |
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| US7557614B1 (en) | 2008-07-15 | 2009-07-07 | International Business Machines Corporation | Topology for a n-way XOR/XNOR circuit |
| RU2504074C1 (ru) * | 2012-09-18 | 2014-01-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") | Одноразрядный полный сумматор с многозначным внутренним представлением сигналов |
| CN111384944B (zh) * | 2018-12-28 | 2022-08-09 | 上海寒武纪信息科技有限公司 | 全加器、半加器、数据处理方法、芯片及电子设备 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3612847A (en) * | 1964-04-03 | 1971-10-12 | Saint Gobain | Electrical apparatus and method for adding binary numbers |
| US3519810A (en) * | 1967-02-14 | 1970-07-07 | Motorola Inc | Logic element (full adder) using transistor tree-like configuration |
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|---|---|
| US4831579A (en) | 1989-05-16 |
| EP0178379A2 (en) | 1986-04-23 |
| DE3586387T2 (de) | 1993-01-07 |
| DE3586387D1 (de) | 1992-08-27 |
| EP0178379A3 (en) | 1989-04-05 |
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