JPH03186014A - エミッタ結合論理回路用スレシホールド電圧発生器 - Google Patents
エミッタ結合論理回路用スレシホールド電圧発生器Info
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- JPH03186014A JPH03186014A JP2326078A JP32607890A JPH03186014A JP H03186014 A JPH03186014 A JP H03186014A JP 2326078 A JP2326078 A JP 2326078A JP 32607890 A JP32607890 A JP 32607890A JP H03186014 A JPH03186014 A JP H03186014A
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- 102100024098 Deleted in lung and esophageal cancer protein 1 Human genes 0.000 description 5
- 101001053992 Homo sapiens Deleted in lung and esophageal cancer protein 1 Proteins 0.000 description 5
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/22—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〉
本発明はエミッタ結合論理回路および電流モード論理回
路に関し、さらに詳しくはダイオード負荷のエミッタ結
合論理回路（ＤＬＥＣＬ ：ｄｉｏｄｅｌｏａｄ ｅｍ
ｉｔｔｅｒ ｃｏｕｐｌｅｄ ｌｏｇｉｃ）に関する。
路に関し、さらに詳しくはダイオード負荷のエミッタ結
合論理回路（ＤＬＥＣＬ ：ｄｉｏｄｅｌｏａｄ ｅｍ
ｉｔｔｅｒ ｃｏｕｐｌｅｄ ｌｏｇｉｃ）に関する。
（従来技術および発明が解決しようとする課題〉ＤＬＥ
ＣＬ回路は既知であり、このようなりＬＥＣ１回路はダ
イオードをエミッタ結合論理回路の負荷素子として利用
して、論理出力電圧振幅を最小限に抑え、それにより論
理回路の動作速度を向上させている。全てではないが、
はとんどのＤＬＥＣＬ回路は差動的に動作が行なわれ、
すなわち入力論理信号は論理回路のエミッタ結合の入力
段に差動的に印加される。例えば、一般にフィードベッ
ク・カウンタは１つ以上の出力と直列接続されたフリッ
プ・フロップで構成され、その１つ以上の出力はＤＬＥ
ＣＬゲートを介してカウンタの第１７リツプ・フロップ
に帰還される。これらのゲート出力はゲートに差動結合
される。差動結合型ＤＬＥＣＬ、回路のもう１つの例は
、米特許出願Ｎｏ、４，５８５．９５７に記載のモジュ
ラス◆デイバイダ（ｍｏｄｕｌｕｓ ｄｉｖｉｄｅｒ）
である。
ＣＬ回路は既知であり、このようなりＬＥＣ１回路はダ
イオードをエミッタ結合論理回路の負荷素子として利用
して、論理出力電圧振幅を最小限に抑え、それにより論
理回路の動作速度を向上させている。全てではないが、
はとんどのＤＬＥＣＬ回路は差動的に動作が行なわれ、
すなわち入力論理信号は論理回路のエミッタ結合の入力
段に差動的に印加される。例えば、一般にフィードベッ
ク・カウンタは１つ以上の出力と直列接続されたフリッ
プ・フロップで構成され、その１つ以上の出力はＤＬＥ
ＣＬゲートを介してカウンタの第１７リツプ・フロップ
に帰還される。これらのゲート出力はゲートに差動結合
される。差動結合型ＤＬＥＣＬ、回路のもう１つの例は
、米特許出願Ｎｏ、４，５８５．９５７に記載のモジュ
ラス◆デイバイダ（ｍｏｄｕｌｕｓ ｄｉｖｉｄｅｒ）
である。
ＤＬＥＣ１回路を差動させる際の共通問題として、ＤＬ
ＥＣＬ回路の差動には直列ゲート化、すなわちＥＣＬゲ
ートをスタックして必要な論理関数を得る必要があると
いう問題がある。直列ゲート化は電流を節約できるが、
電源において少なくとも別のダイオード電圧降下を必要
とし、従って最小電源電圧を制限し、また駆動出力をレ
ベル・シフトする必要があり、このためには一般にエミ
ッタ・フォロワを用いて行われるが、このエミッタ・フ
ォロワはざらに電流を消費する。この問題を解決する方
法あるいは別の方法として、差動印加の論理入力を用い
ずにＤＬＥＣＬに非平衡終端された論理入力（ｓｉｎｏ
ｌｅ−ｅｎｄｅｄ Ｉｏｃ＋ｉｃ １ｎｐｕｔ）を用い
る方法がある。この方法は基準電圧あるいはスレシホー
ルド電圧を必要とし、基準電圧に対して上下に変化する
論理入力に応答してゲートが出力動作状態を論理的に切
り替えるためには、ゲート入力の１つにこの基準電圧を
印加しなければならない。この基準電圧が論理出力信号
振幅の中心にあるのが理想的である。
ＥＣＬ回路の差動には直列ゲート化、すなわちＥＣＬゲ
ートをスタックして必要な論理関数を得る必要があると
いう問題がある。直列ゲート化は電流を節約できるが、
電源において少なくとも別のダイオード電圧降下を必要
とし、従って最小電源電圧を制限し、また駆動出力をレ
ベル・シフトする必要があり、このためには一般にエミ
ッタ・フォロワを用いて行われるが、このエミッタ・フ
ォロワはざらに電流を消費する。この問題を解決する方
法あるいは別の方法として、差動印加の論理入力を用い
ずにＤＬＥＣＬに非平衡終端された論理入力（ｓｉｎｏ
ｌｅ−ｅｎｄｅｄ Ｉｏｃ＋ｉｃ １ｎｐｕｔ）を用い
る方法がある。この方法は基準電圧あるいはスレシホー
ルド電圧を必要とし、基準電圧に対して上下に変化する
論理入力に応答してゲートが出力動作状態を論理的に切
り替えるためには、ゲート入力の１つにこの基準電圧を
印加しなければならない。この基準電圧が論理出力信号
振幅の中心にあるのが理想的である。
従って、ＤＬＥＣＬ回路を非平衡終端動作モードで動作
させるのに必要な基準電圧を出力するスレシホールド電
圧発生器が必要であった。
させるのに必要な基準電圧を出力するスレシホールド電
圧発生器が必要であった。
本発明の目的は、改善されたＤＬＥＣＬ回路を提供する
ことである。
ことである。
本発明の別の目的は、改善された非平衡終端動作ＤＬＥ
ＣＬ回路を提供することである。
ＣＬ回路を提供することである。
本発明のざらに別の目的は、非平衡終端動作ＤＬＥＣＬ
回路用基準電圧発生器を提供することである。
回路用基準電圧発生器を提供することである。
（課題を解決するための手段）
上記および他の目的に従って、基準電圧を出力する電圧
発生器が提供され、この電圧発生器は第１トランジスタ
を有し、そのエミッタは出力に結合され、コレクタは第
１電源コンダクタに結合され、ダイオードは第１電源コ
ンダクタと第１トランジスタのベースとの間に結合され
、電流源は第１トランジスタのエミッタと第２電源コン
ダクタとの間に結合される。
発生器が提供され、この電圧発生器は第１トランジスタ
を有し、そのエミッタは出力に結合され、コレクタは第
１電源コンダクタに結合され、ダイオードは第１電源コ
ンダクタと第１トランジスタのベースとの間に結合され
、電流源は第１トランジスタのエミッタと第２電源コン
ダクタとの間に結合される。
本発明の一例にむいて、電圧発生器が非平衡終端ＤＬＥ
ＣＬ回路に使用され、ここで電圧発生器の出力はＤＬＥ
ＣＬ回路の第１人力に接続され、ＤＬＥＣＬ回路の第２
人力には非平衡終端入力信号が入力される。ざらに、電
流源は電流を供給し、その電流の大きさはＤＬＥＣＬ回
路の共通電流源と実質的に等しい。
ＣＬ回路に使用され、ここで電圧発生器の出力はＤＬＥ
ＣＬ回路の第１人力に接続され、ＤＬＥＣＬ回路の第２
人力には非平衡終端入力信号が入力される。ざらに、電
流源は電流を供給し、その電流の大きさはＤＬＥＣＬ回
路の共通電流源と実質的に等しい。
（実施例）
第１図において、本発明の新規なスレシホールド電圧発
生器４２を含む本発明の非平衡終端動作ＤＬＥＣＬ回路
１０を示す。−例として、Ｄ Ｌ ＥＣＬ回路をｌ１Ｉ
ＩＴ！なＯＲ／ＮＯＲゲートとして示し、ここで別の論
理関数を有し非平衡終端動作する別のＤＬＥＣＬ回路は
、以下に説明する方法と同様にしてスレシホールド電圧
発生器４２を利用できることが理解される。ＯＲ／ＮＯ
Ｒゲートは、エミッタ結合トランジスタ１２，１４．１
６を有し、トランジスタ１２．１６のベースには入力１
８゜２０において論理入力信号が供給される。相互接続
されたエミッタは電流源２２に結合され、電流源２２は
電源導体２４に結合され、電源導体２４には基準接地電
圧が供給される。電流＠２２は「テール」電流（ｔａｉ
ｌ ｃｕｒｒｅｎｔ） Ｉ １−を供給し、このテール
電流はトランジスタ１４またはトランジスタ１２．１６
のいずれかによって切り換えられ、１−ランジスタ１２
，１６に供給される論理入力に応じて異なる。トランジ
スタ１２．１６のコレクタと電源導体３６との間で直列
結合されたダイオード２８，３０．ｔ’ｊよびトランジ
スタ１４のコレクタと電源導体３６との間で直列結合さ
れたダイオード３２．３４を有するダイオード負荷回路
２６は、ＤＬＥＣ１回路１０の出力ＱＴなわち端子３８
および出力Ｑすなわｔｆ）端子３９において論理出力信
号振幅を最小にする。
生器４２を含む本発明の非平衡終端動作ＤＬＥＣＬ回路
１０を示す。−例として、Ｄ Ｌ ＥＣＬ回路をｌ１Ｉ
ＩＴ！なＯＲ／ＮＯＲゲートとして示し、ここで別の論
理関数を有し非平衡終端動作する別のＤＬＥＣＬ回路は
、以下に説明する方法と同様にしてスレシホールド電圧
発生器４２を利用できることが理解される。ＯＲ／ＮＯ
Ｒゲートは、エミッタ結合トランジスタ１２，１４．１
６を有し、トランジスタ１２．１６のベースには入力１
８゜２０において論理入力信号が供給される。相互接続
されたエミッタは電流源２２に結合され、電流源２２は
電源導体２４に結合され、電源導体２４には基準接地電
圧が供給される。電流＠２２は「テール」電流（ｔａｉ
ｌ ｃｕｒｒｅｎｔ） Ｉ １−を供給し、このテール
電流はトランジスタ１４またはトランジスタ１２．１６
のいずれかによって切り換えられ、１−ランジスタ１２
，１６に供給される論理入力に応じて異なる。トランジ
スタ１２．１６のコレクタと電源導体３６との間で直列
結合されたダイオード２８，３０．ｔ’ｊよびトランジ
スタ１４のコレクタと電源導体３６との間で直列結合さ
れたダイオード３２．３４を有するダイオード負荷回路
２６は、ＤＬＥＣ１回路１０の出力ＱＴなわち端子３８
および出力Ｑすなわｔｆ）端子３９において論理出力信
号振幅を最小にする。
ＤＬＥＣ１回路１０を非平衡終端モードで動作させるた
めには、トランジスタ１４のベースに入力ＩＮＡ、ＩＮ
Ｂ（入力１８．２０＞に印加される論理入力信号振幅の
２分の１に実質的に等しいスレシホールド基準電圧ｖ丁
を供給する必要がある。一般に、論理入力信号は前段の
ＤＬＥＣＬ回路から供給され、ここで論理振幅はダイオ
ード２８．３０に類似した一対のダイオード負荷におい
て得られる。ざらに、一般にＤＬＥ、ＣＬ回路１０の出
力は同様な論理回路の入力あるいはエミッタ・フォロワ
に供給される。従って、例えば、出力Ｑ （端子３８）
はトランジスタのベースに結合され、このトランジスタ
はそのベースにおける論理信号によってオン／オフされ
る。従って、ＤＬＥＣＬ回路１０を一例として用いると
、ＩＮＡ ｔｆｉ Ｖ Ｔより大きい場合、トランジス
タ１２はオンとなり、トランジスタ１４はオフとなって
、その結果、理解されるようにトランジスタ１２゜１４
．１６は非飽和モードで動作されるためＩＴはトランジ
スタおよびダイオード２８．３０を流れる。反対に、入
力ＩＮＡおよびＩＮＢがＶＴより小さい場合、トランジ
スタ１２はオフとなり、電流１丁がトランジスタ１４お
よびダイオード３２．３４を流れる。この状態で、ダイ
オード３２．３４を流れる唯一の電流はエミッタ・フォ
ロワまたは出力３８に結合された次段論理回路が必要と
するベース電流であり、ここで次段回路が電流ＩＴによ
りバイアスされていると仮定すると、このベース電流は
１１／βに等しくなり、ここでβはベースが出力３′８
に結合され非飽和モードで動作されるトランジスタを有
する次段回路の順方向電流利得を示す。従って、出力３
８の論理信号は高出力状態９口と低出力状態Ｖ１で切り
換わるため、ダイオード負荷２８．３０における電圧振
幅は出力３８の電圧を比較することにより求めることが
できる。従って、論理出力状態は以下のようになる。
めには、トランジスタ１４のベースに入力ＩＮＡ、ＩＮ
Ｂ（入力１８．２０＞に印加される論理入力信号振幅の
２分の１に実質的に等しいスレシホールド基準電圧ｖ丁
を供給する必要がある。一般に、論理入力信号は前段の
ＤＬＥＣＬ回路から供給され、ここで論理振幅はダイオ
ード２８．３０に類似した一対のダイオード負荷におい
て得られる。ざらに、一般にＤＬＥ、ＣＬ回路１０の出
力は同様な論理回路の入力あるいはエミッタ・フォロワ
に供給される。従って、例えば、出力Ｑ （端子３８）
はトランジスタのベースに結合され、このトランジスタ
はそのベースにおける論理信号によってオン／オフされ
る。従って、ＤＬＥＣＬ回路１０を一例として用いると
、ＩＮＡ ｔｆｉ Ｖ Ｔより大きい場合、トランジス
タ１２はオンとなり、トランジスタ１４はオフとなって
、その結果、理解されるようにトランジスタ１２゜１４
．１６は非飽和モードで動作されるためＩＴはトランジ
スタおよびダイオード２８．３０を流れる。反対に、入
力ＩＮＡおよびＩＮＢがＶＴより小さい場合、トランジ
スタ１２はオフとなり、電流１丁がトランジスタ１４お
よびダイオード３２．３４を流れる。この状態で、ダイ
オード３２．３４を流れる唯一の電流はエミッタ・フォ
ロワまたは出力３８に結合された次段論理回路が必要と
するベース電流であり、ここで次段回路が電流ＩＴによ
りバイアスされていると仮定すると、このベース電流は
１１／βに等しくなり、ここでβはベースが出力３′８
に結合され非飽和モードで動作されるトランジスタを有
する次段回路の順方向電流利得を示す。従って、出力３
８の論理信号は高出力状態９口と低出力状態Ｖ１で切り
換わるため、ダイオード負荷２８．３０における電圧振
幅は出力３８の電圧を比較することにより求めることが
できる。従って、論理出力状態は以下のようになる。
■
ここでＶ およびＶＬは一般的なダイオード・型口
圧方程式により導き出される。
前述のように、スレシホールド電圧ＶＴは非平衡終端ダ
イオードの負荷出力振幅の中心値に設定しなければなら
ない。すなわち、 Ｖ、＝ （Ｖ口＋ＶＬ）／２ （３〉 ■ β ２（ｋＴ／ｑ）Ｉｎ（１）１／２ Ｓ 第４式は次のように整理できる。
イオードの負荷出力振幅の中心値に設定しなければなら
ない。すなわち、 Ｖ、＝ （Ｖ口＋ＶＬ）／２ （３〉 ■ β ２（ｋＴ／ｑ）Ｉｎ（１）１／２ Ｓ 第４式は次のように整理できる。
（４〉
（５〉
次に、第５式のＶＴの値の電圧を供給する本発明のスレ
シホールド電圧発生器の構成について述べる。
シホールド電圧発生器の構成について述べる。
第１図にもどり、ＤＬＥＣＬ回路１０の非平衡終端動作
を可能にするのに必要なＶＴを出力するスレシホールド
電圧発生器４２を示す。図示の発生器４２は、トランジ
スタ４４を有し、トランジスタ４４のエミッタは端子４
０に結合され、端子４０でスレシホールド電圧Ｖ丁が与
えられる。トランジスタ４４のコレクタは電源導体３６
に結合され、ダイオード４６は電源導体３６とトランジ
スタ４４のベースとの間で接続される。電流■Ｔをトラ
ンジスタ４４に流す電流源４８は、トランジスタ４４の
エミッタと電８！導体２４との間で結合される。
を可能にするのに必要なＶＴを出力するスレシホールド
電圧発生器４２を示す。図示の発生器４２は、トランジ
スタ４４を有し、トランジスタ４４のエミッタは端子４
０に結合され、端子４０でスレシホールド電圧Ｖ丁が与
えられる。トランジスタ４４のコレクタは電源導体３６
に結合され、ダイオード４６は電源導体３６とトランジ
スタ４４のベースとの間で接続される。電流■Ｔをトラ
ンジスタ４４に流す電流源４８は、トランジスタ４４の
エミッタと電８！導体２４との間で結合される。
トランジスタ４４は非飽和状態で動作されるため、ダイ
オード４６を介してトランジスタ４４に供給されるベー
ス電流は、第１近似でＩＴ／βに等しい。スレシホール
ド電圧発生器４２によりトランジスタ４４のエミッタに
おいて生成され、端子４０に供給されるｖ丁の値を求め
る。
オード４６を介してトランジスタ４４に供給されるベー
ス電流は、第１近似でＩＴ／βに等しい。スレシホール
ド電圧発生器４２によりトランジスタ４４のエミッタに
おいて生成され、端子４０に供給されるｖ丁の値を求め
る。
第６式と第５式を比較すると、トランジスタ４４のエミ
ッタで生成され端子４０に供給されるｖ丁の値は、ＤＬ
ＥＣ１回路１０のダイオード負荷における論理出力電圧
振幅の中心値に等しいことがわかる。
ッタで生成され端子４０に供給されるｖ丁の値は、ＤＬ
ＥＣ１回路１０のダイオード負荷における論理出力電圧
振幅の中心値に等しいことがわかる。
前述のように、ＤＬＥＣＬ回路１０の出力、例えば、端
子３８は、フィードバック・カウンタのような回路構成
において、次段ＤＬＥＣ１回路のトランジスタのベース
に結合されるだけでなく、別の入力にも結合され、その
ため口状態においてＩＴ／βの２つの係数成分はダイオ
ード負荷に流れる。この場合、第５式の第２項は （ｋ丁／Ｑ）Ｉｎ（２−工／Ｉｓ）に等しい。
子３８は、フィードバック・カウンタのような回路構成
において、次段ＤＬＥＣ１回路のトランジスタのベース
に結合されるだけでなく、別の入力にも結合され、その
ため口状態においてＩＴ／βの２つの係数成分はダイオ
ード負荷に流れる。この場合、第５式の第２項は （ｋ丁／Ｑ）Ｉｎ（２−工／Ｉｓ）に等しい。
β
第２図において、端子４０にて基準電圧ＶＴを供給する
第２実施例であるスレシホールド電圧発生器５０を示し
、ここで基準電圧ＶＴは第７式に等しい。
第２実施例であるスレシホールド電圧発生器５０を示し
、ここで基準電圧ＶＴは第７式に等しい。
（７）
故に、２つのＤＬＥＣＬ非平衡終端回路を駆動するため
にＤＬＥＣＬ回路１０のダイオード負荷が必要な場合、
電圧発生器回路５０は必要なスレシホールド電圧を与え
る。
にＤＬＥＣＬ回路１０のダイオード負荷が必要な場合、
電圧発生器回路５０は必要なスレシホールド電圧を与え
る。
図示のスレシホールド電圧発生器回路５０は、別のトラ
ンジスタ５２を有し、トランジスタ５２のコレクタ・エ
ミッタ導通路はトランジスタ４４のエミッタと電流源４
８との間で結合されている。
ンジスタ５２を有し、トランジスタ５２のコレクタ・エ
ミッタ導通路はトランジスタ４４のエミッタと電流源４
８との間で結合されている。
図示の電流源４８は、電流ＩＴを流すためにベースを電
圧ＶＢにバイアスしているトランジスタ５４によって構
成されてもよい。別のダイオード５６はトランジスタ４
４のベースとトランジスタ５２のベースとの間で結合さ
れており、トランジスタ５２も非飽和状態で動作される
。ベースと］レクタを短絡させてダイオードのアノード
を形成し、エミッタがダイオードのカソードを形成する
ＮＰＮトランジスタにより全てのダイオードを構成でき
ることが理解される。従って、トランジスタ４４および
ダイオード４６はダイオード負荷と同一にできるため、
ＶＴの大きさは、プロセスの変化である温度およびβの
変化に対して、ダイオード負荷における電圧振幅の中心
値に追従し中心値で維持される。
圧ＶＢにバイアスしているトランジスタ５４によって構
成されてもよい。別のダイオード５６はトランジスタ４
４のベースとトランジスタ５２のベースとの間で結合さ
れており、トランジスタ５２も非飽和状態で動作される
。ベースと］レクタを短絡させてダイオードのアノード
を形成し、エミッタがダイオードのカソードを形成する
ＮＰＮトランジスタにより全てのダイオードを構成でき
ることが理解される。従って、トランジスタ４４および
ダイオード４６はダイオード負荷と同一にできるため、
ＶＴの大きさは、プロセスの変化である温度およびβの
変化に対して、ダイオード負荷における電圧振幅の中心
値に追従し中心値で維持される。
（発明の効果〉
本発明に従えば、スレシホールド電圧を供給し、非平衡
終端動作ＤＬＥＣ１回路をバイアスする斬新なスレシホ
ールド電圧発生器が提供される。スレシホールド電圧の
値はＤＬＥＣＬ回路の非直線ダイオード負荷に追従し、
ダイオード負荷において生じる論理信号出力振幅の中心
値に実質的に等しくすることができる。
終端動作ＤＬＥＣ１回路をバイアスする斬新なスレシホ
ールド電圧発生器が提供される。スレシホールド電圧の
値はＤＬＥＣＬ回路の非直線ダイオード負荷に追従し、
ダイオード負荷において生じる論理信号出力振幅の中心
値に実質的に等しくすることができる。
第１図は、本発明の一実施例であるスレシホールド電圧
発生器回路を有する非平衡終端ＤＬＥＣＬ回路を示す。 第２図は、本発明の他の実施例であるスレシホールド電
圧発生器を示す回路図である。 １０゜ ４２゜ １２゜ １８゜ ２２゜ ２４゜ ２６゜ ２８゜ ４２゜ ５０゜ ５２゜ ５６゜ 、、ＤＬＥＣＬ回路１ ０．スレシホールド電圧発生器、 １４．１６．４４．、、 トランジスタ、２０、、、入
力、 ４８、、、電流源、 ３６、、、電源導体１ １．ダイオード負荷回路、 ３０．３２，３４，４６．、、ダイオード１９．スレシ
ホールド電圧発生器１ ９．スレシホールド電圧発生器、 ５４、、、トランジスタ１ ９．ダイオード。
発生器回路を有する非平衡終端ＤＬＥＣＬ回路を示す。 第２図は、本発明の他の実施例であるスレシホールド電
圧発生器を示す回路図である。 １０゜ ４２゜ １２゜ １８゜ ２２゜ ２４゜ ２６゜ ２８゜ ４２゜ ５０゜ ５２゜ ５６゜ 、、ＤＬＥＣＬ回路１ ０．スレシホールド電圧発生器、 １４．１６．４４．、、 トランジスタ、２０、、、入
力、 ４８、、、電流源、 ３６、、、電源導体１ １．ダイオード負荷回路、 ３０．３２，３４，４６．、、ダイオード１９．スレシ
ホールド電圧発生器１ ９．スレシホールド電圧発生器、 ５４、、、トランジスタ１ ９．ダイオード。
Claims (4)
- （１）出力において出力電圧を与える基準電圧発生器で
あって： 第１および第２電極ならびに制御電極を有し、前記第１
電極が出力に結合され、前記第２電極が第１電源導体に
結合される第１トランジスタ；前記第１電源導体と前記
第１トランジスタの前記制御電極との間で結合される第
１ダイオード手段；および 前記第１トランジスタの前記第１電極と第２電源コンダ
クタとの間で結合され、所定の電流を流す電流源手段； によって構成されることを特徴とする基準電圧発生器。 - （２）第１および第２電極ならびに制御電極を有し、前
記第２電極が前記第１トランジスタの前記第１電極に結
合され、前記第１電極が前記電流源手段に結合される第
２トランジスタ；および前記第１トランジスタの前記制
御電極と前記第２トランジスタの前記制御電極との間で
結合される第２ダイオード手段； によって構成されることを特徴とする請求項１記載の発
生器。 - （３）エミッタが電流源に相互接続された少なくとも第
１および第２トランジスタを有し、ダイオード負荷回路
が第１および第２トランジスタのそれぞれのコレクタに
結合され、第１トランジスタのベースが入力に結合され
、その入力に論理入力信号が供給されるダイオード負荷
のエミッタ結合論理回路であって、 第２トランジスタのベースに結合されたエミッタ、第１
電源導体に結合されたコレクタおよびベースを有する別
のトランジスタを含み第２トランジスタのベースにスレ
シホールド電圧を供給するスレシホールド電圧発生回路
； 前記第１電源導体と前記別のトランジスタの前記ベース
との間に結合されたダイオード；および前記別のトラン
ジスタの前記エミッタと第２電源導体との間で結合され
電流を流す電流源手段であって、その電流の大きさが電
流源の供給する電流の大きさと実質的に等しい電流源手
段を有するスレシホールド電圧発生器回路； によって構成されることを特徴とする改善されたダイオ
ード負荷のエミッタ結合論理回路。 - （４）前記スレシホールド電圧発生器は、前記別のトラ
ンジスタの前記エミッタに結合されたコレクタ、前記電
流源手段に結合されたエミッタおよびベースを有するさ
らに別のトランジスタ；ならびに 前記別のトランジスタのベースと前記さらに別のトラン
ジスタのベースとの間で結合された別のダイオード； を有することを特徴とする請求項３記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US443,790 | 1989-11-30 | ||
| US07/443,790 US5059826A (en) | 1989-11-30 | 1989-11-30 | Voltage threshold generator for use in diode load emitter coupled logic circuits |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03186014A true JPH03186014A (ja) | 1991-08-14 |
Family
ID=23762218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2326078A Pending JPH03186014A (ja) | 1989-11-30 | 1990-11-29 | エミッタ結合論理回路用スレシホールド電圧発生器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5059826A (ja) |
| EP (1) | EP0430653B1 (ja) |
| JP (1) | JPH03186014A (ja) |
| DE (1) | DE69022001T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69124176T2 (de) * | 1990-08-29 | 1997-07-10 | Motorola Inc | Logischer BICMOS Schaltkreis mit einem CML-Ausgang |
| DE4337511A1 (de) * | 1993-11-03 | 1995-05-04 | Siemens Ag | Inverterstufe |
| US8373318B2 (en) | 2010-04-30 | 2013-02-12 | Hamilton Sundstrand Corporation | Terminal lead insulator assembly for wound field synchronous machine |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2534752A1 (fr) * | 1982-10-18 | 1984-04-20 | Radiotechnique Compelec | Circuit convertisseur de niveaux de signaux entre une logique de type saturee et une logique de type non saturee |
| US4585957A (en) * | 1983-04-25 | 1986-04-29 | Motorola Inc. | Diode load emitter coupled logic circuits |
| JPH0638217B2 (ja) * | 1985-11-30 | 1994-05-18 | 株式会社東芝 | 熱保護回路 |
| US4806796A (en) * | 1988-03-28 | 1989-02-21 | Motorola, Inc. | Active load for emitter coupled logic gate |
-
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-
1990
- 1990-11-27 EP EP90312897A patent/EP0430653B1/en not_active Expired - Lifetime
- 1990-11-27 DE DE69022001T patent/DE69022001T2/de not_active Expired - Fee Related
- 1990-11-29 JP JP2326078A patent/JPH03186014A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0430653B1 (en) | 1995-08-30 |
| DE69022001D1 (de) | 1995-10-05 |
| EP0430653A3 (en) | 1991-07-24 |
| US5059826A (en) | 1991-10-22 |
| EP0430653A2 (en) | 1991-06-05 |
| DE69022001T2 (de) | 1996-05-02 |
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