JPS62165431A - エミツタ結合ａｎｄゲ−ト回路 - Google Patents
エミツタ結合ａｎｄゲ−ト回路Info
- Publication number
- JPS62165431A JPS62165431A JP705286A JP705286A JPS62165431A JP S62165431 A JPS62165431 A JP S62165431A JP 705286 A JP705286 A JP 705286A JP 705286 A JP705286 A JP 705286A JP S62165431 A JPS62165431 A JP S62165431A
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- JP
- Japan
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- turned
- terminal
- circuit
- transistor
- gate circuit
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
- H03K19/0866—Stacked emitter coupled logic
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｕ発明の背景と目的コ
本発明はエミッタ結合ＡＮＤゲート回路に関するもので
ある。
ある。
従来のエミッタ結合ＡＮＤゲート回路を第２図により説
明する。図において１，２および３，４はそれぞれ差動
的に構成されたトランジスタ対、５は出力信号用トラン
ジスタ、６は定電流源を構成するトランジスタ７および
８は入力信号回路のトランジスタおよびダイオード、９
，１０．１１は定電圧源、１２，１３，１４，１５．１
６゜１７はそれぞれ抵抗である。ａ、ｂは入力信号端子
、Ｃは出力信号端子、ｄ、ｅは電源端子を示す。
明する。図において１，２および３，４はそれぞれ差動
的に構成されたトランジスタ対、５は出力信号用トラン
ジスタ、６は定電流源を構成するトランジスタ７および
８は入力信号回路のトランジスタおよびダイオード、９
，１０．１１は定電圧源、１２，１３，１４，１５．１
６゜１７はそれぞれ抵抗である。ａ、ｂは入力信号端子
、Ｃは出力信号端子、ｄ、ｅは電源端子を示す。
この回路では入力信号端子ａ、ｂが共に高レベル（以下
“Ｈｔｔと称する）のとき出力信号端子Ｃに“Ｈｔｐを
生じ、入力端子ａ、ｂのいずれか一方が低レベル（以下
゛Ｌ ＰＩと称する）のとき、出力信号端子Ｃに′Ｌ″
を生ずる。
“Ｈｔｔと称する）のとき出力信号端子Ｃに“Ｈｔｐを
生じ、入力端子ａ、ｂのいずれか一方が低レベル（以下
゛Ｌ ＰＩと称する）のとき、出力信号端子Ｃに′Ｌ″
を生ずる。
第２図の回路で各トランジスタを飽和させず能動領域で
動作させるには各トランジスタのコレクタ電位はそれぞ
れのベース電位より高くする必要があり、端子ｄ、ｅの
電源電圧は４Ｖ以上必要である。これより低い電源電圧
で動作させるには出力信号の娠幅を小さくしなければな
らない。出力信号の振幅を小さくせず、がつ電ｉ電圧を
より低くして動作させるには、トランジスタ６、定電圧
源１１、抵抗１４で構成される定電流源に加わる電圧を
小ざくすればよく、この定電流回路を抵抗で置換えれば
よいが、単に抵抗に置換えただけではこの抵抗を流れる
電流が入力信号によって変化するので、トランジスタ１
〜４の動作点が異なり、＋ｉ Ｌ ＊を信号時の出力レ
ベルが変動するというきらいがある。
動作させるには各トランジスタのコレクタ電位はそれぞ
れのベース電位より高くする必要があり、端子ｄ、ｅの
電源電圧は４Ｖ以上必要である。これより低い電源電圧
で動作させるには出力信号の娠幅を小さくしなければな
らない。出力信号の振幅を小さくせず、がつ電ｉ電圧を
より低くして動作させるには、トランジスタ６、定電圧
源１１、抵抗１４で構成される定電流源に加わる電圧を
小ざくすればよく、この定電流回路を抵抗で置換えれば
よいが、単に抵抗に置換えただけではこの抵抗を流れる
電流が入力信号によって変化するので、トランジスタ１
〜４の動作点が異なり、＋ｉ Ｌ ＊を信号時の出力レ
ベルが変動するというきらいがある。
本発明の目的は、低電源電圧で動作するエミッタ結合Ａ
ＮＤゲート回路を提供するにおる。
ＮＤゲート回路を提供するにおる。
［発明の概要］
本発明は、差動対に構成された二組のトランジスタ回路
と定電流用トランジスタ回路とが、それぞれカスケード
に接続された論理回路を有し、二つの入力信号の論理積
を出力信号とするエミッタ結合ＡＮＤゲート回路におい
て、前記定電流用トランジスタ回路の代りに単一の抵抗
素子を用い、前記入力信号回路の一方に差動対に構成さ
れたゲート回路が設けてあることを特徴とし、回路を低
電圧電源で動作させるようにして目的の達成を計ったも
のである。
と定電流用トランジスタ回路とが、それぞれカスケード
に接続された論理回路を有し、二つの入力信号の論理積
を出力信号とするエミッタ結合ＡＮＤゲート回路におい
て、前記定電流用トランジスタ回路の代りに単一の抵抗
素子を用い、前記入力信号回路の一方に差動対に構成さ
れたゲート回路が設けてあることを特徴とし、回路を低
電圧電源で動作させるようにして目的の達成を計ったも
のである。
［発明の実施例コ
本発明の一実施例を図により説明する。第１図は本発明
のエミッタ結合ＡＮＤゲート回路の一実施例の回路図を
示す。第２図と同一部品には同一符号を用いている。
のエミッタ結合ＡＮＤゲート回路の一実施例の回路図を
示す。第２図と同一部品には同一符号を用いている。
図において１８はトランジスタ、１９はダイオードで、
これらはトランジスタ４のベース電流を制御する。２０
．２１は差動回路を構成するトランジスタ、２２は基準
電圧を与える定電圧源、２３．２４，２５，２６．２７
はそれぞれ抵抗である。トランジスタ２０，２１、定電
圧源２２、抵抗２３，２４，２５．２６で構成される回
路が入力信号端子すに入る信号のゲート回路となる。
これらはトランジスタ４のベース電流を制御する。２０
．２１は差動回路を構成するトランジスタ、２２は基準
電圧を与える定電圧源、２３．２４，２５，２６．２７
はそれぞれ抵抗である。トランジスタ２０，２１、定電
圧源２２、抵抗２３，２４，２５．２６で構成される回
路が入力信号端子すに入る信号のゲート回路となる。
この実施例の回路では、いま端子すの入力信号がＬ″と
すると、トランジスタ２０がオフ（Ｏｆｆ）、トランジ
スタ２１がオン（Ｏｎ）となり、この動作によってトラ
ンジスタ７、トランジスタ３がｏｆｆ、トランジスタ１
８、トランジスタ４がｏｎとなる。トランジスタ４がｏ
ｎとなるのでトランジスタ５はｏｆｆとなり、端子Ｃの
出力信号は１４１ Ｉ＋となる。この場合、端子ａに入
る入力信号は１１ Ｈｕまたは“Ｌ Ｉ＋であっても同
じである。次に端子すの入力信号が“′Ｈ″とすると、
トランジスタ２０がＯｎ、トランジスタ２１がｏｆｆ、
トランジスタ７および３がＯｎ、トランジスタ１８およ
び４がｏｆｆとなる。このとき端子ａの入力信号をｌ（
１９７とすると、トランジスタ１がｏｆｆ、トランジス
タ２がｏｎとなり端子Ｃの出力信号はＬ Ｉ＋となる。
すると、トランジスタ２０がオフ（Ｏｆｆ）、トランジ
スタ２１がオン（Ｏｎ）となり、この動作によってトラ
ンジスタ７、トランジスタ３がｏｆｆ、トランジスタ１
８、トランジスタ４がｏｎとなる。トランジスタ４がｏ
ｎとなるのでトランジスタ５はｏｆｆとなり、端子Ｃの
出力信号は１４１ Ｉ＋となる。この場合、端子ａに入
る入力信号は１１ Ｈｕまたは“Ｌ Ｉ＋であっても同
じである。次に端子すの入力信号が“′Ｈ″とすると、
トランジスタ２０がＯｎ、トランジスタ２１がｏｆｆ、
トランジスタ７および３がＯｎ、トランジスタ１８およ
び４がｏｆｆとなる。このとき端子ａの入力信号をｌ（
１９７とすると、トランジスタ１がｏｆｆ、トランジス
タ２がｏｎとなり端子Ｃの出力信号はＬ Ｉ＋となる。
また、端子ａ、ｂの入力信号が共に“ＨＩ＋の場合は、
トランジスタ１、トランジスタ２０１トランジスタ３が
ｏｎとなり、トランジスタ２．４および２１がｏｆｆと
なる。
トランジスタ１、トランジスタ２０１トランジスタ３が
ｏｎとなり、トランジスタ２．４および２１がｏｆｆと
なる。
したがってトランジスタ５がｏｎとなり端子Ｃには“Ｈ
１１の出力信号が生じて論理積演算が行なわれることに
なる。
１１の出力信号が生じて論理積演算が行なわれることに
なる。
この回路では第２図に示すトランジスタ６、定電圧源１
１、抵抗１４で構成される定電流源が除かれ、抵抗１４
のみで置換えられているので、トランジスタ６のコレク
タ、エミッタ間に加わる電圧が不要となり、従来の回路
に比べ約１Ｖ低い電源電圧で動作することが可能となる
。
１、抵抗１４で構成される定電流源が除かれ、抵抗１４
のみで置換えられているので、トランジスタ６のコレク
タ、エミッタ間に加わる電圧が不要となり、従来の回路
に比べ約１Ｖ低い電源電圧で動作することが可能となる
。
なお、トランジスタ３，４で構成される差動回路は、同
じくトランジスタ２０．２１による差動回路で制御され
、“ＨＩＴレベルの入力信号が両者とも等しく、抵抗１
４を流れる電流は一定となり、端子Ｃに生ずる“Ｌ Ｏ
信号のレベルは変動しない。
じくトランジスタ２０．２１による差動回路で制御され
、“ＨＩＴレベルの入力信号が両者とも等しく、抵抗１
４を流れる電流は一定となり、端子Ｃに生ずる“Ｌ Ｏ
信号のレベルは変動しない。
このように本実施例を用いることにより、第２図に示す
トランジスタ６のコレクタ、エミッタ間電圧が不要とな
るので、従来の場合よりも電源電圧が約１■低い約３Ｖ
で動作させることができる。
トランジスタ６のコレクタ、エミッタ間電圧が不要とな
るので、従来の場合よりも電源電圧が約１■低い約３Ｖ
で動作させることができる。
出力“Ｈｔｐの振幅も低下せず従来のエミッタ結合回路
と同じく約０．８Ｖ（ピーク−ピーク）とすることがで
きる。
と同じく約０．８Ｖ（ピーク−ピーク）とすることがで
きる。
［発明の効果］
本発明によれば、低電源電圧で動作するエミッタ結合Ａ
ＮＤゲート回路を提供することができる。
ＮＤゲート回路を提供することができる。
第１図は本発明のエミッタ結合ＡＮＤゲート回路の一実
施例の回路図、第２図は従来例の回路図である。 １〜７，１８，２０．２１・・・トランジスタ、８．１
９・・・ダイオード、 ９〜１１．２２・・・定電圧源、 １２〜１７．２３〜２７・・・抵抗。
施例の回路図、第２図は従来例の回路図である。 １〜７，１８，２０．２１・・・トランジスタ、８．１
９・・・ダイオード、 ９〜１１．２２・・・定電圧源、 １２〜１７．２３〜２７・・・抵抗。
Claims (1)
- （１）差動対に構成された二組のトランジスタ回路と定
電流用トランジスタ回路とが、それぞれカスケードに接
続された論理回路を有し、二つの入力信号の論理積を出
力信号とするエミッタ結合ＡＮＤゲート回路において、
前記定電流用トランジスタ回路代りに単一抵抗素子を用
い、前記入力信号回路の一方に差動対に構成されたゲー
ト回路が設けてあることを特徴とするエミッタ結合ＡＮ
Ｄゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP705286A JPS62165431A (ja) | 1986-01-16 | 1986-01-16 | エミツタ結合ａｎｄゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP705286A JPS62165431A (ja) | 1986-01-16 | 1986-01-16 | エミツタ結合ａｎｄゲ−ト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62165431A true JPS62165431A (ja) | 1987-07-22 |
Family
ID=11655289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP705286A Pending JPS62165431A (ja) | 1986-01-16 | 1986-01-16 | エミツタ結合ａｎｄゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62165431A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100560922B1 (ko) | 2004-08-09 | 2006-03-14 | 엘지이노텍 주식회사 | 아이씨 구동회로 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52132767A (en) * | 1976-04-30 | 1977-11-07 | Toshiba Corp | Logic circuit |
| JPS533049A (en) * | 1976-06-30 | 1978-01-12 | Hitachi Ltd | Logical circuit |
-
1986
- 1986-01-16 JP JP705286A patent/JPS62165431A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52132767A (en) * | 1976-04-30 | 1977-11-07 | Toshiba Corp | Logic circuit |
| JPS533049A (en) * | 1976-06-30 | 1978-01-12 | Hitachi Ltd | Logical circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100560922B1 (ko) | 2004-08-09 | 2006-03-14 | 엘지이노텍 주식회사 | 아이씨 구동회로 |
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