JP2944253B2 - 論理信号伝達回路 - Google Patents
論理信号伝達回路Info
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Description
【０００１】
【技術分野】本発明は論理信号伝達回路に関し、特に双
方向信号の伝搬を行う双方向特性を有する論理信号伝達
回路に関するものである。
方向信号の伝搬を行う双方向特性を有する論理信号伝達
回路に関するものである。
【０００２】
【従来技術】従来のかかる双方向性の論理信号伝達回路
は３ステートバッファ回路を用いて構成されている。図
６は３ステートバッファ回路を用いた双方向信号伝達回
路の例を示す図であり、（Ａ）は左から右へ向けて信号
を伝搬する例であり、（Ｂ）は右から左へ向けて伝搬す
る例を示す。
は３ステートバッファ回路を用いて構成されている。図
６は３ステートバッファ回路を用いた双方向信号伝達回
路の例を示す図であり、（Ａ）は左から右へ向けて信号
を伝搬する例であり、（Ｂ）は右から左へ向けて伝搬す
る例を示す。
【０００３】３ステートバッファ７０ａ，７０ｂは入力
端子４ａ，４ｂ、出力端子６ａ，６ｂ及びイネーブル端
子７１ａ，７１ｂを夫々有している。これ等３ステート
バッファ７０ａ，７０ｂはイネーブル端子がＨ（ハイレ
ベル）のとき、入力端子の論理入力を出力端子へ導出
し、Ｌ（ローレベル）のとき、出力端子がハイインピー
ダンスとなるものである。
端子４ａ，４ｂ、出力端子６ａ，６ｂ及びイネーブル端
子７１ａ，７１ｂを夫々有している。これ等３ステート
バッファ７０ａ，７０ｂはイネーブル端子がＨ（ハイレ
ベル）のとき、入力端子の論理入力を出力端子へ導出
し、Ｌ（ローレベル）のとき、出力端子がハイインピー
ダンスとなるものである。
【０００４】図６（Ａ）に示す例では、バッファ７０ａ
のイネーブル端子７１ａをＨとして信号伝搬状態にし、
またバッファ７０ｂのイネーブル端子７１ｂをＬとして
ハイインピーダンス状態にすることにより、入力端子４
ａの論理信号を出力バッファ７２ｂを介して伝搬してい
る。
のイネーブル端子７１ａをＨとして信号伝搬状態にし、
またバッファ７０ｂのイネーブル端子７１ｂをＬとして
ハイインピーダンス状態にすることにより、入力端子４
ａの論理信号を出力バッファ７２ｂを介して伝搬してい
る。
【０００５】図６（Ｂ）に示す例では、上とは逆に、バ
ッファ７０ａをハイインピーダンス状態とし、バッファ
７０ｂを信号伝搬状態とすることにより、入力端子４ｂ
の論理信号を出力バッファ７２ａを介して伝搬してい
る。
ッファ７０ａをハイインピーダンス状態とし、バッファ
７０ｂを信号伝搬状態とすることにより、入力端子４ｂ
の論理信号を出力バッファ７２ａを介して伝搬してい
る。
【０００６】この様な従来の回路では、いずれか一方の
３ステートバッファの出力端子を高インピーダンスとし
て他方の論理信号のみを伝搬させる必要があり、両方の
論理信号を同時に双方向伝搬させることはできないとい
う欠点がある。
３ステートバッファの出力端子を高インピーダンスとし
て他方の論理信号のみを伝搬させる必要があり、両方の
論理信号を同時に双方向伝搬させることはできないとい
う欠点がある。
【０００７】
【発明の目的】本発明の目的は、同時に双方向へ論理信
号を伝搬可能とした論理信号伝達回路を提供することで
ある。
号を伝搬可能とした論理信号伝達回路を提供することで
ある。
【０００８】
【発明の構成】本発明による論理信号伝達回路は、入力
信号の供給を受ける入力端子と、出力信号を導出する出
力端子と、外部からの電位レベル信号の供給を受けると
共に前記入力信号のレベルに応じた電位レベル信号を外
部へ供給するための双方向端子と、前記入力端子に供給
された入力信号を受け前記電位レベル信号を生成する入
力部と、前記入力信号と前記双方向端子の電位レベルと
を入力としてこれ等２つの入力により決定される論理レ
ベルの信号を生成する出力レベル設定部と、この論理レ
ベルに応じた出力論理信号を前記出力端子へ導出する出
力部とを含むことを特徴とする。
信号の供給を受ける入力端子と、出力信号を導出する出
力端子と、外部からの電位レベル信号の供給を受けると
共に前記入力信号のレベルに応じた電位レベル信号を外
部へ供給するための双方向端子と、前記入力端子に供給
された入力信号を受け前記電位レベル信号を生成する入
力部と、前記入力信号と前記双方向端子の電位レベルと
を入力としてこれ等２つの入力により決定される論理レ
ベルの信号を生成する出力レベル設定部と、この論理レ
ベルに応じた出力論理信号を前記出力端子へ導出する出
力部とを含むことを特徴とする。
【０００９】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。
る。
【００１０】図１は本発明の実施例を示す回路図であ
り、入力部６１と、出力レベル設定部６２と、出力部６
３と、入力端子４と、双方向端子５と、出力端子６とか
らなる。
り、入力部６１と、出力レベル設定部６２と、出力部６
３と、入力端子４と、双方向端子５と、出力端子６とか
らなる。
【００１１】図２〜図５は図１の単体回路を夫々２組づ
つ（６０ａ，６０ｂとして示しており、同一構成であ
る）用いて、双方向信号の同時伝搬を可能としたもので
ある。
つ（６０ａ，６０ｂとして示しており、同一構成であ
る）用いて、双方向信号の同時伝搬を可能としたもので
ある。
【００１２】先ず、図１を参照すると、入力部６１は基
本的にエミッタフォロワ回路とＥＣＬ（エミッタカップ
ルドロジック）回路とからなっている。入力端子４の入
力信号はエミッタフォロワ回路をなすトランジスタ１０
のベース入力となり、このトランジスタ１０のコレクタ
は正電源＋ＶD に接続されており、このエミッタフォロ
ワ出力は抵抗４１，４２により分圧される。この分圧抵
抗４１，４２は基準電位であるアース電位と負電源−Ｖ
C との間に設けられている。
本的にエミッタフォロワ回路とＥＣＬ（エミッタカップ
ルドロジック）回路とからなっている。入力端子４の入
力信号はエミッタフォロワ回路をなすトランジスタ１０
のベース入力となり、このトランジスタ１０のコレクタ
は正電源＋ＶD に接続されており、このエミッタフォロ
ワ出力は抵抗４１，４２により分圧される。この分圧抵
抗４１，４２は基準電位であるアース電位と負電源−Ｖ
C との間に設けられている。
【００１３】この分圧出力は次段のエミッタフォロワト
ランジスタ１１のベース入力となり、このトランジスタ
１１のコレクタはアース電位に接続され、エミッタはダ
イオード３０と抵抗４０との直列回路を介して負電源−
ＶC に接続されている。
ランジスタ１１のベース入力となり、このトランジスタ
１１のコレクタはアース電位に接続され、エミッタはダ
イオード３０と抵抗４０との直列回路を介して負電源−
ＶC に接続されている。
【００１４】このエミッタフォロワトランジスタ１１の
エミッタ出力はＥＣＬ回路の一方のトランジスタ１２の
ベース入力となっており、他方のトランジスタ１３のベ
ースには、ダイオード３１と抵抗４４との直列回路によ
る基準バイアスが印加されている。この直列回路はアー
ス電位と負電源−ＶC との間に設けられている。
エミッタ出力はＥＣＬ回路の一方のトランジスタ１２の
ベース入力となっており、他方のトランジスタ１３のベ
ースには、ダイオード３１と抵抗４４との直列回路によ
る基準バイアスが印加されている。この直列回路はアー
ス電位と負電源−ＶC との間に設けられている。
【００１５】トランジスタ１２，１３は定電流源５０に
より電流供給されており、トランジスタ１２のコレクタ
は抵抗４３を介してアース電位に、トランジスタ１３の
コレクタは直接アース電位に夫々接続されている。
より電流供給されており、トランジスタ１２のコレクタ
は抵抗４３を介してアース電位に、トランジスタ１３の
コレクタは直接アース電位に夫々接続されている。
【００１６】このＥＣＬ回路の出力、すなわちトランジ
スタ１２のコレクタ出力点が双方向端子５となってお
り、この双方向端子５の電位Ｖ5 が図２〜図５に示した
他方の回路へ供給されると共に、自回路の出力レベル設
定部６２へ供給される。以上の構成が入力部６１となっ
ている。
スタ１２のコレクタ出力点が双方向端子５となってお
り、この双方向端子５の電位Ｖ5 が図２〜図５に示した
他方の回路へ供給されると共に、自回路の出力レベル設
定部６２へ供給される。以上の構成が入力部６１となっ
ている。
【００１７】出力レベル設定部６２は基本的にトランジ
スタ１４〜１９による縦型２段ＥＣＬ回路構成となって
いる。一段目のＥＣＬ回路はトランジスタ１８，１９と
定電流源５１とを有しており、トランジスタ１９のベー
スには、入力部６１内のダイオード３０と抵抗４０との
直列接続点の電位が入力され、トランジスタ１８のベー
スには、抵抗４７，ダイオード３２，３３及び抵抗４８
の直列回路による基準バイアスが印加されている。この
直列回路はアース電位と負電源−ＶC との間に設けられ
ている。
スタ１４〜１９による縦型２段ＥＣＬ回路構成となって
いる。一段目のＥＣＬ回路はトランジスタ１８，１９と
定電流源５１とを有しており、トランジスタ１９のベー
スには、入力部６１内のダイオード３０と抵抗４０との
直列接続点の電位が入力され、トランジスタ１８のベー
スには、抵抗４７，ダイオード３２，３３及び抵抗４８
の直列回路による基準バイアスが印加されている。この
直列回路はアース電位と負電源−ＶC との間に設けられ
ている。
【００１８】トランジスタ１８，１９の各コレクタに２
段目のＥＣＬ回路が夫々接続されている。一方のＥＣＬ
回路はトランジスタ１４，１５からなり、トランジスタ
１４のベースには、ダイオード３１と抵抗４４との直列
回路による基準バイアスが印加されている。この直列回
路はアース電位と負電源−ＶC との間に設けられてい
る。トランジスタ１５のベースには双方向端子５の電位
Ｖ5が入力されている。
段目のＥＣＬ回路が夫々接続されている。一方のＥＣＬ
回路はトランジスタ１４，１５からなり、トランジスタ
１４のベースには、ダイオード３１と抵抗４４との直列
回路による基準バイアスが印加されている。この直列回
路はアース電位と負電源−ＶC との間に設けられてい
る。トランジスタ１５のベースには双方向端子５の電位
Ｖ5が入力されている。
【００１９】他方のＥＣＬ回路はトランジスタ１６，１
７からなり、トランジスタ１６のベースには双方向端子
の電位Ｖ5 が印加され、トランジスタ１７のベースに
は、抵抗４７を介してアース電位が供給されている。
７からなり、トランジスタ１６のベースには双方向端子
の電位Ｖ5 が印加され、トランジスタ１７のベースに
は、抵抗４７を介してアース電位が供給されている。
【００２０】そして、トランジスタ１４と１６のコレク
タが共通コレクタ負荷抵抗４５を介して正電源＋ＶD に
接続され、トランジスタ１５と１７とのコレクタが共通
コレクタ負荷抵抗４６を介して正電源＋ＶD に接続され
ている。これ等両コレクタ負荷抵抗４５，４６により出
力レベル設定部６２の出力が導出される。以上の構成が
出力レベル設定部６２である。
タが共通コレクタ負荷抵抗４５を介して正電源＋ＶD に
接続され、トランジスタ１５と１７とのコレクタが共通
コレクタ負荷抵抗４６を介して正電源＋ＶD に接続され
ている。これ等両コレクタ負荷抵抗４５，４６により出
力レベル設定部６２の出力が導出される。以上の構成が
出力レベル設定部６２である。
【００２１】出力部６３は基本的にトーテムポール回路
構成である。出力レベル設定部６２の一対の相補出力は
トーテムポール接続された一対のトランジスタ２０，２
１の両ベース入力となる。このトーテムポール回路は正
電源＋ＶD とアース電位との間に接続されており、出力
レベル設定回路６２からの出力信号を、ＴＴＬ論理レベ
ルに変換している。尚、抵抗４９はトランジスタ２０の
コレクタ抵抗である。
構成である。出力レベル設定部６２の一対の相補出力は
トーテムポール接続された一対のトランジスタ２０，２
１の両ベース入力となる。このトーテムポール回路は正
電源＋ＶD とアース電位との間に接続されており、出力
レベル設定回路６２からの出力信号を、ＴＴＬ論理レベ
ルに変換している。尚、抵抗４９はトランジスタ２０の
コレクタ抵抗である。
【００２２】次に、本発明の実施例の動作を図２〜図５
を参照して説明する。本発明の動作例としては図２〜図
５に示す４つの例がある。
を参照して説明する。本発明の動作例としては図２〜図
５に示す４つの例がある。
【００２３】図２に示す第１の例では、単体回路（図１
の回路）６０ａ，６０ｂの入力端子４ａ，４ｂに共にＨ
を入力すると各出力端子６ａ，６ｂに共にＨを出力する
場合である。
の回路）６０ａ，６０ｂの入力端子４ａ，４ｂに共にＨ
を入力すると各出力端子６ａ，６ｂに共にＨを出力する
場合である。
【００２４】トランジスタ１０，１１は２段接続構成の
エミッタフォロワ回路であるため、回路６０ａの入力端
子４ａにＨが入力されると、ＥＣＬ回路のトランジスタ
１２がオンとなり、トランジスタ１３がオフとなる。よ
って抵抗４３に電流が流れる。
エミッタフォロワ回路であるため、回路６０ａの入力端
子４ａにＨが入力されると、ＥＣＬ回路のトランジスタ
１２がオンとなり、トランジスタ１３がオフとなる。よ
って抵抗４３に電流が流れる。
【００２５】他方の回路６０ｂについても全く同様であ
る。そこで、定電流源５０の電流をＩ1 とし、抵抗４３
の抵抗値をＲ43とすると、双方向端子５ａ，５ｂ（共通
接続して用いる）の電位Ｖ5 は、 Ｖ5 ＝−Ｒ43・Ｉ1 …（１） となる。
る。そこで、定電流源５０の電流をＩ1 とし、抵抗４３
の抵抗値をＲ43とすると、双方向端子５ａ，５ｂ（共通
接続して用いる）の電位Ｖ5 は、 Ｖ5 ＝−Ｒ43・Ｉ1 …（１） となる。
【００２６】また、回路６０ａ，６０ｂ共にダイオード
３０のカソード電位もＨとなっているので、ＥＣＬ回路
のトランジスタ１９がオンとなる。
３０のカソード電位もＨとなっているので、ＥＣＬ回路
のトランジスタ１９がオンとなる。
【００２７】ここで、定電流源５１の電流をＩ2 、抵抗
４７の抵抗値をＲ47、抵抗４７に流れる電流をＩ3 と
し、またダイオードの順方向電圧降下をＶ5 としたと
き、 ０＞−Ｒ47・Ｉ3 ＞−（1/2 ）・Ｒ43・Ｉ1 ＞−Ｖf ＞−Ｒ43・Ｉ1 …（２） となる様に、夫々の値を設定する。
４７の抵抗値をＲ47、抵抗４７に流れる電流をＩ3 と
し、またダイオードの順方向電圧降下をＶ5 としたと
き、 ０＞−Ｒ47・Ｉ3 ＞−（1/2 ）・Ｒ43・Ｉ1 ＞−Ｖf ＞−Ｒ43・Ｉ1 …（２） となる様に、夫々の値を設定する。
【００２８】上記（１）及び（２）式から、ＥＣＬ回路
のトランジスタ１４はオフで、トランジスタ１５はオン
となるので、抵抗４５に電流は流れず、抵抗４６に電流
Ｉ2が流れる。よって、トーテムポール出力部のトラン
ジスタ２０がオンとなり、トランジスタ２１がオフとな
り、回路６０ａ，６０ｂ共に出力端子６ａ，６ｂにはＨ
が出力されることになる。
のトランジスタ１４はオフで、トランジスタ１５はオン
となるので、抵抗４５に電流は流れず、抵抗４６に電流
Ｉ2が流れる。よって、トーテムポール出力部のトラン
ジスタ２０がオンとなり、トランジスタ２１がオフとな
り、回路６０ａ，６０ｂ共に出力端子６ａ，６ｂにはＨ
が出力されることになる。
【００２９】次に、図３に示す如く、回路６０ａ，６０
ｂの入力端子４ａ，４ｂ共にＬを入力したとき、両出力
端子６ａ，６ｂ共にＬを出力する場合を説明する。
ｂの入力端子４ａ，４ｂ共にＬを入力したとき、両出力
端子６ａ，６ｂ共にＬを出力する場合を説明する。
【００３０】この場合、両回路共にトランジスタ１０，
１１はオフとなり、ＥＣＬ回路のトランジスタ１２がオ
フで、トランジスタ１３がオンとなる。よって抵抗４３
には電流が流れず、双方向端子５の電位Ｖ5 は、 Ｖ5 ＝０…（３） となる。
１１はオフとなり、ＥＣＬ回路のトランジスタ１２がオ
フで、トランジスタ１３がオンとなる。よって抵抗４３
には電流が流れず、双方向端子５の電位Ｖ5 は、 Ｖ5 ＝０…（３） となる。
【００３１】回路６０ａ，６０ｂ共にダイオード３０の
カソード電位はＬであるため、ＥＣＬ回路のトランジス
タ１８がオンし、式（２）（３）よりトランジスタ１６
がオンとなる。よって、抵抗４５に電流が流れ、トラン
ジスタ２１がオンとなり、回路６０ａ，６０ｂの出力端
子６ａ，６ｂ共にＬとなる。
カソード電位はＬであるため、ＥＣＬ回路のトランジス
タ１８がオンし、式（２）（３）よりトランジスタ１６
がオンとなる。よって、抵抗４５に電流が流れ、トラン
ジスタ２１がオンとなり、回路６０ａ，６０ｂの出力端
子６ａ，６ｂ共にＬとなる。
【００３２】次に、図４に示す如く、回路６０ａの入力
端子４ａにＬを、回路６０ｂの入力端子４ｂにＨを夫々
入力した場合、回路６０ａの出力端子６ａにはＨが、回
路６０ｂの出力端子６ｂにはＬが夫々出力される場合を
説明する。
端子４ａにＬを、回路６０ｂの入力端子４ｂにＨを夫々
入力した場合、回路６０ａの出力端子６ａにはＨが、回
路６０ｂの出力端子６ｂにはＬが夫々出力される場合を
説明する。
【００３３】回路６０ａにおいて、入力端子４ａにＬが
入力されると、ＥＣＬ回路のトランジスタ１２がオフ
し、トランジスタ１３がオンとなる。回路６０ｂにおい
ては逆にトランジスタ１２がオンし、トランジスタ１３
がオフとなる。
入力されると、ＥＣＬ回路のトランジスタ１２がオフ
し、トランジスタ１３がオンとなる。回路６０ｂにおい
ては逆にトランジスタ１２がオンし、トランジスタ１３
がオフとなる。
【００３４】従って、双方向端子の電位Ｖ5 は、 Ｖ5 ＝−（1/2 ）・Ｒ43・Ｉ1 …（４） となる。
【００３５】回路６０ａにおいて、ダイオード３０のカ
ソード電位はＬとなっているので、ＥＣＬ回路のトラン
ジスタ１８がオンとなる。式（２）及び（４）よりトラ
ンジスタ１６がオフ、トランジスタ１７がオンとなり、
抵抗４６に電流が流れ、トランジスタ２０がオン、トラ
ンジスタ２１がオフとなる。そのために、出力端子６ａ
にはＨが出力されることになる。
ソード電位はＬとなっているので、ＥＣＬ回路のトラン
ジスタ１８がオンとなる。式（２）及び（４）よりトラ
ンジスタ１６がオフ、トランジスタ１７がオンとなり、
抵抗４６に電流が流れ、トランジスタ２０がオン、トラ
ンジスタ２１がオフとなる。そのために、出力端子６ａ
にはＨが出力されることになる。
【００３６】他の回路６０ｂでは、ダイオード３０のカ
ソード電位がＨとなっているので、トランジスタ１９が
オンとなり、式（２），（４）よりトランジスタ１４が
オンし、トランジスタ１５がオフとなる。よって、抵抗
４５に電流が流れて、トランジスタ２１がオンして出力
端子６ｂにＬが出力される。
ソード電位がＨとなっているので、トランジスタ１９が
オンとなり、式（２），（４）よりトランジスタ１４が
オンし、トランジスタ１５がオフとなる。よって、抵抗
４５に電流が流れて、トランジスタ２１がオンして出力
端子６ｂにＬが出力される。
【００３７】図５の例は、先の図４の例において、回路
６０ａ，６０ｂを相互に入換えたものと考えることがで
きるので、動作説明を省略する。
６０ａ，６０ｂを相互に入換えたものと考えることがで
きるので、動作説明を省略する。
【００３８】この様に、図２〜図５の使用例から明らか
な如く、双方向のロジック信号を同時に伝搬できること
になる。
な如く、双方向のロジック信号を同時に伝搬できること
になる。
【００３９】
【発明の効果】叙上の如く、本発明によれば、自己の入
力信号と他方の入力信号との論理レベルにより、自己の
出力信号レベルを決定するようにしたので、同時に双方
向へ信号を伝搬させることができるという効果がある。
力信号と他方の入力信号との論理レベルにより、自己の
出力信号レベルを決定するようにしたので、同時に双方
向へ信号を伝搬させることができるという効果がある。
【図１】本発明の実施例回路を示す図である。
【図２】本発明の一使用例を示す図である。
【図３】本発明の他の使用例を示す図である。
【図４】本発明の更に他の使用例を示す図である
【図５】本発明の別の使用例を示す図である。
【図６】従来の論理信号伝達回路を示す図である。
４ 入力端子 ５ 双方向端子 ６ 出力端子 ６１ 入力部 ６２ 出力レベル設定部 ６３ 出力部
Claims (2)
- 【請求項１】 入力信号の供給を受ける入力端子と、出
力信号を導出する出力端子と、外部からの電位レベル信
号の供給を受けると共に前記入力信号のレベルに応じた
電位レベル信号を外部へ供給するための双方向端子と、
前記入力端子に供給された入力信号を受け前記電位レベ
ル信号を生成する入力部と、前記入力信号と前記双方向
端子の電位レベルとを入力としてこれ等２つの入力によ
り決定される論理レベルの信号を生成する出力レベル設
定部と、この論理レベルに応じた出力論理信号を前記出
力端子へ導出する出力部とを含むことを特徴とする論理
信号伝達回路。 - 【請求項２】 第１の入力信号の供給を受ける入力端
子、第１の出力信号を導出する出力端子、他の論理回路
からの電位レベル信号の供給を受けると共に前記第１の
入力信号のレベルに応じた電位レベル信号を外部へ供給
するための双方向端子、前記入力端子に供給された入力
信号を受け前記電位レベル信号を生成する入力部、前記
第１の入力信号と前記双方向端子の電位レベルとを入力
としてこれ等２つの入力により決定される論理レベルの
信号を生成する出力レベル設定部、この論理レベルに応
じた出力論理信号を前記出力端子へ導出する出力部とを
有する第１の論理回路と；第２の入力信号の供給を受け
る入力端子、第２の出力信号を導出する出力端子、前記
第１の論理回路の双方向端子の電位レベル信号の供給を
受けると共に前記第２の入力信号のレベルに応じた電位
レベル信号を前記第１の論理回路へ供給するための双方
向端子、前記入力端子に供給された入力信号を受け前記
電位レベル信号を生成する入力部、前記第１の入力信号
と前記双方向端子の電位レベルとを入力としてこれ等２
つの入力により決定される論理レベルの信号を生成する
出力レベル設定部、この論理レベルに応じた出力論理信
号を前記出力端子へ導出する出力部とを有する第２の論
理回路と；を含み、前記第１の入力端子からの信号を前
記第２の出力端子へ導出し、同時に前記第２の入力端子
からの信号を前記第１の出力端子へ導出するようにした
ことを特徴とする双方向性の信号伝達回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112527A JP2944253B2 (ja) | 1991-04-17 | 1991-04-17 | 論理信号伝達回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112527A JP2944253B2 (ja) | 1991-04-17 | 1991-04-17 | 論理信号伝達回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04317220A JPH04317220A (ja) | 1992-11-09 |
| JP2944253B2 true JP2944253B2 (ja) | 1999-08-30 |
Family
ID=14588880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3112527A Expired - Fee Related JP2944253B2 (ja) | 1991-04-17 | 1991-04-17 | 論理信号伝達回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2944253B2 (ja) |
-
1991
- 1991-04-17 JP JP3112527A patent/JP2944253B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04317220A (ja) | 1992-11-09 |
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