JPS63199518A - 差動ｅｃｌラインドライバ - Google Patents
差動ｅｃｌラインドライバInfo
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- JPS63199518A JPS63199518A JP63011806A JP1180688A JPS63199518A JP S63199518 A JPS63199518 A JP S63199518A JP 63011806 A JP63011806 A JP 63011806A JP 1180688 A JP1180688 A JP 1180688A JP S63199518 A JPS63199518 A JP S63199518A
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- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/66—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will
- H03K17/661—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to both load terminals
- H03K17/662—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to both load terminals each output circuit comprising more than one controlled bipolar transistor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01825—Coupling arrangements, impedance matching circuits
- H03K19/01831—Coupling arrangements, impedance matching circuits with at least one differential stage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は差動ＥＣＬ （エミッタ結合論理回路）ライン
ドライバ、特に高密度モノリシックスイッチング回路の
ラインドライバに関する。
ドライバ、特に高密度モノリシックスイッチング回路の
ラインドライバに関する。
［従来技術とその問題点］
従来の差動ＢＣＬラインドライバは増幅器の各側にエミ
ッタ抵抗を使用する。斯る増幅器は一方のみに電力を必
要とする時点でも両エミッタ抵抗が電力を常時消費する
ので高効率とはいえない。
ッタ抵抗を使用する。斯る増幅器は一方のみに電力を必
要とする時点でも両エミッタ抵抗が電力を常時消費する
ので高効率とはいえない。
少数の差動ラインドライバのみを使用する回路では、こ
の消費電力はそれ程重要ではないが、多くのラインドラ
イバを使用する高密度のモノリシック回路又は大型シス
テムでは、電力効率の大幅な改善が必要である。
の消費電力はそれ程重要ではないが、多くのラインドラ
イバを使用する高密度のモノリシック回路又は大型シス
テムでは、電力効率の大幅な改善が必要である。
従来の差動ＥＣＬラインドライバを第２図を参照して簡
単に説明する。従来の差動ＥＣＬラインドライバ１０は
負荷抵抗ＲＬで代表されるラインを予定量の電力で駆動
する為に出力トランジスタＱ３−Ｑ４を含んでいる。こ
のラインドライバ１０は差動ラインドライバ又は増幅器
であり、１対のトランジスタ増幅器が使用され、出力の
各側に各１個の増幅器を有し、この目的及び動作は当業
者には周知のとおりである。典型的な回路では、負荷抵
抗Ｒ４はデジタル通信回路網で使用する多数の５０Ω出
カラインの１つであってもよい。
単に説明する。従来の差動ＥＣＬラインドライバ１０は
負荷抵抗ＲＬで代表されるラインを予定量の電力で駆動
する為に出力トランジスタＱ３−Ｑ４を含んでいる。こ
のラインドライバ１０は差動ラインドライバ又は増幅器
であり、１対のトランジスタ増幅器が使用され、出力の
各側に各１個の増幅器を有し、この目的及び動作は当業
者には周知のとおりである。典型的な回路では、負荷抵
抗Ｒ４はデジタル通信回路網で使用する多数の５０Ω出
カラインの１つであってもよい。
第２図の従来の差動ＥＣＬラインドライバ回路では、出
力トランジスタＱ３−Ｑ４はエミッタ抵抗Ｒ−Ｒｏを介
して夫々エミッタ電ａｖＥＥに接Ｅ３ Ｅ４ 続され、コレクタはコレクタ電源ｖＣＣに直接々続され
る。制御電圧が出力トランジスタＱ３−Ｑ４のベースに
印加される。
力トランジスタＱ３−Ｑ４はエミッタ抵抗Ｒ−Ｒｏを介
して夫々エミッタ電ａｖＥＥに接Ｅ３ Ｅ４ 続され、コレクタはコレクタ電源ｖＣＣに直接々続され
る。制御電圧が出力トランジスタＱ３−Ｑ４のベースに
印加される。
一般に、従来の差動ＥＣＬラインドライバでは、Ｑ３が
導通時にＱ４は非導通であり、逆にＱ４が導通するとき
はＱ３が非導通となるように動作する。しかし、実際に
は非導通側のトランジスタにも「キープアライブ」電流
、即ち保持電流を少量流してトランジスタを能動領域に
維持し、中間の高インピーダンス出力状態を回避するよ
うにしている。
導通時にＱ４は非導通であり、逆にＱ４が導通するとき
はＱ３が非導通となるように動作する。しかし、実際に
は非導通側のトランジスタにも「キープアライブ」電流
、即ち保持電流を少量流してトランジスタを能動領域に
維持し、中間の高インピーダンス出力状態を回避するよ
うにしている。
Ｑ３が導通すると、抵抗ＲＥ４を流れる電流は負荷抵抗
ＲＬを流れる電流とＱ４の保持電流との和となる。抵抗
ＲＥ３はこの状態では必要ではないが、Ｑ４が導通する
他の状態において必要である為に従来のラインドライバ
回路では使用されている。
ＲＬを流れる電流とＱ４の保持電流との和となる。抵抗
ＲＥ３はこの状態では必要ではないが、Ｑ４が導通する
他の状態において必要である為に従来のラインドライバ
回路では使用されている。
Ｑ３の導通時にエミッタ抵抗ＲＥ３が消費する電力は浪
費されることとなる。
費されることとなる。
同様に、Ｑ４の導通時にはＲＥ３の電流はＲｔの電流と
Ｑ３の保持電流の和に等しい、ＲＥ４はこの状態では必
要ではないが、出力トランジスタＱ３が導通するとき必
要である為に使用されている。
Ｑ３の保持電流の和に等しい、ＲＥ４はこの状態では必
要ではないが、出力トランジスタＱ３が導通するとき必
要である為に使用されている。
つまり、Ｑ４が導通するときＲＥ４で消費される電力は
無駄である。
無駄である。
従って、いずれの状態でも、エミッタ抵抗のいずれか一
方で消費される電力は浪費されことになる。この電力の
浪費を除けば効率の向上が期待できる。
方で消費される電力は浪費されことになる。この電力の
浪費を除けば効率の向上が期待できる。
それ故に、電力消費を最少銀に抑えた差動ＥＣＬライン
ドライバ回路が望ましい、従って本発明の目的は不要な
電力消費を低減させて効率を改善した差動ＥＣＬライン
ドライバを提供することである。
ドライバ回路が望ましい、従って本発明の目的は不要な
電力消費を低減させて効率を改善した差動ＥＣＬライン
ドライバを提供することである。
［発明の概要］
本発明の差動ＥＣＬラインドライバは、回路動作の必要
に応じて出力トランジスタのエミッタ負荷を一方の増幅
器から他方の増幅器へ電子的に切換えることにより低電
力化を図っている。
に応じて出力トランジスタのエミッタ負荷を一方の増幅
器から他方の増幅器へ電子的に切換えることにより低電
力化を図っている。
［実施例］ ゛
以下、第１図を参照して本発明の差動ＥＣＬラインドラ
イバ２０を説明する。第１図のＥＣＬラインドライバ２
０は第２図と同様に出力トランジスタＱ３及びＱ４を含
むが、第２図のエミッタ抵抗Ｒ及びＲＥ４を切換可能な
エミッタ負荷２２で置換している。
イバ２０を説明する。第１図のＥＣＬラインドライバ２
０は第２図と同様に出力トランジスタＱ３及びＱ４を含
むが、第２図のエミッタ抵抗Ｒ及びＲＥ４を切換可能な
エミッタ負荷２２で置換している。
切換可能なエミッタ負荷２２はエミッタ負荷トランジス
タＱ８とエミッタ負荷抵抗Ｒ４より成る定電流源２４を
含んでいる。定電流源２４はエミッタ抵抗Ｒ及びＲＥ４
に相当する。
タＱ８とエミッタ負荷抵抗Ｒ４より成る定電流源２４を
含んでいる。定電流源２４はエミッタ抵抗Ｒ及びＲＥ４
に相当する。
エミッタ負荷抵抗Ｒ４の抵抗値は、予め選定した基準電
圧ｖＲＥＦをエミッタ負荷トランジスタＱ８のベースに
印加した場合に、エミッタ負荷抵抗Ｒ４を流れる電流が
丁度負荷電流と保持電流の和に等しくなるように選定す
る。これにより、定電流源２４は必要とするエミッタ抵
抗の機能を果すことになる。
圧ｖＲＥＦをエミッタ負荷トランジスタＱ８のベースに
印加した場合に、エミッタ負荷抵抗Ｒ４を流れる電流が
丁度負荷電流と保持電流の和に等しくなるように選定す
る。これにより、定電流源２４は必要とするエミッタ抵
抗の機能を果すことになる。
また、切換可能なエミッタ負荷２２は差動スイッチ２６
を含み、このスイッチは定電流源２４を負荷トランジス
タＱ５又はＱ６を介して出力トランジスタＱ３又はＱ４
のエミッタに接続する。負荷トランジスタＱ５及びＱ６
はラインドライバのスイッチング回路網２８により作動
され、このスイッチング回路網２８は出力トランジスタ
Ｑ３及びＱ４の動作を同時に制御する（回路網２８の詳
細は後述する）。
を含み、このスイッチは定電流源２４を負荷トランジス
タＱ５又はＱ６を介して出力トランジスタＱ３又はＱ４
のエミッタに接続する。負荷トランジスタＱ５及びＱ６
はラインドライバのスイッチング回路網２８により作動
され、このスイッチング回路網２８は出力トランジスタ
Ｑ３及びＱ４の動作を同時に制御する（回路網２８の詳
細は後述する）。
出力トランジスタＱ３が導通すると、負荷トランジスタ
Ｑ５は導通しないが、負荷トランジスタＱ６が導通し、
Ｑ４のエミッタにおける正出力３６を定電流源２４を介
してｖＥＥに接続する。同様に、出力トランジスタＱ４
が導通すると、負荷トランジスタＱ６は導通しないが、
Ｑ５は導通して出力トランジスタＱ４のエミッタにおけ
る負出力３４を定電流源２４を介してｖＥＥに接続する
。
Ｑ５は導通しないが、負荷トランジスタＱ６が導通し、
Ｑ４のエミッタにおける正出力３６を定電流源２４を介
してｖＥＥに接続する。同様に、出力トランジスタＱ４
が導通すると、負荷トランジスタＱ６は導通しないが、
Ｑ５は導通して出力トランジスタＱ４のエミッタにおけ
る負出力３４を定電流源２４を介してｖＥＥに接続する
。
このように、不必要なエミッタ抵抗を導通状態の出力ト
ランジスタのエミッタに接続しないので、エミッタ負荷
抵抗の電力を浪費することがない。
ランジスタのエミッタに接続しないので、エミッタ負荷
抵抗の電力を浪費することがない。
その結果、導通状態の出力トランジスタのエミッタ電流
のすべてが負荷Ｒ１を流れることとなる。
のすべてが負荷Ｒ１を流れることとなる。
ラインドライバスイッチング回路網２８の動作を以下詳
細に説明する。ラインドライバスイッチング回路網２８
内で、差動ＥＣＬラインドライバ２０への正（＋）入力
信号がスイッチトランジスタＱ１のベースに！＃続した
十人力３０に印加される。同様に、負（−）入力信号が
スイッチトランジスタＱ２のベースに接続した一人力３
２に印加される。いずれか一方の入力を、入力スイッチ
ングスレッショルド電圧として作用する安定な電圧源に
接続することにより、シングルエンド動作を簡単に得る
ことができる。
細に説明する。ラインドライバスイッチング回路網２８
内で、差動ＥＣＬラインドライバ２０への正（＋）入力
信号がスイッチトランジスタＱ１のベースに！＃続した
十人力３０に印加される。同様に、負（−）入力信号が
スイッチトランジスタＱ２のベースに接続した一人力３
２に印加される。いずれか一方の入力を、入力スイッチ
ングスレッショルド電圧として作用する安定な電圧源に
接続することにより、シングルエンド動作を簡単に得る
ことができる。
この回路動作は２つの状態に分けて解析しなければなら
ない、第１の状態では、十人力３０に印加した信号が一
人力３２に印加した信号より正である。スイッチトラン
ジスタＱ１は導通し、Ｑ２は非導通である。抵抗Ｒ１の
電圧降下が出力トランジスタＱ３のベースに印加される
。この状態で負荷抵抗Ｒ１の負出力３４側に印加される
電圧を低電圧出力Ｖ。、とすれば、このＶ。Ｌの値はＶ
。０から抵抗Ｒ１の電圧降下及びＱ３のベース・エミッ
タ電圧降下 ｖＢＥを差引いた値に等しい。
ない、第１の状態では、十人力３０に印加した信号が一
人力３２に印加した信号より正である。スイッチトラン
ジスタＱ１は導通し、Ｑ２は非導通である。抵抗Ｒ１の
電圧降下が出力トランジスタＱ３のベースに印加される
。この状態で負荷抵抗Ｒ１の負出力３４側に印加される
電圧を低電圧出力Ｖ。、とすれば、このＶ。Ｌの値はＶ
。０から抵抗Ｒ１の電圧降下及びＱ３のベース・エミッ
タ電圧降下 ｖＢＥを差引いた値に等しい。
同様に、Ｒ２の電圧降下が出力トランジスタＱ４のベー
スに印加される。この状態で負荷抵抗Ｒ４の正出力３６
ｒＩｇに印加される電圧は高出力電圧ｖＯＨであり、こ
の値はＶｏ。から”ＢＥを差引いた値に等しい。
スに印加される。この状態で負荷抵抗Ｒ４の正出力３６
ｒＩｇに印加される電圧は高出力電圧ｖＯＨであり、こ
の値はＶｏ。から”ＢＥを差引いた値に等しい。
この状態で抵抗Ｒ１を流れる電流は、ラインドライバス
イッチング回路網２８内のトランジスタＱ７と負荷抵抗
Ｒ３で構成される電流源３８から供給される。Ｑ７のベ
ースには基準電圧ｖＲＥＦが印加される。
イッチング回路網２８内のトランジスタＱ７と負荷抵抗
Ｒ３で構成される電流源３８から供給される。Ｑ７のベ
ースには基準電圧ｖＲＥＦが印加される。
負荷トランジスタＱ５−０６のベースは夫々スイツチト
ランジズタＱｌ−０２のベースに接続される。従って、
この第１状態では、負荷トランジスタＱ５が導通し定電
流源２４を出力トランジスタＱ３のエミッタに接続する
。スイッチトランジスタＱ２は、この状態では非導通で
あるので定電流源２４は出力トランジスタＱ４のエミッ
タに接続されない。
ランジズタＱｌ−０２のベースに接続される。従って、
この第１状態では、負荷トランジスタＱ５が導通し定電
流源２４を出力トランジスタＱ３のエミッタに接続する
。スイッチトランジスタＱ２は、この状態では非導通で
あるので定電流源２４は出力トランジスタＱ４のエミッ
タに接続されない。
一人力３２の入力が十人力３０の入力信号より正である
第２状態でのラインドライバスイッチング回路網２８の
動作は、回路の対称性から容易に理解できよう。
第２状態でのラインドライバスイッチング回路網２８の
動作は、回路の対称性から容易に理解できよう。
この状態では、スイッチトランジスタＱ２と負荷トラン
ジスタＱ６とが導通し、スイッチトランジスタＱ１と負
荷トランジスタＱ５は非導通となる。Ｒ１には電流は流
れず、Ｒ２にＱ２を介して電流源３８からの電流が流れ
る。よって、定電流源２４の電流は負荷トランジスタＱ
６を介して出力トランジスタＱ４エミッタに流れる。従
って、■ は正出力３６に現われ、ｖＯＨが負出力３４
に０［ 現われる。
ジスタＱ６とが導通し、スイッチトランジスタＱ１と負
荷トランジスタＱ５は非導通となる。Ｒ１には電流は流
れず、Ｒ２にＱ２を介して電流源３８からの電流が流れ
る。よって、定電流源２４の電流は負荷トランジスタＱ
６を介して出力トランジスタＱ４エミッタに流れる。従
って、■ は正出力３６に現われ、ｖＯＨが負出力３４
に０［ 現われる。
以上のとおり、ラインドライバスイッチング回路１ｉ１
２８は出力トランジスタＱ３−Ｑ４のみならず切換可能
なエミッタ負荷２２を制御して電力消費を最小にし効率
を最大にする。
２８は出力トランジスタＱ３−Ｑ４のみならず切換可能
なエミッタ負荷２２を制御して電力消費を最小にし効率
を最大にする。
［発明の効果］
本発明の差動ＥＣＬラインドライバによると、１対のト
ランジスタのエミッタ間に負荷抵抗を接続すると共に各
エミッタにエミッタ負荷抵抗を接続する代りにスイッチ
ングトランジスタを介して定電流源を流すよう構成して
いる。このスイッチングトランジスタは対応する出力ト
ランジスタが導通するとき非導通とし、非導通のとき導
通する。
ランジスタのエミッタ間に負荷抵抗を接続すると共に各
エミッタにエミッタ負荷抵抗を接続する代りにスイッチ
ングトランジスタを介して定電流源を流すよう構成して
いる。このスイッチングトランジスタは対応する出力ト
ランジスタが導通するとき非導通とし、非導通のとき導
通する。
その結果、本発明によれば、従来回路の如く導通してい
る側のトランジスタのエミッタ負荷抵抗による電力消費
がなくなり、効率が最大にすることができるので、特に
高密度ＢＣＬ回路において顕著な効果を有する。
る側のトランジスタのエミッタ負荷抵抗による電力消費
がなくなり、効率が最大にすることができるので、特に
高密度ＢＣＬ回路において顕著な効果を有する。
図中、第１図は本発明による差動ＥＣＬラインドライバ
の好適一実施例の回路図、第２図は従来の差動ＥＣＬラ
インドライバの回路図を示す。 Ｑ３．Ｑ４・・・出力トランジスタ ２８ ・・・スイッチング回路網 Ｒｔ ・・・エミッタ負荷手段 Ｑ５．Ｑ６・・・電流スイッチ
の好適一実施例の回路図、第２図は従来の差動ＥＣＬラ
インドライバの回路図を示す。 Ｑ３．Ｑ４・・・出力トランジスタ ２８ ・・・スイッチング回路網 Ｒｔ ・・・エミッタ負荷手段 Ｑ５．Ｑ６・・・電流スイッチ
Claims (2)
- （１）１対の出力トランジスタと、該出力トランジスタ
の動作を制御するスイッチング回路網と、上記出力トラ
ンジスタのいずれか一方に選択的に接続されるエミッタ
負荷手段とを具えることを特徴とする差動ＥＣＬライン
ドライバ。 - （２）ベース間に入力信号が印加されるエミッタ結合型
入力トランジスタと、該入力トランジスタのコレクタ出
力で駆動され、エミッタ間に負荷が接続された１対の出
力トランジスタと、上記入力信号をベースに受け電流源
の出力電流を上記出力トランジスタの一方のエミッタに
選択的に供給する電流スイッチとを具える差動ＥＣＬラ
インドライバ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/006,183 | 1987-01-23 | ||
| US07/006,183 US4795916A (en) | 1987-01-23 | 1987-01-23 | Low power differential ECL line driver |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63199518A true JPS63199518A (ja) | 1988-08-18 |
Family
ID=21719695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63011806A Pending JPS63199518A (ja) | 1987-01-23 | 1988-01-21 | 差動ｅｃｌラインドライバ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4795916A (ja) |
| JP (1) | JPS63199518A (ja) |
| GB (1) | GB2201311B (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4868417A (en) * | 1988-08-23 | 1989-09-19 | Motorola, Inc. | Complementary voltage comparator |
| US4876519A (en) * | 1989-01-23 | 1989-10-24 | National Semiconductor Corporation | High frequency ECL voltage controlled ring oscillator |
| US5013938A (en) * | 1989-11-01 | 1991-05-07 | National Semiconductor Corporation | ECL cutoff driver circuit with reduced stanby power dissipation |
| US5097144A (en) * | 1990-04-30 | 1992-03-17 | International Business Machines Corporation | Driver circuit for testing bi-directional transceiver semiconductor products |
| EP0472318A3 (en) * | 1990-08-06 | 1994-08-10 | At & T Corp | Led pulse shaping circuit |
| US5166560A (en) * | 1991-08-02 | 1992-11-24 | Bell Communications Research, Inc. | Voltage-controlled variable capacitor |
| JP2990889B2 (ja) * | 1991-09-27 | 1999-12-13 | 日本電気株式会社 | 磁気ヘッドドライブ回路 |
| JP2887993B2 (ja) * | 1991-10-25 | 1999-05-10 | 日本電気株式会社 | 周波数ミキサ回路 |
| JPH0793544B2 (ja) * | 1992-11-09 | 1995-10-09 | 日本電気株式会社 | 差動回路及び差動増幅回路 |
| US5336946A (en) * | 1992-12-22 | 1994-08-09 | National Semiconductor Corporation | Differential output stage with reduced idle current |
| US6069523A (en) * | 1998-06-04 | 2000-05-30 | Nortel Networks Corporation | Differential data driver |
| US6304121B1 (en) | 2000-04-05 | 2001-10-16 | Entridia Corporation | Process strength indicator |
| JP3970623B2 (ja) * | 2001-02-28 | 2007-09-05 | シャープ株式会社 | 可変利得増幅器 |
| WO2002073805A1 (en) * | 2001-03-14 | 2002-09-19 | Koninklijke Philips Electronics N.V. | A current mode device and a communication arrangement comprising current mode devices |
| EP1847033B1 (en) * | 2005-01-21 | 2015-03-11 | Rambus Inc. | Communication system with low power, dc-balanced serial link |
| US7242249B2 (en) * | 2005-02-11 | 2007-07-10 | International Business Machines Corporation | Peaking transmission line receiver for logic signals |
| KR100930407B1 (ko) * | 2008-01-18 | 2009-12-08 | 주식회사 하이닉스반도체 | 입력회로를 가지는 반도체 집적회로 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3452289A (en) * | 1967-02-16 | 1969-06-24 | Motorola Inc | Differential amplifier circuits |
| US3549899A (en) * | 1967-03-31 | 1970-12-22 | Rca Corp | Input and output emitter-follower cml circuitry |
| US3523194A (en) * | 1967-03-31 | 1970-08-04 | Rca Corp | Current mode circuit |
| US3757240A (en) * | 1972-03-15 | 1973-09-04 | Hewlett Packard Co | Active attenuator |
| US4286179A (en) * | 1978-10-27 | 1981-08-25 | International Business Machines Corporation | Push pull switch utilizing two current switch circuits |
| IT1157089B (it) * | 1982-11-24 | 1987-02-11 | Cselt Centro Studi Lab Telecom | Circuito a bassa dissipazione per il pilotaggio di linee di trasmissione di segnali numerici ad alta velocita |
| GB8324710D0 (en) * | 1983-09-15 | 1983-10-19 | Ferranti Plc | Bipolar transistor logic circuits |
| US4551638A (en) * | 1983-12-19 | 1985-11-05 | Advanced Micro Devices, Inc. | ECL Gate with switched load current source |
| US4663544A (en) * | 1985-03-15 | 1987-05-05 | Ampex Corporation | High performance analog gate/absolute value circuit |
-
1987
- 1987-01-23 US US07/006,183 patent/US4795916A/en not_active Expired - Lifetime
-
1988
- 1988-01-12 GB GB8800607A patent/GB2201311B/en not_active Expired - Fee Related
- 1988-01-21 JP JP63011806A patent/JPS63199518A/ja active Pending
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| Publication number | Publication date |
|---|---|
| GB2201311A (en) | 1988-08-24 |
| GB8800607D0 (en) | 1988-02-10 |
| GB2201311B (en) | 1991-07-03 |
| US4795916A (en) | 1989-01-03 |
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