JPS59117343A - 1ゲ−ト遅延を有する出力マルチプレクサ - Google Patents
1ゲ−ト遅延を有する出力マルチプレクサInfo
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- JPS59117343A JPS59117343A JP58232622A JP23262283A JPS59117343A JP S59117343 A JPS59117343 A JP S59117343A JP 58232622 A JP58232622 A JP 58232622A JP 23262283 A JP23262283 A JP 23262283A JP S59117343 A JPS59117343 A JP S59117343A
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- Japan
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- gate
- transistor
- output
- coupled
- collector
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/002—Switching arrangements with several input- or output terminals
- H03K17/005—Switching arrangements with several input- or output terminals with several inputs only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
- H03K17/6257—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means
- H03K17/6264—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means using current steering means
Landscapes
- Electronic Switches (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
発明の技術分野
本発明は一般に出力マルチプレクサに係り、特にデータ
伝送用の1ゲート遅延のみを有する4−1出力マルチプ
レクサに関する。
伝送用の1ゲート遅延のみを有する4−1出力マルチプ
レクサに関する。
背景技術
出力マルチプレクサ(多重変換装置)は従来技術におい
て公知である。代表的なマルチプレクサは各ゲートが入
力信号に応答する複数のゲートを具備し2選択回路から
の少くとも1個の選択出方は複数のゲートを具備してい
る。選択回路は複数のティジタル入カに応答し、それに
よって第1の複数のゲートへのいずれの入力が出方の状
態を制御するかを決定する。
て公知である。代表的なマルチプレクサは各ゲートが入
力信号に応答する複数のゲートを具備し2選択回路から
の少くとも1個の選択出方は複数のゲートを具備してい
る。選択回路は複数のティジタル入カに応答し、それに
よって第1の複数のゲートへのいずれの入力が出方の状
態を制御するかを決定する。
1個の公知の4対1マルチプレクサ回路は、第1および
第2状態を有する一対の選択信号に応答する2個のOR
(論理和)ゲートを含み、各□Rゲートは第1状態を表
わす第1出カと第2状態を表わす第2出カとを有してい
る。各NOR(否定和)ゲートが入力およびNORゲー
トの各々からの1選択出力に応答する4個のNORゲー
トは、出方を与える第5番目のNORゲートに接続され
ている。
第2状態を有する一対の選択信号に応答する2個のOR
(論理和)ゲートを含み、各□Rゲートは第1状態を表
わす第1出カと第2状態を表わす第2出カとを有してい
る。各NOR(否定和)ゲートが入力およびNORゲー
トの各々からの1選択出力に応答する4個のNORゲー
トは、出方を与える第5番目のNORゲートに接続され
ている。
公知の従来技術はデータ伝送用の2グー)−!延と2選
択伝送用の3ゲート遅延とを有し2代表的には7個の電
流源を有している。
択伝送用の3ゲート遅延とを有し2代表的には7個の電
流源を有している。
したがって、データ伝送用のよシ少ないゲート遅延線を
有する改良されたマルチプレクサと、単一電流源を使用
することによる電流の減少という必要が存在する。
有する改良されたマルチプレクサと、単一電流源を使用
することによる電流の減少という必要が存在する。
発明の要約
したがって1本発明の目的は改良された出力マルチプレ
クサを提供することにある。
クサを提供することにある。
本発明のもう−っの目的は、データ伝送用に1ゲート遅
延のみを有する出力マルチプレクサを提供することにあ
る。
延のみを有する出力マルチプレクサを提供することにあ
る。
本発明の別の目的は、電流の必要性を減少した出力マル
チプレクサを提供することにある。
チプレクサを提供することにある。
本発明の上記および他の目的を一形式で火打するに当た
って、各入力導体が第1および第2の状態を有する入力
に応答する複数の入力導体と、出力の状態を決定する一
人カを選択するために、各選択導体が選択へ号に応答す
る複数の選択導体とを有する改良された出力マルチプレ
クサが得られる。選択回路は、入力導体の各々がゲート
の少なくとも2個に結合されている複数のゲートを含ん
でいる。ゲートの各々は、第1および第2の状態を有す
る第1のゲート出力と、第1および第2の状態を有する
第2のゲート出方とを有し、ここにおいて紀1および第
2のゲート出力は複数の選択出力を与えるものである。
って、各入力導体が第1および第2の状態を有する入力
に応答する複数の入力導体と、出力の状態を決定する一
人カを選択するために、各選択導体が選択へ号に応答す
る複数の選択導体とを有する改良された出力マルチプレ
クサが得られる。選択回路は、入力導体の各々がゲート
の少なくとも2個に結合されている複数のゲートを含ん
でいる。ゲートの各々は、第1および第2の状態を有す
る第1のゲート出力と、第1および第2の状態を有する
第2のゲート出方とを有し、ここにおいて紀1および第
2のゲート出力は複数の選択出力を与えるものである。
マルチプレクチゲートは入力導体の複数と選択回路とに
結合され、かつ入力のいずれが出方の状態を決定するか
を決定するだめの選択出方に応答している。
結合され、かつ入力のいずれが出方の状態を決定するか
を決定するだめの選択出方に応答している。
本発明の上記および他の目的、特徴および利点は、添付
図面に関連した次の詳細な説明から一層よく理解される
ものである。
図面に関連した次の詳細な説明から一層よく理解される
ものである。
第1図を参照すわば2個別構成部品に対してと同様に、
モノリシック集積回路形式で製作されるニ適している出
力マルチプレクサ10が示されている。マルチプレクサ
10は選択回路12とマルチプレクサ回路14とを備え
ている。選択回路12は2選択信号に応答する4個のO
R(論理オロ回路)16.18,20.22を含んでい
る。ORゲート16と20とは選択人力導線24に接続
され、かつORゲート18と22とは選択入力導線26
に接続されている。ORゲート 16は、イND(論理
績)ゲート30への入力として接続された出力と、
、4NDゲート28への入力として接続された反転出力
を有している。
モノリシック集積回路形式で製作されるニ適している出
力マルチプレクサ10が示されている。マルチプレクサ
10は選択回路12とマルチプレクサ回路14とを備え
ている。選択回路12は2選択信号に応答する4個のO
R(論理オロ回路)16.18,20.22を含んでい
る。ORゲート16と20とは選択人力導線24に接続
され、かつORゲート18と22とは選択入力導線26
に接続されている。ORゲート 16は、イND(論理
績)ゲート30への入力として接続された出力と、
、4NDゲート28への入力として接続された反転出力
を有している。
ORゲート18はANDゲート28への入力として出力
を接続させ1反転出力をANDゲート60への入力とし
て接続させている。ORゲート20は、4NDゲート6
2への入力として出力を接続させ、 ANDゲート3
4への入力として反転出力を接続させている。ORゲー
ト22はANDゲート62への入力として出力を接続さ
せ、 ANDゲート64への入力として反転出力を接
続させている。
を接続させ1反転出力をANDゲート60への入力とし
て接続させている。ORゲート20は、4NDゲート6
2への入力として出力を接続させ、 ANDゲート3
4への入力として反転出力を接続させている。ORゲー
ト22はANDゲート62への入力として出力を接続さ
せ、 ANDゲート64への入力として反転出力を接
続させている。
ANDゲート28 、30 、32 、34は、第2図
を参照することにより一層詳却1に論ぜられるトランジ
スタ・コレクク点線(dotted)回路に表わすもの
で2代表的な意味におけるゲートではない。このコレク
タ点線回路は、従来公知の回路のデータ伝送に関し減少
したゲート遅延量を与える。
を参照することにより一層詳却1に論ぜられるトランジ
スタ・コレクク点線(dotted)回路に表わすもの
で2代表的な意味におけるゲートではない。このコレク
タ点線回路は、従来公知の回路のデータ伝送に関し減少
したゲート遅延量を与える。
高および低状態を有するテイジクル選択信号は導線24
と26に印加され、それによって夫々ANDゲート28
,30,32.および64の出力である選択回路出力3
6.5B、40.42のたった一つにだけディジタル高
の信号を与える。
と26に印加され、それによって夫々ANDゲート28
,30,32.および64の出力である選択回路出力3
6.5B、40.42のたった一つにだけディジタル高
の信号を与える。
マルチプレクサ回路14は、4NDゲート44,46゜
48 、50を備え、各々は入力を夫々選択回路出力3
6゜38.40.42に接続させている。、イNDゲー
ト44,46゜48 、50の各々への第2の入力は夫
々マルチプレクサ入力導線52 、54 、56 、5
8に接続されている。ANDゲート44,46,48.
50は各々出力をORゲート60への入力として接続さ
せている。ORゲート60からの出力導線62はマルチ
プレクサ10に対し出力を与える。
48 、50を備え、各々は入力を夫々選択回路出力3
6゜38.40.42に接続させている。、イNDゲー
ト44,46゜48 、50の各々への第2の入力は夫
々マルチプレクサ入力導線52 、54 、56 、5
8に接続されている。ANDゲート44,46,48.
50は各々出力をORゲート60への入力として接続さ
せている。ORゲート60からの出力導線62はマルチ
プレクサ10に対し出力を与える。
出力イネーブル回路64はORゲート60 とイネーブ
ル導線66に接続されている。
ル導線66に接続されている。
さて第2.4図および第2B図を参照すれば1選択回路
12は、差動接続のNPN )ランジスタ100と10
2を含み2両方ともそれらのエミッタを電流源トランジ
スタ104のコレクタに接続させている。
12は、差動接続のNPN )ランジスタ100と10
2を含み2両方ともそれらのエミッタを電流源トランジ
スタ104のコレクタに接続させている。
トランジスタ100と102のコレクタは夫々接続点1
06と108に接続されている。接続点106は抵抗1
12によシ接続点109に結合され、ダイオード114
のカソードに接続されている。接続点108は抵抗11
6により接続点109に結合され、ダイオード118の
カソードに接続されている。ダイオード114と118
のアノードは接続点109に接続されている。
06と108に接続されている。接続点106は抵抗1
12によシ接続点109に結合され、ダイオード114
のカソードに接続されている。接続点108は抵抗11
6により接続点109に結合され、ダイオード118の
カソードに接続されている。ダイオード114と118
のアノードは接続点109に接続されている。
接続点109は抵抗119により第1の電源電圧導線に
結合されている。トランジスタ104id(−)ベース
を電流源電圧V。8に接続させ、そのエミッタを抵抗1
22により第2の電源電圧導線に接続させている。トラ
ンジスタ1020ベースは基準電圧VBBに接続され、
トランジスタ100のベースtri、抵抗124により
選択入力導線24に結合されている。
結合されている。トランジスタ104id(−)ベース
を電流源電圧V。8に接続させ、そのエミッタを抵抗1
22により第2の電源電圧導線に接続させている。トラ
ンジスタ1020ベースは基準電圧VBBに接続され、
トランジスタ100のベースtri、抵抗124により
選択入力導線24に結合されている。
差動接続トランジスタ100と102とはスイッチとし
て動作する。例えば、ティジタル高信号が導線24上に
現われる場合、トランジスタ10Qはターンオンし、そ
れによって接続点106を低に引きこむ。トランジスタ
102がオフであると、それによって接続点1[1Bを
高であるようにさせる。低いテイジタル伯刊が導線24
上に現われると、トランジスタ100はオフになり、ト
ランジスタ102はオンになり、それによって接続点1
06を高であるように、かつ接続点108を低でするよ
うにさせる。
て動作する。例えば、ティジタル高信号が導線24上に
現われる場合、トランジスタ10Qはターンオンし、そ
れによって接続点106を低に引きこむ。トランジスタ
102がオフであると、それによって接続点1[1Bを
高であるようにさせる。低いテイジタル伯刊が導線24
上に現われると、トランジスタ100はオフになり、ト
ランジスタ102はオンになり、それによって接続点1
06を高であるように、かつ接続点108を低でするよ
うにさせる。
差動接続されたNPN トランジスタ126と128ト
はそれらのコレクタを夫々接続点106と108に接続
させる。トランジスタ126と128のエミッタの両刃
は電流源トランジスタ130のコレクタに接続されてい
る。トランジスタ130のエミッタは抵抗132により
第2の電源電圧導線120に結合されている。トランジ
スタ128のベースは基準電圧VBB’に接続され、ト
ランジスタ126のベースハ、入方トランスレータ・ト
ランジスタ164のエミッタに接続されている。トラン
ジスタ134のコレクタは第1の電源電圧導線110に
接続され、ベースは抵抗166により選択入力導線26
に結合されている。
はそれらのコレクタを夫々接続点106と108に接続
させる。トランジスタ126と128のエミッタの両刃
は電流源トランジスタ130のコレクタに接続されてい
る。トランジスタ130のエミッタは抵抗132により
第2の電源電圧導線120に結合されている。トランジ
スタ128のベースは基準電圧VBB’に接続され、ト
ランジスタ126のベースハ、入方トランスレータ・ト
ランジスタ164のエミッタに接続されている。トラン
ジスタ134のコレクタは第1の電源電圧導線110に
接続され、ベースは抵抗166により選択入力導線26
に結合されている。
トランジスタ134のエミッタは電流源トランジスタ1
35のコレクタに接続されている。トランジスタ135
のエミッタは抵抗167によシ第2の電源電圧導線12
0に結合されている。
35のコレクタに接続されている。トランジスタ135
のエミッタは抵抗167によシ第2の電源電圧導線12
0に結合されている。
差動接続されたトランジスタ126と128は、差動接
続トランジスタ100と102と同様にスイッチとして
動作する。テイジタル高個号が導線26上に現われると
、トランジスタ164はターンオンされ、それによりト
ランジスタ126をターンオンして、接続点106を低
に引き込む。低ティジタル信号が導線26上に現われる
と、トランジスタ164と126とは両方ともオフにな
り、それによって接続点106を高であるようにさせる
。したがって。
続トランジスタ100と102と同様にスイッチとして
動作する。テイジタル高個号が導線26上に現われると
、トランジスタ164はターンオンされ、それによりト
ランジスタ126をターンオンして、接続点106を低
に引き込む。低ティジタル信号が導線26上に現われる
と、トランジスタ164と126とは両方ともオフにな
り、それによって接続点106を高であるようにさせる
。したがって。
両方のトランジスタ100と126とがオフである時に
限って接続点106は高であり、トランジスタ1001
26のいずれかがオンの時には接続点106は低になる
ことが知られる。更に、トランジスタ102ト128と
が両方ともオフである時には接続点108は高であり、
トランジスタ102と128のいずれががオンの時には
低になる。
限って接続点106は高であり、トランジスタ1001
26のいずれかがオンの時には接続点106は低になる
ことが知られる。更に、トランジスタ102ト128と
が両方ともオフである時には接続点108は高であり、
トランジスタ102と128のいずれががオンの時には
低になる。
接続点106は更に出方トランスレータ・トランジスタ
168のベースに接続され、接続点10Bは出カドラン
スレータ・トランジスタ140のベースニ接b;される
。トランジスタ138と140のコレクタは共に第1の
電圧源導線110に接続されている。
168のベースに接続され、接続点10Bは出カドラン
スレータ・トランジスタ140のベースニ接b;される
。トランジスタ138と140のコレクタは共に第1の
電圧源導線110に接続されている。
トランジスタ168のエミッタはダイオード142のア
ノードに接続され、またトランジスタ140のエミッタ
はダイオード144のアノードに接続されている。ダイ
オード142のカソードは選択出力36と′…2流源ト
ランジスタ145のコレクタとに接続されている。トラ
ンジスタ145のエミッタは抵抗146により第2の電
圧源導線120に結合されている。
ノードに接続され、またトランジスタ140のエミッタ
はダイオード144のアノードに接続されている。ダイ
オード142のカソードは選択出力36と′…2流源ト
ランジスタ145のコレクタとに接続されている。トラ
ンジスタ145のエミッタは抵抗146により第2の電
圧源導線120に結合されている。
ダイオード144のカソードは1選択回路出カ42と電
流源トランジスタ148のコレクタとに接続すれている
。′電流源トランジスタ148のエミッタは抵抗150
により第2の電圧源導線120に結合され。
流源トランジスタ148のコレクタとに接続すれている
。′電流源トランジスタ148のエミッタは抵抗150
により第2の電圧源導線120に結合され。
そのベースはトランジスタ13C1と145のベースに
接続されている。
接続されている。
接続点106が高の時に1選択出方フォロヮ導線66は
高に進むことは容易に察知される。接続点108が高の
場合に2選択出カ7オロヮ導a 42は高に移行する。
高に進むことは容易に察知される。接続点108が高の
場合に2選択出カ7オロヮ導a 42は高に移行する。
選択回路12の残余の部分の大部分は今論じた部分と同
様に設計される。回路素子が類似している賜金に鮫、明
を明確にするためにプライム(prime)数を使用す
る。差動接続トランジスタ100’と102′とはそれ
らのエミッタの両方とも電流源トランジスタ104′ノ
コレクタに接続させている。トランジスタ100′のコ
レクタは接続点106′に接続され、トランジスタ10
2′のコレクタは接続点108′に接続されている。接
続点106′は抵抗112′により接続点109′に結
合され、ダイオード114′のカソードに接続されてい
る。接続点108′は抵抗116′により接続点109
′に結合され、ダイオード118′のカソードに接続さ
れている。ダイオード114′と118′のアノードは
接続点109′に接続されている。接続点109′は抵
抗119′によシ第1の供給電圧導線110に結合して
いる。
様に設計される。回路素子が類似している賜金に鮫、明
を明確にするためにプライム(prime)数を使用す
る。差動接続トランジスタ100’と102′とはそれ
らのエミッタの両方とも電流源トランジスタ104′ノ
コレクタに接続させている。トランジスタ100′のコ
レクタは接続点106′に接続され、トランジスタ10
2′のコレクタは接続点108′に接続されている。接
続点106′は抵抗112′により接続点109′に結
合され、ダイオード114′のカソードに接続されてい
る。接続点108′は抵抗116′により接続点109
′に結合され、ダイオード118′のカソードに接続さ
れている。ダイオード114′と118′のアノードは
接続点109′に接続されている。接続点109′は抵
抗119′によシ第1の供給電圧導線110に結合して
いる。
トランジスタ104′のエミッタは抵抗122′により
第2の供給電圧導線120に結合し、そのベースは電流
源電圧Vas K接続されている。トランジスタ100
’のベースは抵抗124にょシ選択入カ導線24に結合
されている。トランジスタ102′のベース1d基準電
圧VBBに接続されている。
第2の供給電圧導線120に結合し、そのベースは電流
源電圧Vas K接続されている。トランジスタ100
’のベースは抵抗124にょシ選択入カ導線24に結合
されている。トランジスタ102′のベース1d基準電
圧VBBに接続されている。
差動接続トランジスタ126′と128′は、それらの
エミッタの両方を電流源トランジスタ130′のコレク
タに接続させている。トランジスタ160′のエミッタ
は抵抗132′にょシ第2の電源電圧導線120に結合
されている。トランジスタ128′のペースハ基準電圧
VBB’に接続されている。トランジスタ126′のベ
ースはトランジスタ1ろ4のエミッタに接続されている
。
エミッタの両方を電流源トランジスタ130′のコレク
タに接続させている。トランジスタ160′のエミッタ
は抵抗132′にょシ第2の電源電圧導線120に結合
されている。トランジスタ128′のペースハ基準電圧
VBB’に接続されている。トランジスタ126′のベ
ースはトランジスタ1ろ4のエミッタに接続されている
。
接続点106′は出カドランスレータ・トランジスタ1
38′のベースに接続し、接続点108′は出カドラン
スレータ・トランジスタ140′のベースKW続されて
いる。トランジスタ168′と14Ω′のコレクタは第
1の供給′動圧導線1101Cef続されている。トラ
ンジスタ168′のエミッタはダイオード142′のア
ノードに接続され、トランジスタ140′のエミッタは
ダイオード144′のアノードに接続されている。ダイ
オード142′のカソードは選択回路出力導線68とト
ランジスタ145′のコレクタに接続されている。
38′のベースに接続し、接続点108′は出カドラン
スレータ・トランジスタ140′のベースKW続されて
いる。トランジスタ168′と14Ω′のコレクタは第
1の供給′動圧導線1101Cef続されている。トラ
ンジスタ168′のエミッタはダイオード142′のア
ノードに接続され、トランジスタ140′のエミッタは
ダイオード144′のアノードに接続されている。ダイ
オード142′のカソードは選択回路出力導線68とト
ランジスタ145′のコレクタに接続されている。
トランジスタ145′のエミッタは抵抗146′により
第2の供給電圧導線120に結合されている。ダイオー
ド144′のカソードは選択回路出力導線40とトラン
ジスタ148′のコレクタに接続されている。トランジ
スタ148′のエミッタは抵抗150′によυ第2の供
給電圧導線120に結合されている。トランジスタ14
8′のベースはトランジスタ130’ 、 135およ
び145′のベースに接続されている。
第2の供給電圧導線120に結合されている。ダイオー
ド144′のカソードは選択回路出力導線40とトラン
ジスタ148′のコレクタに接続されている。トランジ
スタ148′のエミッタは抵抗150′によυ第2の供
給電圧導線120に結合されている。トランジスタ14
8′のベースはトランジスタ130’ 、 135およ
び145′のベースに接続されている。
選択回路12の動作は更に次のよう彦真理値表を参照す
ることにより理解することができる:選択入力導線24
と26上のディジタル入力に依存して、ディジタル高は
選択回路出力導線36.3B 。
ることにより理解することができる:選択入力導線24
と26上のディジタル入力に依存して、ディジタル高は
選択回路出力導線36.3B 。
40と42の1つだけに表われることが推察される。
例えば、導線24と26上のディジタル低は、導線66
上にディジタル高と、導線58 、40と42上にディ
ジタル低を与えるであろう。
上にディジタル高と、導線58 、40と42上にディ
ジタル低を与えるであろう。
マルチプレクサ回路14は、そのベースを夫々入力導線
52,54.56と58に接続させたデータトランジス
タ152.154.156および158を備えている。
52,54.56と58に接続させたデータトランジス
タ152.154.156および158を備えている。
トランジスタ152,154,156,158のコレク
タはすべて第1の供給電圧導線110に接続されている
。トランジスタ152のエミッタはゲートトランジスタ
160の第1のエミッタと選択トランジスタ162のコ
レクタに接続されている。トランジスタ154のエミッ
タはトランジスタ160の第2のエミッタと選択トラン
ジスタ164のコレクタに接続されている。トランジス
タ156のエミッタはトランジスタ160の第6のエミ
ッタと選択トランジスタ166のコレクタとに接続され
ている。トランジスタ158のエミッタはトランジスタ
160の第4のエミツタト選択トランジスタ168のコ
レクタとに接続されている。
タはすべて第1の供給電圧導線110に接続されている
。トランジスタ152のエミッタはゲートトランジスタ
160の第1のエミッタと選択トランジスタ162のコ
レクタに接続されている。トランジスタ154のエミッ
タはトランジスタ160の第2のエミッタと選択トラン
ジスタ164のコレクタに接続されている。トランジス
タ156のエミッタはトランジスタ160の第6のエミ
ッタと選択トランジスタ166のコレクタとに接続され
ている。トランジスタ158のエミッタはトランジスタ
160の第4のエミツタト選択トランジスタ168のコ
レクタとに接続されている。
トランジスタ160のベースは基準電圧VBHに接続さ
れ、コレクタは負荷抵抗170により第1の供給電圧導
線110に結合されている。トランジスタ162、1.
!S4.166、168のエミッタは接続点169に接
続されている。トランジスタ162,164.IS6,
168のベースは夫々選択回路出力導線36.38,4
0.42に接続されている。電流源トランジスタ174
はそのコレクタを接続点169に接続させ、そのエミッ
タを抵抗176により第2の供給電圧導線120に結合
させている。出力トランジスタ172はそのコレクタを
第1の供給電圧導線110に接続させ、またそのベース
ヲトランジスタ160のコレクタに接続させている。ト
ランジスタ172のエミッタは出力導線62に接続され
ている。
れ、コレクタは負荷抵抗170により第1の供給電圧導
線110に結合されている。トランジスタ162、1.
!S4.166、168のエミッタは接続点169に接
続されている。トランジスタ162,164.IS6,
168のベースは夫々選択回路出力導線36.38,4
0.42に接続されている。電流源トランジスタ174
はそのコレクタを接続点169に接続させ、そのエミッ
タを抵抗176により第2の供給電圧導線120に結合
させている。出力トランジスタ172はそのコレクタを
第1の供給電圧導線110に接続させ、またそのベース
ヲトランジスタ160のコレクタに接続させている。ト
ランジスタ172のエミッタは出力導線62に接続され
ている。
動作時に、適切な選択回路出力導線36.38 、’4
0 。
0 。
42上のディジタル高は、入力導線52,54,56.
58上の適切なテイジタル入力情報を出力導線62に移
送することが察知されよう。例えば、ディジタル高が選
択回路出力導線36と入力導線52上に存在するならば
、トランジスタ152と162とけ共にオンになる。し
たがって、トランジスタ160はオフになり、高圧がト
ランジスタ172のベースニ表われ、導線62を高に行
かせることになる。基早霜;圧VBBが入力導線54,
5(S、58上の係号より大きいから、トランジスタ1
54.156.158はオフになる。しかしながら2選
択比内導線36が高であることを念頭におけば、唯1個
の選択出力導線66゜ba’、、、4qおよび42のみ
が一定の時刻に高となり得るから、トランジスタ164
,166.168はオフになり。
58上の適切なテイジタル入力情報を出力導線62に移
送することが察知されよう。例えば、ディジタル高が選
択回路出力導線36と入力導線52上に存在するならば
、トランジスタ152と162とけ共にオンになる。し
たがって、トランジスタ160はオフになり、高圧がト
ランジスタ172のベースニ表われ、導線62を高に行
かせることになる。基早霜;圧VBBが入力導線54,
5(S、58上の係号より大きいから、トランジスタ1
54.156.158はオフになる。しかしながら2選
択比内導線36が高であることを念頭におけば、唯1個
の選択出力導線66゜ba’、、、4qおよび42のみ
が一定の時刻に高となり得るから、トランジスタ164
,166.168はオフになり。
トランジスタ160の第2.第5および第4のエミッタ
は抵抗170から電流をひくことが出来ない。
は抵抗170から電流をひくことが出来ない。
更に、実施例として、ディジタル高が入力導線52上に
あり、ディジタル低が選択出方導線66上にあれば、ト
ランジスタ152は実効的にオフとなる。それからディ
ジタル高は選択回路出力導線38.40. もしくは
42のうちの1つの上に現われることになる。高信号が
選択回路出方導線42において現われていたならば、ト
ランジスタ168はオンとなり、導線58上の入力信号
をして出力導線62において見ることが可能となる。
あり、ディジタル低が選択出方導線66上にあれば、ト
ランジスタ152は実効的にオフとなる。それからディ
ジタル高は選択回路出力導線38.40. もしくは
42のうちの1つの上に現われることになる。高信号が
選択回路出方導線42において現われていたならば、ト
ランジスタ168はオンとなり、導線58上の入力信号
をして出力導線62において見ることが可能となる。
出力イネーブル(1史用可能)回路64は、それのベー
スをイネーブル入力導線66に接続させたトランジスタ
178を備えている。トランジスタ178のコレクタは
第1の供給電圧導線110に接続され。
スをイネーブル入力導線66に接続させたトランジスタ
178を備えている。トランジスタ178のコレクタは
第1の供給電圧導線110に接続され。
それのエミッタが電流源トランジスタ180のコレクタ
に接続されている。トランジスタ182と184とは差
動接続され、そこではトランジスタ182ノ第1のエミ
ッタとトランジスタ184のエミッタとカミ流源トラン
ジスタ186のコレクタに接続されている。トランジス
タ180と186のエミッタは夫々抵抗188と190
により第2の電圧源導線120に結合すれている。トラ
ンジスタ18乙のベースはトランジスタ180と174
のベースに接続されている。
に接続されている。トランジスタ182と184とは差
動接続され、そこではトランジスタ182ノ第1のエミ
ッタとトランジスタ184のエミッタとカミ流源トラン
ジスタ186のコレクタに接続されている。トランジス
タ180と186のエミッタは夫々抵抗188と190
により第2の電圧源導線120に結合すれている。トラ
ンジスタ18乙のベースはトランジスタ180と174
のベースに接続されている。
トランジスタ184のコレクタは第1の供給電圧導線1
10に接続され、トランジスタ182のコレクタはトラ
ンジスタ172のベースに接続されている。
10に接続され、トランジスタ182のコレクタはトラ
ンジスタ172のベースに接続されている。
トランジスタ182の第2のエミッタは接続点169に
接続されている。
接続されている。
マルチプレクサ10の出力は抵抗、170の両端の電圧
により決定される。イネーブル導線66上に現われるテ
イジタル低はトランジスタ182eLiオフならしめる
ものである。トランジスタ184のベース上の基準電圧
VBB’は、トランジスタ184ヲしてオンならしめ、
トランジスタ184,186オよび抵抗190を通って
電流を流さしめる。出力イネーブル導線66上のティジ
タル高は、トランジスタ182をしてターンオンせしめ
る。トランジスタ184を予じめ流れていた電流は今度
はトランジスタ182に転換される。予じめ適切なデー
タ・トランジスタ152,154,156,158と適
切な選択トランジスタ162゜164.166.168
を流れていた′n流は壕だトランジスタ182,174
と抵抗170.j76を通過するように転換される。抵
抗170を現在通過している附加的電流は、トランジス
タ172のベース上の信号をして極めて低にさせ、シタ
がってトランジスタ172をターンオフして、出力導線
62をイ史用禁止にさせるものである。
により決定される。イネーブル導線66上に現われるテ
イジタル低はトランジスタ182eLiオフならしめる
ものである。トランジスタ184のベース上の基準電圧
VBB’は、トランジスタ184ヲしてオンならしめ、
トランジスタ184,186オよび抵抗190を通って
電流を流さしめる。出力イネーブル導線66上のティジ
タル高は、トランジスタ182をしてターンオンせしめ
る。トランジスタ184を予じめ流れていた電流は今度
はトランジスタ182に転換される。予じめ適切なデー
タ・トランジスタ152,154,156,158と適
切な選択トランジスタ162゜164.166.168
を流れていた′n流は壕だトランジスタ182,174
と抵抗170.j76を通過するように転換される。抵
抗170を現在通過している附加的電流は、トランジス
タ172のベース上の信号をして極めて低にさせ、シタ
がってトランジスタ172をターンオフして、出力導線
62をイ史用禁止にさせるものである。
以上のことより、データ伝送のゲート遅延量を減少させ
、電流の要求を低下させる出力マルチプレクサが得られ
たことが十分に認知されるべきものと思われる。
、電流の要求を低下させる出力マルチプレクサが得られ
たことが十分に認知されるべきものと思われる。
第1図は1本発明の好適な実施例を論理図形式%式%
第2Aおよび2B図は9本発明の好適な実施例を概略図
形式で図示したものである。 図において、1o・・・出力マルチプレクサ、12・・
・選択回路、14・・・マルチプレクサ回路、 16
i8゜20 、22・・・OR(論理第1])ゲート、
24.26・・・選択入力導&N 、28+60+
32+34 ”’ AND ’(W6! ’)fjK
) ケ) 。 36.38,40.42 ・:d択回路出カ、 44
,46.48.50・−4HDゲート、 52,54
,56.58・・・マルチプレクサ入力導線。 60・・・ORケート、62・・・出力導線、64・・
・出力イネーブル回路、66・・・イイ、−プル導線特
許出願人 モトローラ・インコーポレーテッド代理人弁
〕」十三 蟲 久 五 部 F’l(に、 1 FIに:、 213 −235−
形式で図示したものである。 図において、1o・・・出力マルチプレクサ、12・・
・選択回路、14・・・マルチプレクサ回路、 16
i8゜20 、22・・・OR(論理第1])ゲート、
24.26・・・選択入力導&N 、28+60+
32+34 ”’ AND ’(W6! ’)fjK
) ケ) 。 36.38,40.42 ・:d択回路出カ、 44
,46.48.50・−4HDゲート、 52,54
,56.58・・・マルチプレクサ入力導線。 60・・・ORケート、62・・・出力導線、64・・
・出力イネーブル回路、66・・・イイ、−プル導線特
許出願人 モトローラ・インコーポレーテッド代理人弁
〕」十三 蟲 久 五 部 F’l(に、 1 FIに:、 213 −235−
Claims (1)
- 【特許請求の範囲】 1、 各々が入力に対応する4個の入力導線と。 出力を与えるために、各々が選択信号に対応する2個の
選択導線とを有するマルチプレクサにおいて。 前記選択導線のうちの第1に結合され、第1ゲート信号
と第1ゲート・バー信号を与える第1ゲート; 前記選択導線のうちの第1導線に結合され、第2ゲート
信号と第2ゲート・バー信号を与える第2 ゲ − ト
; 前記選択導線のうちの第2導線に結合され、第3ゲート
信号と第6ゲート・バー信号を与える第3のゲート;お
よび 前記選択導線のうちの第2導線に結合され、第4ゲート
信号と第4ゲート・バー信号を与える第4のゲートとを
具備し、前記第4のゲート信号は前記第6のゲート信号
と組合わされて第1の選択出力を与えるものであり、前
記第1のゲート・バー信号は前記第6のゲート・バー信
号と組合わされて第2の選択出力を与えるものであり、
前記第2のゲート信号は前記第4のゲート1号と組合わ
されて第6の選択出力を与えるものであり、前記第2の
ゲート・バー信号は前記第4のゲート・バー信号と組合
わされて第4の選択出力を与えるものであり。 前記4個の入力導線と前記選択回路とに結合され、かつ
前記第1ないし第4選択出力に応答し。 第1および第2の状態を有する出力を与えるマルチプレ
クサ、から構成される選択回路、を具備することを特徴
とするマルチプレクサ。 2 前記第1. 第2.第6および第4のゲートは、各
々第1および第2の差動接続トランジスタを具備し、前
記第1ゲートの前記第1のトランジスタのコレクタは前
記第2ゲートの前記第1のトランジスタのコレクタに結
合され、前記第1ゲートの前記第2のトランジスタのコ
レクタは前記第2ゲートの前記第2のトランジスタのコ
レクタに結合され、前記第6ゲートの前記第1のトラン
ジスタのコレクタは前記第4ゲートの前記第1のトラン
ジスタのコレクタに結合され、前記第6ゲートの前記第
2のトランジスタのコレクタは前記第4ゲートの前記第
2のトランジスタのコレクタに結合される特許請求の範
囲第1項君已載のマルチプレクサ。 ろ、 前記マルチプレクサ・ゲートは。 前記第1のゲートおよび前記4個の入力導線の第1導線
に結合された第5ゲート; 前記第2ゲートおよび前記4個の入力導線のうちの第2
の導線に結合された第6ゲート;前記第6ゲートおよび
前記4個の入力導線のうちの第6導線に結合された第7
ゲート;前記第4ゲートおよび前記4個の入力導線のう
ちの第4導線に結合された第8ゲート;および、前記第
5.第6.第7および第8ゲートに結合され前記出力を
与える第9ゲ〜ト;とを具備する特許請求の範囲第1項
記載のマルチプレクサ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/447,928 US4486880A (en) | 1982-12-09 | 1982-12-09 | Output multiplexer having one gate delay |
US447928 | 2003-05-29 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59117343A true JPS59117343A (ja) | 1984-07-06 |
Family
ID=23778309
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58232622A Pending JPS59117343A (ja) | 1982-12-09 | 1983-12-09 | 1ゲ−ト遅延を有する出力マルチプレクサ |
Country Status (3)
Country | Link |
---|---|
US (1) | US4486880A (ja) |
EP (1) | EP0111262A3 (ja) |
JP (1) | JPS59117343A (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4593390A (en) * | 1984-08-09 | 1986-06-03 | Honeywell, Inc. | Pipeline multiplexer |
DE3543471C1 (de) * | 1985-12-09 | 1992-01-09 | Nixdorf Computer Ag | In integrierter Technik hergestellter Baustein zur Erstellung integrierter Schaltungen |
US4743781A (en) * | 1986-07-03 | 1988-05-10 | International Business Machines Corporation | Dotting circuit with inhibit function |
US4743899A (en) * | 1986-09-17 | 1988-05-10 | Advanced Micro Devices, Inc. | Decoder/multiplexer circuit including multi-emitter transistors |
US4721868A (en) * | 1986-09-23 | 1988-01-26 | Advanced Micro Devices, Inc. | IC input circuitry programmable for realizing multiple functions from a single input |
GB8814584D0 (en) * | 1988-06-20 | 1988-07-27 | Plessey Telecomm | Pcm communication system |
KR910006355B1 (ko) * | 1988-08-18 | 1991-08-21 | 한국 전기 통신공사 | 채널 선택 제어신호를 이용한 멀티플렉서 출력의 인에이블/디스에이블 제어장치 |
US4926423A (en) * | 1988-09-30 | 1990-05-15 | The Trustees Of Columbia University In The City Of New York | Time-division-multiplexed data transmission system |
US5237573A (en) * | 1992-03-31 | 1993-08-17 | Apple Computer, Inc. | Method and apparatus for selectively switching between input signals |
US5282210A (en) * | 1992-06-01 | 1994-01-25 | International Business Machines Corporation | Time-division-multiplexed data transmission system |
US6345310B1 (en) | 1998-07-28 | 2002-02-05 | International Business Machines Corporation | Architecture for a multiple port adapter having a single media access control (MAC) with a single I/O port |
US6211721B1 (en) | 1998-12-28 | 2001-04-03 | Applied Micro Circuits Corporation | Multiplexer with short propagation delay and low power consumption |
JP3727838B2 (ja) * | 2000-09-27 | 2005-12-21 | 株式会社東芝 | 半導体集積回路 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3639781A (en) * | 1970-10-26 | 1972-02-01 | Fairchild Camera Instr Co | Series gated multiplexer circuit |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3783307A (en) * | 1972-01-03 | 1974-01-01 | Trw Inc | Analog transmission gate |
US3838296A (en) * | 1973-10-29 | 1974-09-24 | Nat Semiconductor Corp | Emitter coupled logic transistor circuit |
-
1982
- 1982-12-09 US US06/447,928 patent/US4486880A/en not_active Expired - Lifetime
-
1983
- 1983-12-01 EP EP83112088A patent/EP0111262A3/en not_active Withdrawn
- 1983-12-09 JP JP58232622A patent/JPS59117343A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3639781A (en) * | 1970-10-26 | 1972-02-01 | Fairchild Camera Instr Co | Series gated multiplexer circuit |
Also Published As
Publication number | Publication date |
---|---|
EP0111262A3 (en) | 1986-02-26 |
EP0111262A2 (en) | 1984-06-20 |
US4486880A (en) | 1984-12-04 |
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