JPH06318853A - 低パワー・プッシュ・プル・ドライバ - Google Patents
低パワー・プッシュ・プル・ドライバInfo
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- JPH06318853A JPH06318853A JP3162413A JP16241391A JPH06318853A JP H06318853 A JPH06318853 A JP H06318853A JP 3162413 A JP3162413 A JP 3162413A JP 16241391 A JP16241391 A JP 16241391A JP H06318853 A JPH06318853 A JP H06318853A
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- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
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Abstract
(57)【要約】
【目的】差動カスコード電流回路のための低パワー・プ
ッシュ・プル式オフ・チップ・ドライバを提供する。 【構成】本発明の低パワー・プッシュ・プル・ドライバ
は、共通接続点が出力端子Ｐ５１に結合されている、直
列に接続されたパワー・トランジスタにＴ７及びＴ８／
Ｔ９を有する。前記トランジスタのためのプリドライバ
は、１対のトランジスタＴ３及びＴ４を含む差動電流ス
イッチ回路から構成され、このトランジスタ対Ｔ３及び
Ｔ４のコレクタは、直接制御するため、パワー・トラン
ジスタＴ７及びＴ８／Ｔ９のベースに直接結合される。
ッシュ・プル式オフ・チップ・ドライバを提供する。 【構成】本発明の低パワー・プッシュ・プル・ドライバ
は、共通接続点が出力端子Ｐ５１に結合されている、直
列に接続されたパワー・トランジスタにＴ７及びＴ８／
Ｔ９を有する。前記トランジスタのためのプリドライバ
は、１対のトランジスタＴ３及びＴ４を含む差動電流ス
イッチ回路から構成され、このトランジスタ対Ｔ３及び
Ｔ４のコレクタは、直接制御するため、パワー・トラン
ジスタＴ７及びＴ８／Ｔ９のベースに直接結合される。
Description
【０００１】
【産業上の利用分野】本発明は、ドライバ回路に関する
ものであり、とりわけ、コンピュータ・チップ間のドラ
イバ回路に関するものである。
ものであり、とりわけ、コンピュータ・チップ間のドラ
イバ回路に関するものである。
【０００２】
【従来の技術】今日のデータ処理システムにおいて、ほ
とんどの回路、とりわけ、論理回路は、集積回路の形式
をとる。単一の半導体基板すなわちチップ上における回
路コンポーネントの集積密度を高めようとする努力が、
継続して行なわれている。典型的なシステムにおいて
は、１つの熱制御モジュール（ＴＣＭ）に 100のこうし
たチップが含まれる可能性がある。コンピュータ・シス
テムには、いくつかのＴＣＭが含まれる可能性がある。
今日のバイポーラ論理チップの場合、論理性能（速度）
は、主として、クリティカルな論理経路に利用可能なパ
ワーの関数である。5000以上の論理ゲートを備えたチッ
プの場合、実際のところ、パワーに限りがあるため、そ
れを用いるコンピュータ・システムの速度が低下する。
全てのオフ・チップ用途において、こうした論理チップ
に対してプッシュ・プル・ドライバが広く用いられてい
る。チップ間の信号を駆動するのに効率の良い電流ドラ
イバが必要とされている。
とんどの回路、とりわけ、論理回路は、集積回路の形式
をとる。単一の半導体基板すなわちチップ上における回
路コンポーネントの集積密度を高めようとする努力が、
継続して行なわれている。典型的なシステムにおいて
は、１つの熱制御モジュール（ＴＣＭ）に 100のこうし
たチップが含まれる可能性がある。コンピュータ・シス
テムには、いくつかのＴＣＭが含まれる可能性がある。
今日のバイポーラ論理チップの場合、論理性能（速度）
は、主として、クリティカルな論理経路に利用可能なパ
ワーの関数である。5000以上の論理ゲートを備えたチッ
プの場合、実際のところ、パワーに限りがあるため、そ
れを用いるコンピュータ・システムの速度が低下する。
全てのオフ・チップ用途において、こうした論理チップ
に対してプッシュ・プル・ドライバが広く用いられてい
る。チップ間の信号を駆動するのに効率の良い電流ドラ
イバが必要とされている。
【０００３】従来技術と表示された図１は、“Latch Ci
rcnits with Differential with Cascodes Cunnent Swi
tch Logic”と題する Lininger に対するＩＢＭ社の米
国特許第4,513,283号、“Two Level Differential Casc
ode Current Switch Masterslice”と題する Eichelber
ger他に対する米国特許第4,760,289号、及び、Low に対
する米国特許第4,686,392号に一般的な開示がある、差
動カスコード電流スイッチ回路構成を用いたチップ間に
おける駆動を行なうための典型的なプッシュ・プル・ド
ライバ回路である。これらの特許は、参考までに本書に
組み込まれている。このドライバは、ＥＣＬ回路構成に
比べて、電流が少なくてすみ、パワーが小さい差動カス
コード回路構成に特に用いられる。その論理は、１対の
ワイヤによって得られ、一方のリード線が0.6ボルトの
レベルで、もう一方のリード線が0.4ボルトであれば、
論理“１”とし、レベルが、逆であれば、論理“０”と
する。この差動カスコード電流スイッチを用いることに
より、ＥＣＬマスタ・スライス回路が同じパワーで動作
した場合に比べて、性能が20パーセント向上することに
なる。図１に示す先行技術による回路は、プリ・ドライ
バとして差動カスコード電流スイッチ回路構成を利用す
るプッシュ・プル・ドライバである。前述のように、図
１のドライバは、例えば所定のＴＣＭにおけるチップ間
またはＴＣＭ間において用いられ、さらに、ケーブル布
線にも、あるいは、アウト・バウンド接続にも用いられ
る。作動カスコード回路は、入力のための２つのワイヤ
を備えており、これらは図１における−Ａ端子及び＋Ａ
端子に与えられる。シングル・エンド出力は、端子Ｂに
発生される。図１の回路には、ＶＣＣとＶＴの間に直列
に接続された高パワー・トランジスタ10及び11が含まれ
ている。トランジスタ１０及び１１の共通接続点は出力
端子Ｂに接続されている。ＶＣＣとＶＥＥの間には、ト
ランジスタ12及び13を含む差動カスコード電流スイッチ
・プリドライバが、結合されている。＋Ａ及び−Ａにお
ける差動信号によって、トランジスタ12及び13を通る電
流通路が選択される。トランジスタ12のコレクタ抵抗器
の両端間における電圧降下によって、トランジスタ10の
導通またはカット・オフが制御される。下側のトランジ
スタ11の導通及びカット・オフは、トランジスタ16及び
抵抗器14及び15を含むエミッタ・フォロワ回路によって
行なわれる。このエミッタ・フォロワ回路は、レベル・
シフトを与え、入力段トランジスタ13の飽和を防止す
る。エミッタ・フォロワがなければ、ＣＯＣは、低い電
圧となり、Ｔ13が飽和する。ＣＯＣにおけるノードが、
あまりに低くなると、ベースがコレクタよりも高くなる
可能性がある。エミッタ・フォロワによって、これが防
止され、さらに、駆動をより有効にする電流利得が得ら
れる。
rcnits with Differential with Cascodes Cunnent Swi
tch Logic”と題する Lininger に対するＩＢＭ社の米
国特許第4,513,283号、“Two Level Differential Casc
ode Current Switch Masterslice”と題する Eichelber
ger他に対する米国特許第4,760,289号、及び、Low に対
する米国特許第4,686,392号に一般的な開示がある、差
動カスコード電流スイッチ回路構成を用いたチップ間に
おける駆動を行なうための典型的なプッシュ・プル・ド
ライバ回路である。これらの特許は、参考までに本書に
組み込まれている。このドライバは、ＥＣＬ回路構成に
比べて、電流が少なくてすみ、パワーが小さい差動カス
コード回路構成に特に用いられる。その論理は、１対の
ワイヤによって得られ、一方のリード線が0.6ボルトの
レベルで、もう一方のリード線が0.4ボルトであれば、
論理“１”とし、レベルが、逆であれば、論理“０”と
する。この差動カスコード電流スイッチを用いることに
より、ＥＣＬマスタ・スライス回路が同じパワーで動作
した場合に比べて、性能が20パーセント向上することに
なる。図１に示す先行技術による回路は、プリ・ドライ
バとして差動カスコード電流スイッチ回路構成を利用す
るプッシュ・プル・ドライバである。前述のように、図
１のドライバは、例えば所定のＴＣＭにおけるチップ間
またはＴＣＭ間において用いられ、さらに、ケーブル布
線にも、あるいは、アウト・バウンド接続にも用いられ
る。作動カスコード回路は、入力のための２つのワイヤ
を備えており、これらは図１における−Ａ端子及び＋Ａ
端子に与えられる。シングル・エンド出力は、端子Ｂに
発生される。図１の回路には、ＶＣＣとＶＴの間に直列
に接続された高パワー・トランジスタ10及び11が含まれ
ている。トランジスタ１０及び１１の共通接続点は出力
端子Ｂに接続されている。ＶＣＣとＶＥＥの間には、ト
ランジスタ12及び13を含む差動カスコード電流スイッチ
・プリドライバが、結合されている。＋Ａ及び−Ａにお
ける差動信号によって、トランジスタ12及び13を通る電
流通路が選択される。トランジスタ12のコレクタ抵抗器
の両端間における電圧降下によって、トランジスタ10の
導通またはカット・オフが制御される。下側のトランジ
スタ11の導通及びカット・オフは、トランジスタ16及び
抵抗器14及び15を含むエミッタ・フォロワ回路によって
行なわれる。このエミッタ・フォロワ回路は、レベル・
シフトを与え、入力段トランジスタ13の飽和を防止す
る。エミッタ・フォロワがなければ、ＣＯＣは、低い電
圧となり、Ｔ13が飽和する。ＣＯＣにおけるノードが、
あまりに低くなると、ベースがコレクタよりも高くなる
可能性がある。エミッタ・フォロワによって、これが防
止され、さらに、駆動をより有効にする電流利得が得ら
れる。
【０００４】
【発明が解決しようとする課題】上記のようなエミッタ
・フォロワ回路は、ドライバ毎に約 3.6ミリワットのパ
ワーを消散する。この結果、多数のドライバを備える典
型的なＴＣＭは、平均17ワットパワーを散逸することに
なる。このため、冷却の強化が必要になり、特に、水冷
システムが必要となり、付随して、コストも増加する。
本発明は低パワーのプッシュ・プル・ドライバを提供す
るものである。
・フォロワ回路は、ドライバ毎に約 3.6ミリワットのパ
ワーを消散する。この結果、多数のドライバを備える典
型的なＴＣＭは、平均17ワットパワーを散逸することに
なる。このため、冷却の強化が必要になり、特に、水冷
システムが必要となり、付随して、コストも増加する。
本発明は低パワーのプッシュ・プル・ドライバを提供す
るものである。
【０００５】
【課題を解決するための手段】本発明の低パワー・プッ
シュ・プル・ドライバは、共通接続点が出力端子に結合
されている、直列に接続されたパワー・トランジスタよ
りなるプッシュ・プル段及びプリドライバ段を有し、プ
リドライバ段は、１対のトランジスタを含む差動電流ス
イッチ回路から構成され、電流スイッチ・トランジスタ
のコレクタは、直接制御するため、パワー・トランジス
タのベースに直接結合される。
シュ・プル・ドライバは、共通接続点が出力端子に結合
されている、直列に接続されたパワー・トランジスタよ
りなるプッシュ・プル段及びプリドライバ段を有し、プ
リドライバ段は、１対のトランジスタを含む差動電流ス
イッチ回路から構成され、電流スイッチ・トランジスタ
のコレクタは、直接制御するため、パワー・トランジス
タのベースに直接結合される。
【０００６】
【実施例】図２を参照すると、差動カスコード論理値が
示されている。論理“０”の状態の場合、＋ＩＮ入力
（すなわち＋Ａ）は、差動スイッチに対して 0.4ボルト
で、−ＩＮ入力のレベルは、0.6ボルトになり、論理
“１”の状態の場合、＋ＩＮ入力が0.6ボルトで、−Ｉ
Ｎ入力が、0.4ボルトになる。図３に示すように、内部
論理値は、0.6ボルト及び0.4ボルトであり、これら２つ
の電圧がプッシュ・プル・ドライバの入力に印加され、
チップから他のチップへ移動するドライバからの出力
は、− 0.5ボルトと＋ 0.5ボルトの間の単一出力にな
る。
示されている。論理“０”の状態の場合、＋ＩＮ入力
（すなわち＋Ａ）は、差動スイッチに対して 0.4ボルト
で、−ＩＮ入力のレベルは、0.6ボルトになり、論理
“１”の状態の場合、＋ＩＮ入力が0.6ボルトで、−Ｉ
Ｎ入力が、0.4ボルトになる。図３に示すように、内部
論理値は、0.6ボルト及び0.4ボルトであり、これら２つ
の電圧がプッシュ・プル・ドライバの入力に印加され、
チップから他のチップへ移動するドライバからの出力
は、− 0.5ボルトと＋ 0.5ボルトの間の単一出力にな
る。
【０００７】図４には、本発明の望ましい実施例が示さ
れている。このプッシュ・プル・ドライバは、ＰＡ２及
びＰＡ３に差動入力を、Ｐ51にスイッチ出力を備えてい
る。本発明では、余分なレベル・シフト回路構成を用い
ずに、直接、トランジスタの組合せＴ８、Ｔ９のベース
に送られる独立性の高いレベル・シフトされた入力が、
Ｔ４（ＣＯＣ）のコレクタ・ノードに加えられる。
れている。このプッシュ・プル・ドライバは、ＰＡ２及
びＰＡ３に差動入力を、Ｐ51にスイッチ出力を備えてい
る。本発明では、余分なレベル・シフト回路構成を用い
ずに、直接、トランジスタの組合せＴ８、Ｔ９のベース
に送られる独立性の高いレベル・シフトされた入力が、
Ｔ４（ＣＯＣ）のコレクタ・ノードに加えられる。
【０００８】ＰＡ２及びＰＡ３における入力が、それぞ
れ、トランジスタＴ２及びＴ１に加えられる。トランジ
スタＴ１及びＴ２は、差動カスコード電流スイッチをな
す、トランジスタ対Ｔ３及びＴ４のベースに対する入力
をレベル・シフトさせる。0.6ボルトの入力が、−0.2ボ
ルトにレベル・シフトされ、 0.4ボルトの入力が、−0.
4ボルトにレベル・シフトされる。トランジスタＴ１及
びＴ２のコレクタは、コレクタ電圧ＶＣＣに結合されて
いる。トランジスタＴ１のエミッタは、並列抵抗器Ｒ４
及びＲ５を介してＶＴに、また、トランジスタＴ３のベ
ースに結合されている。トランジスタＴ２のエミッタ
は、並列抵抗器Ｒ６及びＲ７を介してＶＴに、また、ト
ランジスタＴ４のベースに結合されている。
れ、トランジスタＴ２及びＴ１に加えられる。トランジ
スタＴ１及びＴ２は、差動カスコード電流スイッチをな
す、トランジスタ対Ｔ３及びＴ４のベースに対する入力
をレベル・シフトさせる。0.6ボルトの入力が、−0.2ボ
ルトにレベル・シフトされ、 0.4ボルトの入力が、−0.
4ボルトにレベル・シフトされる。トランジスタＴ１及
びＴ２のコレクタは、コレクタ電圧ＶＣＣに結合されて
いる。トランジスタＴ１のエミッタは、並列抵抗器Ｒ４
及びＲ５を介してＶＴに、また、トランジスタＴ３のベ
ースに結合されている。トランジスタＴ２のエミッタ
は、並列抵抗器Ｒ６及びＲ７を介してＶＴに、また、ト
ランジスタＴ４のベースに結合されている。
【０００９】差動カスコード電流スイッチのトランジス
タＴ３、Ｔ４のエミッタは、トランジスタＴ５、及び、
スイッチにパワーを供給する抵抗器Ｒ３から構成される
電流源に結合されている。トランジスタＴ５及び抵抗器
Ｒ３は、トランジスタＴ３及びＴ４の共通エミッタの接
続点と電位ＶＥＥとの間に直列に結合されている。トラ
ンジスタＴ５のベースには、電流制御電圧ＶＸによって
バイアスが印加される。トランジスタＴ３のコレクタ
は、負荷抵抗器Ｒ１を介して電源電圧ＶＣＣに結合され
る。トランジスタＴ４のコレクタは、負荷抵抗器Ｒ２及
びトランジスタＴ６を介して電圧ＶＣＣに結合される。
タＴ３、Ｔ４のエミッタは、トランジスタＴ５、及び、
スイッチにパワーを供給する抵抗器Ｒ３から構成される
電流源に結合されている。トランジスタＴ５及び抵抗器
Ｒ３は、トランジスタＴ３及びＴ４の共通エミッタの接
続点と電位ＶＥＥとの間に直列に結合されている。トラ
ンジスタＴ５のベースには、電流制御電圧ＶＸによって
バイアスが印加される。トランジスタＴ３のコレクタ
は、負荷抵抗器Ｒ１を介して電源電圧ＶＣＣに結合され
る。トランジスタＴ４のコレクタは、負荷抵抗器Ｒ２及
びトランジスタＴ６を介して電圧ＶＣＣに結合される。
【００１０】プッシュ・プル・パワー・トランジスタ・
スイッチＴ７及びＴ８／Ｔ９は、電圧ＶＣＣと電圧ＶＴ
の間に直列に接続されている。プッシュ・プル出力は、
パワー・トランジスタ・スイッチＴ７及びＴ８／Ｔ９の
共通接続点に結合されたＰ51から取り出される。トラン
ジスタＴ８及びＴ９は、並列に接続されて、パワー処理
能力を高めるようになっている。トランジスタＴ３のコ
レクタ・ノードＣＯＴは、トランジスタＴ７のベースに
直接結合され、トランジスタＴ４のコレクタ・ノードＣ
ＯＣは、トランジスタ・スイッチの組合せＴ８／Ｔ９の
ベースに直接結合される。
スイッチＴ７及びＴ８／Ｔ９は、電圧ＶＣＣと電圧ＶＴ
の間に直列に接続されている。プッシュ・プル出力は、
パワー・トランジスタ・スイッチＴ７及びＴ８／Ｔ９の
共通接続点に結合されたＰ51から取り出される。トラン
ジスタＴ８及びＴ９は、並列に接続されて、パワー処理
能力を高めるようになっている。トランジスタＴ３のコ
レクタ・ノードＣＯＴは、トランジスタＴ７のベースに
直接結合され、トランジスタＴ４のコレクタ・ノードＣ
ＯＣは、トランジスタ・スイッチの組合せＴ８／Ｔ９の
ベースに直接結合される。
【００１１】ＰＡ３の入力が高く、ＰＡ２の入力が低い
場合、Ｔ３のベースが高く、Ｔ４のベースが低くなるた
め、Ｔ３は導通し、Ｔ４はカット・オフされる。ＣＯＴ
は、Ｒ１の両端間における電圧降下のために低くなるた
め、トランジスタＴ７がオフとなり、一方、ＣＯＣは高
くなるので、トランジスタの組合せＴ８、Ｔ９がオンと
なり、ノードＰ51が論理“０”の状態になる。ＰＡ３が
低く、ＰＡ２が高い場合、Ｔ３のベースが低く、Ｔ４の
ベースが高くなるため、Ｔ３はカット・オフされ、Ｔ４
は導通する。ＣＯＴノードが高くなると、トランジスタ
Ｔ７がオンになり、ＣＯＣが低くなって、トランジスタ
Ｔ８／Ｔ９がオフになる。トランジスタＴ７によって、
ノードＰ51は論理“１”のレベルになる。
場合、Ｔ３のベースが高く、Ｔ４のベースが低くなるた
め、Ｔ３は導通し、Ｔ４はカット・オフされる。ＣＯＴ
は、Ｒ１の両端間における電圧降下のために低くなるた
め、トランジスタＴ７がオフとなり、一方、ＣＯＣは高
くなるので、トランジスタの組合せＴ８、Ｔ９がオンと
なり、ノードＰ51が論理“０”の状態になる。ＰＡ３が
低く、ＰＡ２が高い場合、Ｔ３のベースが低く、Ｔ４の
ベースが高くなるため、Ｔ３はカット・オフされ、Ｔ４
は導通する。ＣＯＴノードが高くなると、トランジスタ
Ｔ７がオンになり、ＣＯＣが低くなって、トランジスタ
Ｔ８／Ｔ９がオフになる。トランジスタＴ７によって、
ノードＰ51は論理“１”のレベルになる。
【００１２】レベル・シフタＴ１及びＴ２は、トランジ
スタＴ４及びＴ３のベース電圧を低下させ、飽和を防止
する。トランジスタＴ１及びＴ２における入力は、図１
の標準的なプッシュ・プル・ドライバに比べて、ベース
負荷が15倍も小さい。ベース負荷が低下することによっ
て、チップ内部における電圧降下の問題が解決され、配
線容易性が増し、ファンアウトの制限が緩和されて、機
能性が増す。さらに、トランジスタＴ６及び抵抗器Ｒ２
が直列に接続されて、回路の利得を減少させ、低い方の
ＣＯＣノード電圧の変動も減少することになる。抵抗器
Ｒ２及びトランジスタＴ６は、ノードＣＯＣにおけるノ
ード電圧をあまり変化させずに、回路の利得を減少させ
るように選択される。低レベルのＣＯＣノード電圧は、
Ｔ４を飽和させないようにしなければならない。回路の
利得が減少すると、ＣＯＣノード電圧の変動が直接減少
する。トランジスタＴ６と抵抗器Ｒ２が両方ともなけれ
ば、最悪の場合の状況において、トランジスタＴ４の飽
和を生じる可能性がある。ノードＣＯＴは、一般に、大
きな信号のスイングを必要とせず、トランジスタＴ３
は、飽和しにくい。トランジスタＴ４が飽和すると、や
はり、回路に不都合なかなりの遅延が加えられる。抵抗
器Ｒ８は、値の小さい電流制限抵抗器である。トランジ
スタの組合せＴ８及びＴ９のベース入力とコレクタ入力
の間には、ショットキ障壁（金属・半導体）ダイオード
が結合され、これを飽和から守るようになっている。ま
た、トランジスタＴ４のベースとコレクタの間には、４
つの並列に接続されたトランジスタＴ10及びＴ13が、接
続されている。これらのトランジスタは、トランジスタ
Ｔ８及びＴ９のプル・ダウン時間を遅くすることによっ
て、トランジスタＴ７がオフになる前に、導通しないよ
うにする手段としての働きをする。
スタＴ４及びＴ３のベース電圧を低下させ、飽和を防止
する。トランジスタＴ１及びＴ２における入力は、図１
の標準的なプッシュ・プル・ドライバに比べて、ベース
負荷が15倍も小さい。ベース負荷が低下することによっ
て、チップ内部における電圧降下の問題が解決され、配
線容易性が増し、ファンアウトの制限が緩和されて、機
能性が増す。さらに、トランジスタＴ６及び抵抗器Ｒ２
が直列に接続されて、回路の利得を減少させ、低い方の
ＣＯＣノード電圧の変動も減少することになる。抵抗器
Ｒ２及びトランジスタＴ６は、ノードＣＯＣにおけるノ
ード電圧をあまり変化させずに、回路の利得を減少させ
るように選択される。低レベルのＣＯＣノード電圧は、
Ｔ４を飽和させないようにしなければならない。回路の
利得が減少すると、ＣＯＣノード電圧の変動が直接減少
する。トランジスタＴ６と抵抗器Ｒ２が両方ともなけれ
ば、最悪の場合の状況において、トランジスタＴ４の飽
和を生じる可能性がある。ノードＣＯＴは、一般に、大
きな信号のスイングを必要とせず、トランジスタＴ３
は、飽和しにくい。トランジスタＴ４が飽和すると、や
はり、回路に不都合なかなりの遅延が加えられる。抵抗
器Ｒ８は、値の小さい電流制限抵抗器である。トランジ
スタの組合せＴ８及びＴ９のベース入力とコレクタ入力
の間には、ショットキ障壁（金属・半導体）ダイオード
が結合され、これを飽和から守るようになっている。ま
た、トランジスタＴ４のベースとコレクタの間には、４
つの並列に接続されたトランジスタＴ10及びＴ13が、接
続されている。これらのトランジスタは、トランジスタ
Ｔ８及びＴ９のプル・ダウン時間を遅くすることによっ
て、トランジスタＴ７がオフになる前に、導通しないよ
うにする手段としての働きをする。
【００１３】上述の回路において、要素の値は、次の通
りである。ＶＣＣ＝1.4Ｖ、ＶＥＥ＝2.2Ｖ、ＶＴ＝−0.
7Ｖ、ＶＸ＝0.8Ｖ、Ｒ１＝1420オーム、Ｒ２＝850オー
ム、Ｒ３＝580オーム、Ｒ４＝4.09Ｋ、Ｒ５＝3.04Ｋ、
Ｒ６＝4.09Ｋ、Ｒ７＝3.04Ｋ、Ｒ８＝44オーム
りである。ＶＣＣ＝1.4Ｖ、ＶＥＥ＝2.2Ｖ、ＶＴ＝−0.
7Ｖ、ＶＸ＝0.8Ｖ、Ｒ１＝1420オーム、Ｒ２＝850オー
ム、Ｒ３＝580オーム、Ｒ４＝4.09Ｋ、Ｒ５＝3.04Ｋ、
Ｒ６＝4.09Ｋ、Ｒ７＝3.04Ｋ、Ｒ８＝44オーム
【００１４】上述の構成は、差動カスコード・スイッチ
回路構成を利用するが、対をなす入力の一方が、基準電
位で、コレクタ出力がプッシュ・プル・ドライバに直接
結合されたＥＣＬ論理回路にも、この原理を利用するこ
とが可能である。
回路構成を利用するが、対をなす入力の一方が、基準電
位で、コレクタ出力がプッシュ・プル・ドライバに直接
結合されたＥＣＬ論理回路にも、この原理を利用するこ
とが可能である。
【００１５】
【発明の効果】本発明によれば、従来のようなエミッタ
・フォロワ回路が不要になるため、低パワーのプッシュ
・プル・オフ・チップ・ドライバを実現できる。
・フォロワ回路が不要になるため、低パワーのプッシュ
・プル・オフ・チップ・ドライバを実現できる。
【図１】先行技術によるプッシュ・プル・ドライバの概
略図である。
略図である。
【図２】図１の差動カスコード論理における論理“１”
及び論理“０”に対する電圧レベルを表わす図である。
及び論理“０”に対する電圧レベルを表わす図である。
【図３】本発明による内部論理及びプッシュ・プル・ド
ライバの出力論理レベルを表わすブロック図である。
ライバの出力論理レベルを表わすブロック図である。
【図４】本発明の望ましい実施例による低パワー・プッ
シュ・プル・ドライバの差動カスコード回路構成を表わ
す図である。
シュ・プル・ドライバの差動カスコード回路構成を表わ
す図である。
10…パワー・トランジスタ 11…パワー・トランジスタ 12…トランジスタ 13…トランジスタ 14…抵抗器 15…抵抗器 16…トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウイリアム・マン・シュー・チュー アメリカ合衆国ニユーヨーク州ハイドパー ク、ハドソン・ドライブ28番地 (72)発明者 エドワード・バクスタ・アイケルバーガ アメリカ合衆国ニユーヨーク州ハイドパー ク、コビ・ロード８番地 (72)発明者 ドビツド・アラン・キースリング アメリカ合衆国ニユーヨーク州プレザント バレー、グリーンソン・ブールバード24番 地
Claims (5)
- 【請求項１】直列に接続され、それぞれ、制御端子を備
え、電位源の間に直列に接続されるようになっている第
１と第２の導電パワー・デバイスと、 差動対として接続された第３と第４の導電デバイスを含
むプリドライバ手段とを具備し、 前記第３のデバイスの出力端子は前記第１のデバイスの
制御端子に直接結合されると共に第１の抵抗負荷手段を
介して電位源に結合されるようになっており、前記第４
のデバイスの出力端子は前記第２のデバイスの制御端子
に直接結合されると共に第２の抵抗負荷手段を介して電
位源に結合されるようになっており、これによって、前
記第３と第４のデバイスの制御端子間に第１の差動入力
電圧が印加されると、前記第１のデバイスがカット・オ
フされて、前記第２のデバイスが導通し、前記パワー・
デバイスの直列接続点における出力端子に第１の電位を
生じ、前記第３と第４のデバイスの制御端子に第２の電
圧が印加されると、前記第１のデバイスが導通して、前
記第２のデバイスがカット・オフされ、前記出力端子に
第２の異なる電位を生じるようになっていることを特徴
とする低パワー・プッシュ・プル・ドライバ。 - 【請求項２】前記第１及び第２の電位源と、 電位源の間にプッシュ・プル方式で直列に接続された第
１及び第２のパワー・トランジスタと、 差動対として接続された第３及び第４のトランジスタを
含むプリドライバ手段とを具備し、 前記第３及び第４のトランジスタのコレクタは負荷手段
を介して上記第１の電位源に結合され、前記第３及び第
４のトランジスタのコレクタは前記第１及び第２のトラ
ンジスタのベースに直接接続されており、前記第３及び
第４のトランジスタのベース間に第１の差動電圧が加え
られたとき前記第１のトランジスタがカットオフされ、
前記第２のトランジスタが導通して、第１の出力レベル
を生じ、前記第３及び第４のトランジスタのベース間に
第２の異なる差動電圧が加えられたとき、前記第１のト
ランジスタが導通し、前記第２のトランジスタがカット
・オフされて、第２の出力レベルを生じることを特徴と
する低パワー・プッシュ・プル式オフ・チップ・ドライ
バ。 - 【請求項３】前記第３及び第４のトランジスタの入力
に、レベル・シフトによって前記第３及び第４のトラン
ジスタのベース電圧を低下させ、高インピーダンスの入
力が得られるようにするエミッタ・フォロワ手段を有す
ることを特徴とする、請求項２のドライバ。 - 【請求項４】前記第４のトランジスタの前記負荷手段
は、抵抗器と直列をなし、電流利得を減少させて、ノー
ド電圧の変動を減少させる第５のトランジスタを含むこ
とを特徴とする、請求項３のドライバ。 - 【請求項５】第１と第２の端子における第１の対をなす
電圧レベルを論理“０”とし、前記端子における第２の
逆の対をなす電圧レベルを論理“１”とする、差動カス
コード電流スイッチ回路を備えたバイポーラ論理チップ
のための低パワー・プッシュ・プル式オフ・チップ・ド
ライバにおいて、 第１と第２の電位レベルを生じる第１及び第２の手段
と、 それぞれ、エミッタ、コレクタ、及び、ベースを備え、
直列に接続された第１と第２のパワー・トランジスタ・
スイッチと、 それぞれ、エミッタ、コレクタ、及びベースを備えた第
３及び第４のトランジスタを含む低パワー差動カスコー
ド電流プリドライバと、 前記第３及び第４のトランジスタのベースに結合された
第１及び第２のレベル・シフト手段とを有し、 前記第３及び第４のトランジスタは差動対として接続さ
れ、それらのエミッタは互いに結合されて電流源に結合
されており、前記第３及び第４のトランジスタのコレク
タは、第１及び第２の抵抗手段を介して前記第１の手段
に結合されており、前記第３及び第４のトランジスタの
前記コレクタは、前記第１及び第２のトランジスタのそ
れぞれのベースに直接接続されており、 前記第１及び第２のレベル・シフト手段は前記論理
“０”または論理“１”の電圧に応答して、前記第３及
び第４のトランジスタのベースにおける前記電圧レベル
を低下させて、その飽和を防ぐことを特徴とする低パワ
ー・プッシュ・プル式オフ・チップ・ドライバ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US577353 | 1990-09-04 | ||
| US07/577,353 US5124591A (en) | 1990-09-04 | 1990-09-04 | Low power push pull driver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06318853A true JPH06318853A (ja) | 1994-11-15 |
| JP2564433B2 JP2564433B2 (ja) | 1996-12-18 |
Family
ID=24308347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3162413A Expired - Lifetime JP2564433B2 (ja) | 1990-09-04 | 1991-06-07 | プッシュプル・オフチップ・ドライバ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5124591A (ja) |
| EP (1) | EP0474367A2 (ja) |
| JP (1) | JP2564433B2 (ja) |
Families Citing this family (3)
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- 1990-09-04 US US07/577,353 patent/US5124591A/en not_active Expired - Fee Related
-
1991
- 1991-06-07 JP JP3162413A patent/JP2564433B2/ja not_active Expired - Lifetime
- 1991-08-07 EP EP91307245A patent/EP0474367A2/en not_active Withdrawn
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|---|---|
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| US5124591A (en) | 1992-06-23 |
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