JPS62195915A - スイツチング回路 - Google Patents
スイツチング回路Info
- Publication number
- JPS62195915A JPS62195915A JP61038780A JP3878086A JPS62195915A JP S62195915 A JPS62195915 A JP S62195915A JP 61038780 A JP61038780 A JP 61038780A JP 3878086 A JP3878086 A JP 3878086A JP S62195915 A JPS62195915 A JP S62195915A
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- JP
- Japan
- Prior art keywords
- switching
- circuit
- fets
- buffer circuit
- fet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000000295 complement effect Effects 0.000 abstract description 5
- 230000001052 transient effect Effects 0.000 abstract description 5
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 101150073536 FET3 gene Proteins 0.000 description 1
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- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電界効果トランジスタを用いたスイッチン
グ回路に係り、特に、その低消費電力化やスイッチング
動作の高速化などに関する。
グ回路に係り、特に、その低消費電力化やスイッチング
動作の高速化などに関する。
従来、電界効果トランジスタ（ＦＥＴ）を用いたスイッ
チング回路には、第２図に示すものが用いられている。
チング回路には、第２図に示すものが用いられている。
このスイッチング回路は、ソースを共通にした一対のＦ
ＥＴ２．４からなる差動回路６を設置し、各ＦＥＴ２．
４のソース側に定電流源を構成するＦＥＴ８、各ＦＥＴ
２．４のドレイン側に負荷としての抵抗１０．１２を設
置している。なお、端子１４には正電圧■４ｄ、端子１
６には負電圧−■８．が印加される。
ＥＴ２．４からなる差動回路６を設置し、各ＦＥＴ２．
４のソース側に定電流源を構成するＦＥＴ８、各ＦＥＴ
２．４のドレイン側に負荷としての抵抗１０．１２を設
置している。なお、端子１４には正電圧■４ｄ、端子１
６には負電圧−■８．が印加される。
そこで、入力端子１８に加えられた入力電圧Ｖ ＨＢが
、入力端子２０に設定された基準電圧Ｖ ｒａｔを越え
ると、ＦＥＴ２が導通してＦＥＴ２に電流が流れる。こ
のＦＥＴ２のスイッチング出力は、そのドレイン側から
取り出され、バッファ回路２２に加えられる。
、入力端子２０に設定された基準電圧Ｖ ｒａｔを越え
ると、ＦＥＴ２が導通してＦＥＴ２に電流が流れる。こ
のＦＥＴ２のスイッチング出力は、そのドレイン側から
取り出され、バッファ回路２２に加えられる。
バッファ回路２２は、ＦＥＴ２４、ダイオード２６．２
８およびＦＥＴ３０を直列にしてなるソースフォロワで
構成されており、端子３２には正電圧Ｖ ４４、端子３
４には負電圧−ＶＳＳが加えられる。ＦＥＴ３０は、Ｆ
ＥＴ８と同様に定電流源を構成している。
８およびＦＥＴ３０を直列にしてなるソースフォロワで
構成されており、端子３２には正電圧Ｖ ４４、端子３
４には負電圧−ＶＳＳが加えられる。ＦＥＴ３０は、Ｆ
ＥＴ８と同様に定電流源を構成している。
したがって、ＦＥＴ２のドレイン側からスイッチング出
力がＦＥＴ２４のゲートに加えられると、そのスイッチ
ング出力に応じてＦＥＴ２４がスイッチング（ターン・
オンまたはターン・オフ）し、ゲートに対するスイッチ
ング入力に応じたスイッチング出力■。を出力端子３６
から取り出すことができる。
力がＦＥＴ２４のゲートに加えられると、そのスイッチ
ング出力に応じてＦＥＴ２４がスイッチング（ターン・
オンまたはターン・オフ）し、ゲートに対するスイッチ
ング入力に応じたスイッチング出力■。を出力端子３６
から取り出すことができる。
ところで、このようなスイッチング回路では、ＦＥＴ２
４に対してダイオード２６．２８および定電流源を構成
しているＦＥＴ３０を直列に接続してバッファ回路２２
が構成されており、ＦＥＴ３０の定電流源により規定さ
れる直流バイアス電流をダイオード２６．２８に与える
ことによって、これらのダイオード２６．２８にレベル
シフト電圧を生じさせている。
４に対してダイオード２６．２８および定電流源を構成
しているＦＥＴ３０を直列に接続してバッファ回路２２
が構成されており、ＦＥＴ３０の定電流源により規定さ
れる直流バイアス電流をダイオード２６．２８に与える
ことによって、これらのダイオード２６．２８にレベル
シフト電圧を生じさせている。
したがって、スイッチング時の過渡電流の他に、常時、
駆動電流が流れるため、電流駆動能力が低くスイッチン
グ速度の低下をもたらしており、消費電力が大きい。
駆動電流が流れるため、電流駆動能力が低くスイッチン
グ速度の低下をもたらしており、消費電力が大きい。
そこで、この発明は、前段にＦＥＴ０差ｖＪ回路を設置
したスイッチング回路において、電流駆動能力を高め、
スイッチング速度の高速化とともに、低消費電力化を図
ることを目的とする。
したスイッチング回路において、電流駆動能力を高め、
スイッチング速度の高速化とともに、低消費電力化を図
ることを目的とする。
この発明のスイッチング回路は、第１図に示すように、
ソースを共通化した一対のトランジスタ（ＦＥＴ２．４
）からなる差動回路６を備えたスイッチング回路におい
て、直列に接続された一対のトランジスタ（ＦＥＴ３８
．４０）からなるバッファ回路２２を設置し、このバッ
ファ回路２２の各トランジスタ（ＦＥＴ３８．４０）の
ゲートに対して前記差動回路６の各トランジスタ（ＦＥ
Ｔ２．４）のドレインから取り出したスイッチング出力
を加えて出力を取り出すようにしたものである。
ソースを共通化した一対のトランジスタ（ＦＥＴ２．４
）からなる差動回路６を備えたスイッチング回路におい
て、直列に接続された一対のトランジスタ（ＦＥＴ３８
．４０）からなるバッファ回路２２を設置し、このバッ
ファ回路２２の各トランジスタ（ＦＥＴ３８．４０）の
ゲートに対して前記差動回路６の各トランジスタ（ＦＥ
Ｔ２．４）のドレインから取り出したスイッチング出力
を加えて出力を取り出すようにしたものである。
この発明のスイッチング回路では、差動回路６の各トラ
ンジスタ（ＦＥＴ２．４）のドレインに生じたスイッチ
ング出力をバッファ回路２２の各トランジスタ（ＦＥＴ
３８．４０）のゲートに対して相補的に加えるため、差
動回路６の相反するスイッチング出力によってバッファ
回路２２の各トランジスタ（ＦＥＴ３８．４０）を相補
的に導通、遮断状態に移行させることができる。
ンジスタ（ＦＥＴ２．４）のドレインに生じたスイッチ
ング出力をバッファ回路２２の各トランジスタ（ＦＥＴ
３８．４０）のゲートに対して相補的に加えるため、差
動回路６の相反するスイッチング出力によってバッファ
回路２２の各トランジスタ（ＦＥＴ３８．４０）を相補
的に導通、遮断状態に移行させることができる。
そして、従来のスイッチング速度を低下させる原因にな
っていた直流電流が生じないため、スイッチング速度の
高速化とともに、電力消費が低減できる。特に、バッフ
ァ回路２２が一対のトランジスタから構成されるため、
スイッチングの過渡電流以外の電流が削減でき、電流駆
動能力を高めることができる。
っていた直流電流が生じないため、スイッチング速度の
高速化とともに、電力消費が低減できる。特に、バッフ
ァ回路２２が一対のトランジスタから構成されるため、
スイッチングの過渡電流以外の電流が削減でき、電流駆
動能力を高めることができる。
以下、この発明の実施例を図面を参照して説明する。
第１図は、この発明のスイッチング回路の実施例を示す
。
。
第１図に示すように、ソースを共通にした一対のＦＥＴ
２．４からなる差動回路６を設置し、各ＦＥＴ２．４の
ソース側に定電流源を構成するＦＥＴ８を設置し、各Ｆ
ＥＴ２．４のドレイン側に負荷としての抵抗１０．１２
を設置している。端子１４には正電圧Ｖ４４、端子１６
には負電圧−■、３が印加される。
２．４からなる差動回路６を設置し、各ＦＥＴ２．４の
ソース側に定電流源を構成するＦＥＴ８を設置し、各Ｆ
ＥＴ２．４のドレイン側に負荷としての抵抗１０．１２
を設置している。端子１４には正電圧Ｖ４４、端子１６
には負電圧−■、３が印加される。
そこで、入力端子１８に加えられた入力端子■８．．が
、入力端子２０に設定された基準電圧Ｖ ｒｅｆを越え
ると、ＦＥＴ２が導通し、ＦＥＴ、４が遮断状態になる
。
、入力端子２０に設定された基準電圧Ｖ ｒｅｆを越え
ると、ＦＥＴ２が導通し、ＦＥＴ、４が遮断状態になる
。
差動回路６のスイッチング出力は、各ＦＥＴ２．４のド
レイン側から取り出され、バッファ回路２２に個別に加
えられる。
レイン側から取り出され、バッファ回路２２に個別に加
えられる。
バッファ回路２２は、ドレイン側を共通にしたＦＥＴ３
８．４０のコンプリメンタリ構成となっている。そして
、端子３２には正電圧Ｖｄｄを加え、ＦＥＴ４０のソー
スは接地されている。
８．４０のコンプリメンタリ構成となっている。そして
、端子３２には正電圧Ｖｄｄを加え、ＦＥＴ４０のソー
スは接地されている。
したがって、入力端子１８に加えられた入力電圧Ｖ、、
、に応じて、ＦＥＴ２．４がスイッチングすると、各Ｆ
ＥＴ２．４のトレインからそのスイッチング出力がバッ
ファ回路２２のＦＥＴ３８、４０のゲートに加えられ、
ＦＥＴ３８．４０はそのゲートに加えられた相反したス
イッチング入力によって交互にスイッチングし、ゲート
に対するスイッチング入力に応じたスイッチング出力Ｖ
。
、に応じて、ＦＥＴ２．４がスイッチングすると、各Ｆ
ＥＴ２．４のトレインからそのスイッチング出力がバッ
ファ回路２２のＦＥＴ３８、４０のゲートに加えられ、
ＦＥＴ３８．４０はそのゲートに加えられた相反したス
イッチング入力によって交互にスイッチングし、ゲート
に対するスイッチング入力に応じたスイッチング出力Ｖ
。
を出力端子３６から取り出すことができる。
出力端子３６に負荷としてのキャパシタ４２が接続され
ている場合、ＦＥＴ３８が導通状態、ＦＥＴ４０が遮断
状態となるとき、ＦＥＴ３８からキャパシタ４２に対し
て充電電流を流し、ＦＥＴ３８が遮断状態、ＦＥＴ４０
が導通状態となるとき、キャパシタ４２の充電電圧をＦ
ＥＴ４０を介して放電させることができる。
ている場合、ＦＥＴ３８が導通状態、ＦＥＴ４０が遮断
状態となるとき、ＦＥＴ３８からキャパシタ４２に対し
て充電電流を流し、ＦＥＴ３８が遮断状態、ＦＥＴ４０
が導通状態となるとき、キャパシタ４２の充電電圧をＦ
ＥＴ４０を介して放電させることができる。
このように、バッファ回路２２がＦＥＴ３８．４０゛の
コンプリメンタリ構成となっていることから、スイッチ
ング動作の高速化とともに、キャパシタ４２の充放電な
ど、十分な電流駆動能力が得られ、しかも、スイッチン
グ時の過渡状態以外では、不要な電流がなく、消費電力
を節減することができる。
コンプリメンタリ構成となっていることから、スイッチ
ング動作の高速化とともに、キャパシタ４２の充放電な
ど、十分な電流駆動能力が得られ、しかも、スイッチン
グ時の過渡状態以外では、不要な電流がなく、消費電力
を節減することができる。
以上説明したように、この発明によれば、バッファ回路
が一対のトランジスタからなるコンプリメンタリ構成と
なるため、電流駆動能力が高められるとともに、スイッ
チング時の過渡電流以外の不要な電流を抑制でき、低消
費電力化とともにスイッチング速度の高速化を図ること
ができる。
が一対のトランジスタからなるコンプリメンタリ構成と
なるため、電流駆動能力が高められるとともに、スイッ
チング時の過渡電流以外の不要な電流を抑制でき、低消
費電力化とともにスイッチング速度の高速化を図ること
ができる。
第１図はこの発明のスイッチング回路の実施例を示す回
路図、第２図は従来のスイッチング回路を示す回路図で
ある。 ２．４．３８．４０・・・ＦＥＴ、６・・・差動回路、
２２・・・バッファ回路。 第１図 第２図
路図、第２図は従来のスイッチング回路を示す回路図で
ある。 ２．４．３８．４０・・・ＦＥＴ、６・・・差動回路、
２２・・・バッファ回路。 第１図 第２図
Claims (1)
- ソースを共通化した一対のトランジスタからなる差動回
路を備えたスイッチング回路において、直列に接続され
た一対のトランジスタからなるバッファ回路を設置し、
このバッファ回路の各トランジスタのゲートに対して前
記差動回路の各トランジスタのドレインから取り出した
スイッチング出力を加えて出力を取り出すことを特徴と
するスイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61038780A JPS62195915A (ja) | 1986-02-24 | 1986-02-24 | スイツチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61038780A JPS62195915A (ja) | 1986-02-24 | 1986-02-24 | スイツチング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62195915A true JPS62195915A (ja) | 1987-08-29 |
Family
ID=12534804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61038780A Pending JPS62195915A (ja) | 1986-02-24 | 1986-02-24 | スイツチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62195915A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0216811A (ja) * | 1988-04-29 | 1990-01-19 | Internatl Business Mach Corp <Ibm> | 高速論理回路 |
| JPH0334328U (ja) * | 1989-08-09 | 1991-04-04 | ||
| JPH0647199A (ja) * | 1993-07-19 | 1994-02-22 | Tokai:Kk | 方形状布類の縁出し方法 |
| JPH06318853A (ja) * | 1990-09-04 | 1994-11-15 | Internatl Business Mach Corp <Ibm> | 低パワー・プッシュ・プル・ドライバ |
-
1986
- 1986-02-24 JP JP61038780A patent/JPS62195915A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0216811A (ja) * | 1988-04-29 | 1990-01-19 | Internatl Business Mach Corp <Ibm> | 高速論理回路 |
| JPH0334328U (ja) * | 1989-08-09 | 1991-04-04 | ||
| JPH06318853A (ja) * | 1990-09-04 | 1994-11-15 | Internatl Business Mach Corp <Ibm> | 低パワー・プッシュ・プル・ドライバ |
| JPH0647199A (ja) * | 1993-07-19 | 1994-02-22 | Tokai:Kk | 方形状布類の縁出し方法 |
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