JP2001500341A - スルーイング制御手段を有する出力段 - Google Patents

Abstract

(57)【要約】 出力段は、入力信号（Ｖ_i）を受け取る入力端子（ＩＰ）と、前記入力信号に応じて出力段信号（Ｖ_o）を分配する出力端子（ＯＰ）と、電源電圧（ＳＶ）を受け取る第１及び第２の電源端子（１，２）と、ゲート（ＧＮ）及び前記第１の電源端子（１）と出力端子（ＯＰ）との間に結合したソースとドレインとの間の主電流通路を具える電界効果トランジスタ（Ｑ１）と、前記出力信号（Ｖ_o）が第１の安定状態（ＦＳＴ）から遷移領域（ＴＲＥ）を経て第２の安定状態（ＳＳＴ）まで変化するとき、前記電界効果トランジスタ（Ｑ１）のゲート（ＧＮ）の電圧変化の速度を遅くして前記電界効果トランジスタ（Ｑ１）の主電流通路を流れる電流の変化の速度を遅くするスルーイング制御手段（ＳＣＭ）とを具える。このスルーイング手段（ＳＣＭ）は、電界効果トランジスタ（Ｑ１）が非導通状態導通状態に変化して前記出力信号（Ｖ_o）を第１の安定状態（ＦＳＴ）から遷移領域（ＴＲＥ）を経て第２の安定状態（ＳＳＴ）に変化させるときに、前記遷移領域（ＴＲＥ）の少なくとも一部分において前記電界効果トランジスタ（Ｑ１）のゲート−ソース電圧Ｖ（ＧＮ）を降下させる第１の手段を具える。この第１の手段は電界効果トランジスタ（Ｑ１）が飽和状態からはずれるのを防止し、従って電界効果トランジスタ（Ｑ１）を流れる電流の急激な変化を防止し、これにより第１の電源電圧（ＳＶ）及び／又は出力信号（Ｖ_o）における比較的大きな電圧スパイクの発生を防止することができる。

Description

【発明の詳細な説明】 スルーイング制御手段を有する出力段 本発明は、入力信号を受け取る入力端子と、前記入力信号に応じて出力段信号 を分配する出力端子と、電源電圧を受け取る第１及び第２の電源端子と、ゲート 及び前記第１の電源端子と出力端子との間に結合したソースとドレインとの間の 主電流通路を具える電界効果トランジスタと、前記出力信号が第１の安定状態か ら遷移領域を経て第２の安定状態まで変化するとき、前記電界効果トランジスタ のゲートの電圧変化の速度を遅くして前記電界効果トランジスタの主電流通路を 流れる電流の変化の速度を遅くするスルーイング（slewing）制御手段とを具え る出力段に関するものである。 このような出力段は米国特許第５０１３９４０号明細書から既知である。この 既知の出力段において、スルーイング制御手段は、出力信号が第２の（論理「ロ ー」）安定状態から遷移領域を経て第１の（論理「ハイ」）に変化することによ り電界効果トランジスタがターンオフする際この電界効果トランジスタのゲート −ソースキャパシタからの放電電流を制限している。これは、第１の電源端子を 流れる電流の変化の速度を制限することにより、つまり出力端子を流れる電流の 変化の速度を制限することにより行われる。第１の電源端子及び／又は出力端子 を流れる電流の変化速度を制限することは、第１の入力端子に直列の及び／又は 出力端子に直列の寄生インダクタンスにより生ずる第１の電源端子及び／又は出 力端子における寄生電圧スパイクを減少させるために必要である。 この既知の出力段において、出力信号が第１の（論理「ハイ」）安定状態から 遷移領域を経て第２の（論理「ロー」）に変化することにより電界効果トランジ スタがターンオンするとき、この電界効果トランジスタは遷移領域を通過する期 間中に急激にオフに切り替わる。この理由は、この電界効果トランジスタのドレ イン−ソース間電圧が存在していないことに起因してこの電界効果トランジスタ が飽和していないためである。これは、第１の電源端子及び／又は出力端子に比 較的大きな電圧スパイクを発生させる欠点となる。 本発明の目的は、上述した欠点を除去した改良された出力段を提供することに ある。 この目的を達成するため、本発明によれば、冒頭部で述べた形式の出力段にお いて、スルーイング制御手段が、前記電界効果トランジスタが非導通状態導通状 態に変化して前記出力信号を第１の安定状態から遷移領域を経て第２の安定状態 に変化させるときに、前記遷移領域の少なくとも一部分において前記電界効果ト ランジスタのゲート−ソース電圧Ｖを降下させる第１の手段を具えることを特徴 とする。 本発明は、電界効果トランジスタの飽和電圧がゲート−ソース電圧の降下にし たがって降下すると言う認識に基づいている。 本発明による出力段の実施例は、第１の手段が、前記電界効果トランジスタの ゲートと前記第１の電源端子との間に結合した電流源を具えることを特徴とする 。この電流源を設けることによる効果は、電界効果トランジスタのゲート−ソー ス電圧が低くなることである。 本発明による出力段の別の実施例は、電流源が、ディジタル論理回路に結合さ れ、前記電流源をオン又はオフに切り換えるディジタル制御信号を受け取る制御 入力部を有することを特徴とする。このように構成することにより、必要な場合 だけすなわち出力信号が第１の安定状態から第２の安定状態に変化する際の遷移 領域の一部の期間中にだけ電界効果トランジスタのゲート−ソース電圧を降下さ せることができる。 本発明による出力段の別の実施例は、ディジタル制御信号の値が出力信号の値 に依存することを特徴とする。このように構成することにより、出力信号が第１ の安定状態から第２の安定状態に変化する際遷移領域の一部の期間中に電流源を 自動的にオンに切替えることができる。 添付図面基づき本発明を詳細に説明する。ここで、 図１は、入力信号、出力信号、出力段の第１の電源端子と出力端子との間に容 量性負荷が接続された場合の出力端子を流れる電流を示す１組の線図でり、 図２は本発明による出力段の回路図であり、 図３は出力段の制御信号の１組の線図であり、 図４は第１の安定状態から遷移領域を経て第２の安定状態に変化する出力信号 及び出力段の電界効果トランジスタの対応するゲート−ソース電圧を示す１組の 線図であり、 図５は本発明による出力段の出力端子から制御信号を発生させる比較手段と共 に出力段を示す全体的な線図である。 図面において、同様な機能又は目的を有する部分又は素子には同一符号を付す 。 図１において、線図Ｉは図２に示す本発明による出力段の入力端子ＩＰにおけ る入力信号Ｖ_iを表す。線図IIは出力端子ＯＰにおける出力信号Ｖ_oを示す。出力 信号Ｖ_oは第１の安定状態ＦＳＴ及び第２の安定状態ＳＳＴを含む。出力信号Ｖ_o が第１の安定状態ＦＳＴと第２の安定状態ＳＳＴとの間にある場合、この間の区 域は遷移域ＴＲＥとする。線図IIIは、負荷キャパシタＣ_Lが出力段の出力端子Ｏ Ｐと第１の電源端子１との間に結合されている場合に出力段端子ＯＰを流れる電 流Ｉ_Lを大まかに示す。遷移域ＴＲＥの期間中、負荷キャパシタＣ_Lを流れる電流 Ｉ_Lの絶対値は始めに上昇し次に下降する。電流Ｉ_Lの増加は電流の立上スルーレ ート縁ＬＣＳＲとして示され、電流Ｉ_Lの低下は電流の立下スルーレート縁ＴＣ ＳＲとして示す。 上述した米国特許第５０１３９４０号で提示された既知の出力段は電流の立上 スルーレート縁ＬＣＳＲの抑制だけと関連している。電流の立下スルーレート縁 ＴＣＳＲは無視されている。電流の立下スルーレート縁ＴＣＳＲは容易に抑制す ることはできない。この理由は、飽和していない電界効果トランジスタＱ１によ り電流の立下スルーレート縁が生ずるためである。本発明による出力段は、特に 電流の立下スルーレート縁ＴＣＳＲの抑制に関連するものである。 図２は本発明による出力段の回路構成を示す。電源電圧ＳＶを第１の電源端子 １と第２の電源端子２との間に結合する。寄生インダクタンスＬ_pを負荷キャパ シタＣ_Lに直列に示す。電流の立上スルーレート縁ＬＣＳＲ又は電流の立下スル ーレート縁ＴＣＳＲが十分に抑制されていない場合、寄生インダクタンスＬ_pに より比較的大きな電流スパイクが出力端子ＯＰに生ずる。出力端子ＯＰに直列の 寄生インダクタンスと同様に、第１の電源端子１又は第２の電源端子２と直列の 別のインダクタンスにより比較的大きな電圧スパイクが第１の電源端子１及び第 ２の電源端子２にそれぞれ生じてしまう。一例として、本発明は寄生インダクタ ンスＬ_pによる出力端子ＯＰにおける電圧スパイクを軽減することだけについて 説明するが、本発明は第１及び第２の電源端子１，２における電圧スパイクも同 様な方法で軽減することができる。電界効果トランジスタＱ１は、ゲートＧＮ： 第１の電源端子に結合したソース、及び出力端子ＯＰに結合したドレインを有す る。この電界効果トランジスタＱ１のゲートーソース間電圧Ｖ（ＧＮ）（図４も 参照）はスルーイング（slewing）制御手段ＳＣＭにより制御する。このスルー イング制御手段ＳＣＭは、制御入力部ＣＩ１及び主電流通路を有する第１のトラ ンジスタＴ１と第２の電源端子２に結合した入力電極及び主電流通路を有する第 ２のトランジスタＴ２とで構成される第１の手段と；入力電極及び第２の電源端 子２と電界効果トランジスタＱ１のゲートＧＮとの間に結合した主電流通路を有 する第３のトランジスタＴ３で構成した第２の手段と；第１の電源端子１に結合 した入力電極及び主電流通路を有する第４のトランジスタＴ４と；入力電極及び 主電流通路を有する第５のトランジスタＴ５と；入力端子ＩＰに結合した入力電 極及びゲートＧＮｊ第１の電源端子１との間に結合した主電流通路を有する第６ のトランジスタＴ６とを具え、第１及び第２のトランジスタの主電流通路は電界 効果トランジスタＱ１のゲートＧＮと第１の電源端子１との間に直列に結合し、 第４及び第５のトランジスタＴ４，Ｔ５の主電流通路は第２の電源端子２とゲー トＧＮとの間に直列に結合する。 この出力段は、ゲートＧＰ、第２の電源端子２に結合したソース及び出力端子 ＯＰに結合したドレインを有する別の電界効果トランジスタＱ２と；別のスルー イング手段ＦＳＣＭと；ディジタル論理回路と；第１の制御端子ＡＢＶ０１と； 端子２の制御端子ＢＬＷ０５Ｎと；第３の制御端子ＡＢＶ０９と；第４の制御端 子ＢＬＷ０５Ｐとを具える。 別のスルーイング手段ＦＳＣＭは、入力電極及び主電流通路を有する第７のト ランジスタＴ１Ａと入力電極及び主電流通路を有する第８のトランジスタＴ２Ａ とを具える電流源Ｉ２で構成した第３の手段と；入力電極及び第１の電源端子１ と別の電界効果トランジスタＱ２のゲートＧＮとの間に結合した主電流通路を有 する第９のトランジスタＴ３Ａで構成した第４の手段と；第２の電源端子２に結 合した入力電極及び主電流通路を有する第１０のトランジスタＴ４Ａと；入力電 極及び主電流通路を有する第１１のトランジスタＴ５Ａと；入力端子ＩＰに結合 した入力電極及びゲートＧＰと第２の電源端子２との間に結合した主電流通路を 有する第１２のトランジスタＴ６Ａとを具え、第７及び第８のトランジスタＴ１ Ａ，Ｔ２Ａの主電流通路は別の電界効果トランジスタＱ２のゲートＧＮと第２の 電源端子２にとの間に直列に結合し、第１０及び第１１のトランジスタＴ４Ａ， Ｔ５Ａの主電流通路は第１の電源端子１とゲートＧＰとの間に直列に結合する。 ディジタル論理回路は、第１の制御端子ＡＢＶ０１に結合した第１の入力部、 第２の制御端子ＢＬＷ０５Ｎに結合した第２の入力部、及び制御入力部ＣＩ１に 結合した出力部を有する第１の論理アンドゲートＡＮＤ１と；入力端子ＩＰに結 合した第１の入力部、第３の制御端子ＡＢＶ０９に結合した第２の入力部、及び 第９のトランジスタＴ３Ａに結合した出力部を有する第２の論理アンドゲートＡ ＮＤ２と；入力端子ＩＰに結合した第１の入力部、第４の制御端子ＢＬＷ０５Ｐ に結合した第２の入力部、及び第１１のトランジスタＴ５Ａに結合した出力部を 有する第３の論理アンドゲートＡＮＤ３と；入力端子ＩＰに結合した第１の入力 部、第１の制御端子ＡＢＶ０１に結合した第２の入力部、及び第３のトランジス タＴ３に結合した出力部を有する第１の論理オアゲートＯＲ１と；入力端子ＩＰ に結合した第１の入力部、第２の制御端子ＢＬＷ０５Ｎに結合した第２の入力部 、及び第５のトランジスタＴ５に結合した出力部を有する第２の論理オアゲート ＯＲ２と；第３の制御端子ＡＢＶ０９に結合した第１の入力部、第４の制御端子 ＢＬＷ０５Ｐに結合した第２の入力部、及び第７のトランジスタＴＩＡに結合し た出力部を有する第３の論理オアゲートＯＲ３とを具える。 電界効果トランジスタＱ１及び別の電界効果トランジスタＱ２の動作は相補的 であり、すなわち出力端子ＯＰの出力信号Ｖ₀が第１の安定状態ＦＳＴから第２ の安定状態ＳＳＴに変化すると、電界効果トランジスタＱ１は導通し別の電界効 果トランジスタＱ２は非導通となる。この反転は、出力端子ＯＰき出力信号Ｖ₀ が第２の安定状態ＳＳＴから第１の安定状態ＦＳＴに変化する場合にも発生する 。以下の対の素子は相互に同様な動作を行う、Ｑ１とＱ２、Ｉ１とＩ２、ＳＣＭ とＦＳＣＭ、Ｔ１とＴＩＡ、Ｔ２とＴ２Ａ、Ｔ３とＴ３Ａ、Ｔ４とＴ４Ａ、Ｔ５ と Ｔ５Ａ、Ｔ６とＴ６Ａ、ＡＮＤ１とＯＲ３、ＯＲ１とＡＮＤ２、ＯＲ２とＡＮＤ ３、ＡＢＶ０１とＡＢＶ０９、ＢＬＷ０５ＮとＢＬＷ０５Ｐ_o同様な動作を行う ため、電界効果トランジスタＱ１及び上述した対の初めの素子の動作だけについ て説明する。 図３において、第１の制御端子ＡＢＶ０１、第３の制御端子ＡＢＶ０９、第２ の制御端子ＢＬＷ０５Ｎ及び第４の制御端子ＢＬＷ０５Ｐにおける電圧を線図Ｉ 、II、III及びIVにそれぞれ示す。上述した制御端子の電圧は、後述するように 、出力信号Ｖ_oの値及び／又は電源電圧ＳＶの値に依存する。出力信号Ｖ_oも各線 図Ｉ、II、III及びIVにそれぞれ示す。図３の線図に示すように、出力電圧Ｖ_oが 電源電圧ＳＶの１０％を超えると第１の制御端子ＡＢＶ０１における電圧は論理 「ハイ」になり、出力電圧Ｖ_oが電源電圧ＳＶの９０％以上になると第３の制御 端子ＡＢＶ０９の電圧は論理「ハイ」になり、出力電圧Ｖ_oが電源電圧ＳＶの５ ０％以下になると第２の制御端子ＢＬＷ０５Ｎの電圧は論理「ハイ」になる。第 ４の制御端子ＢＬＷ０５Ｐは、第３の制御端子ＡＢＶ０９の動作と同様である。 出力段の動作は以下の通りである。 初めに、出力信号Ｖ_oは第１の安定状態ＦＳＴ（論理「ハイ」）に、すなわち 入力端子ＩＰの入力信号Ｖ_i並びに第１の制御端子ＡＢＶ０１及び第３の制御端 子ＡＢＶ０９の電圧は論理「ハイ」にあるものとする。第２の制御端子ＢＬＷ０ ５Ｎの電圧は論理「ロー」とする。第１及び第２の論理オアゲートＯＲ１，ＯＲ ２の出力部の電圧は論理「ハイ」となり、これにより第３及び第５のトランジス タＴ３，Ｔ５は非導通となる。第１の論理アンドゲートＡＮＤ１の出力部の電圧 は論理「ロー」となり、電流源Ｉ１をオフに切り換える。第６のトランジスタＴ ６は、その入力電極入力端子ＩＰに接続されているため、導通する。この結果、 ゲートＧＮの電圧は論理「ロー」となり、電界効果トランジスタＱ１を非導通に 維持し、これにより出力端子ＯＰの出力信号Ｖ_oを端子１の安定状態ＦＳＴに維 持する。 次に、入力信号Ｖ_iが論理「ハイ」から論理「ロー」に変化するものとする。 初めに、出力信号Ｖ_oは依然として第１の安定状態にあり、従って第１の制御端 子ＡＢＶ０１及び第３の制御端子ＡＢＶ０９の電圧は依然として論理「ハイ」に あり、第２の制御端子ＢＬＷ０５Ｎの電圧は依然として論理「ロー」とする。こ の結果、電流源Ｉ１はオフに維持され、端子３のトランジスタＴ３は非導通状態 を維持する。入力端子ＩＰにおける入力信号Ｖ_iは論理「ハイ」から論理「ロー 」に変化し第２の制御入力ＢＬＷ０５Ｎの電圧は依然として論理「ロー」である ため、第２の論理オアゲートＯＲ２の出力部における電圧は論理「ハイ」から論 理「ロー」に変化し第５のトランジスタＴ５は導通する。第６のトランジスタＴ ６は、その入力電極が入力端子ＩＰに接続されているため、非導通となる。第４ 及び第５の両方のトランジスタＴ４，Ｔ５は導通するので、ゲート−ソースキャ パシタ（図２において図示されていない）が充電され、ゲートＧＮの電圧を上昇 させる。第４のトランジスタＴ４は電流リミッタとして動作する。従って、ゲー トＧＮの電圧は急速には上昇せず、従って出力信号Ｖ_oが急速に変化するのが防 止される。 図４において、線図Ｉは第１の安定状態ＦＳＴから遷移領域ＴＲＥを経て第２ の安定状態に変化する出力信号Ｖ_oの漸近的近似を示す。線図IIは電界効果トラ ンジスタＱ１の対応するゲート−ソース電圧Ｖ（ＧＮ）の漸近的近似を示す。図 ４に示すように、ゲート−ソース電圧Ｖ（ＧＮ）は論理「ロー」（文字Ｌで示す ）から論理「ハイ」（文字Ｈで示す）に増大し、これにより出力信号Ｖ_oは第１ の安定状態ＦＳＴから遷移領域ＴＲＥに変化する。出力信号Ｖ_oが電源電圧ＳＶ の５０％以下に降下するまで、ゲート−ソース電圧Ｖ（ＧＮ）は論理「ハイ」を 保持する。出力信号Ｖ_oが電源電圧ＳＶの５０％以下に降下すると、第２の制御 端子ＢＬＷ０５Ｎの電圧は論理「ロー」から論理「ハイ」に変化する。この結果 、第２の論理オアゲートＯＲ２の出力部の電圧は論理「ロー」から論理「ハイ」 に変化し、これにより第５のトランジスタＴ５を非導通にし、第１の論理アンド ゲートＡＮＤ１の出力は論理「ロー」から論理「ハイ」に変化し電流源Ｉ１をオ ンに切り換える。この結果、図４の線図IIに示すように、電界効果トランジスタ Ｑ１のゲート−ソースキャパシタは放電しゲート−ソース電圧Ｖ（ＧＮ）を低下 させる。第２のトランジスタＴ２は電流リミッタとして作用するので、ゲート− ソース電圧Ｖ（ＧＮ）は急速に低下せず、従って電界効果トランジスタＱ１の主 電流通路を流れる電流は減少するがこの電界効果トランジスタＱ１は依然として 導 通する。電界効果トランジスタＱ１は依然として導通するのて、出力信号Ｖ_oは 減少し続ける。図４に示すように、出力信号Ｖ_o及びゲート−ソース電圧Ｖ（Ｇ Ｎ）の両方が降下する。出力信号Ｖ_oが連続して減少するにもかかわらず、電界 降下トランジスタＱ１は飽和状態を維持する。この理由は、ゲート−ソース電圧 Ｖ（ＧＮ）の降下の結果として電界降下トランジスタＱ１のドレインとソース間 の必要な最小電圧も降下するからである。これにより、電界降下トランジスタＱ １は急激にターンオフせず、出力端子ＯＰを流れる電流Ｉ_Lの急激な変化が回避 されることになる。 出力信号Ｖ_oが電源電圧ＳＶの１０％以下に降下すると、第１の制御端子ＡＢ Ｖ０１の電圧は論理「ハイ」から論理「ロー」に変化し、これにより第１の論理 アンドゲートＡＮＤ１の出力部の電圧は論理「ハイ」から論理「ロー」に変化す る。この結果、電流源Ｉ１はオフに切り替わる。入力端子ＩＰの入力信号Ｖ_i及 び第１の制御端子ＡＢＶ０１の電圧の両方が論理「ロー」にあるので、第ｌの論 理オアゲートＯＲ１の出力部の電圧は論理「ハイ」から論理「ロー」に変化し、 これにより第３のトランジスタＴ３を導通させる。この結果、図４の線図IIに示 すように、ゲート−ソース電圧Ｖ（ＧＮ）は再び上昇する。電界降下トランジス タＱ１はもはや飽和していない。しかしながら、これは、第１の電源電圧ＳＶ及 び／又は示す信号Ｖ_oにおける大きな電圧スパイクの結果によるものではない。 この理由は、出力端子ＯＰを流れる電流Ｉ_Lが既に小さくなっているからである 。出力信号Ｖ_oが電源電圧ＳＶの１０％以下に降下した場合にゲート−ソース電 圧Ｖ（ＧＮ）を上昇させる目的は、電界効果トランジスタＱ１がその主電流通路 を経て大きな直流電流を流すことができるようにするためであり、これにより出 力信号Ｖ_oを第２の安定状態に維持する。これは、抵抗性負荷が第２の電源端子 ２と出力端子ＯＰとの間に接続された場合に重要である。 図５は、出力段ＯＰＳの出力端子ＯＰから第１、第２、第３及び第４の制御信 号ＡＢＶ０１，ＢＬＷ０５Ｎ，ＡＢＶ０９，ＢＬＷ０５Ｐを発生する比較手段Ｃ ＭＰＭＳを出力段ＯＰＳと共に示す全体的な線図である。比較手段ＣＭＰＭＳは 、示す端子ＯＰに結合した少なくとも１個の入力部及び４個の示す部を有する。 これら４個の出力部の各々は第１、第２、第３又は第４の制御端子ＡＢＶ０１， Ｂ ＬＷ０５Ｎ，ＡＢＶ０９，ＢＬＷ０５Ｐに接続する。比較手段ＣＭＰＭＳの目的 は、図３に示す必要な４個の制御信号を上述した４個の制御端子に供給すること である。比較手段ＣＭＰＭＳは、例えばバッファ及び／又はインバータで構成す ることができ、バッファ及び／又はインバータの入力トランジスタを適切な大き さとすることにより、これらバッファ及び／又はインバータの入力の論理「ロー 」及び論理「ハイ」の値が適切に決定される。 トランジスタＴ１〜Ｔ６及びＴ１Ａ〜Ｔ６Ａは、図２に示す電界効果トランジ スタの代わりにバイポーラトランジスタで構成することもできる。或いは、バイ ポーラトランジスタと電界効果トランジスタとの組合せも可能である。反対導電 型のトランジスタも使用することができる。例えば、Ｐ型の電界効果トランジス タＴ３は、コレクタが第２の電源端子２に接続されエミッタがゲートＧＮに結合 されているＮ型のバイポーラトランジスタで置換することができる。この場合、 第１の論理オアゲートＯＲ１の出力部の電圧は反転させて上述したＮ型のバイポ ーラトランジスタのベースに結合する必要がある。ディジタル回路の論理ゲート は別の回路構成で構成することもできる。出力端子ＯＰＪ第１の電源端子１との 間に結合した容量性負荷の代わりに、出力端子ＯＰと第１の電源端子１との間に 及び／又は出力端子ＯＰＪ第１の電源端子２との間にいかなる種類の負荷も結合 することができる。上述した出力信号Ｖ_oの１０％、５０％及び９０％のレベル は、一例として選択したものであり別の％レベルで置き換えることができる。本 出力段は集積回路で構成することができ或いは個別の回路素子により構成するこ ともできる。

───────────────────────────────────────────────────── 【要約の続き】 ト−ソース電圧Ｖ（ＧＮ）を降下させる第１の手段を具 える。この第１の手段は電界効果トランジスタ（Ｑ１） が飽和状態からはずれるのを防止し、従って電界効果ト ランジスタ（Ｑ１）を流れる電流の急激な変化を防止 し、これにより第１の電源電圧（ＳＶ）及び／又は出力 信号（Ｖ_o）における比較的大きな電圧スパイクの発生 を防止することができる。

Claims (1)

1. 【特許請求の範囲】 １．入力信号（Ｖ_i）を受け取る入力端子（ＩＰ）と、前記入力信号に応じて出 力段信号（Ｖ_o）を分配する出力端子（ＯＰ）と、電源電圧（ＳＶ）を受け取 る第１及び第２の電源端子（１，２）と、ゲート（ＧＮ）及び前記第１の電源 端子（１）と出力端子（ＯＰ）との間に結合したソースとドレインとの間の主 電流通路を具える電界効果トランジスタ（Ｑ１）と、前記出力信号（Ｖ_o）が 第１の安定状態（ＦＳＴ）から遷移領域（ＴＲＥ）を経て第２の安定状態（Ｓ ＳＴ）まで変化するとき、前記電界効果トランジスタ（Ｑ１）のゲート（ＧＮ ）の電圧変化の速度を遅くして前記電界効果トランジスタ（Ｑ１）の主電流通 路を流れる電流の変化の速度を遅くするスルーイング制御手段（ＳＣＭ）とを 具える出力段において、前記スルーイング制御手段（ＳＣＭ）が、前記電界効 果トランジスタ（Ｑ１）が非導通状態導通状態に変化して前記出力信号（Ｖ_o ）を第１の安定状態（ＦＳＴ）から遷移領域（ＴＲＥ）を経て第２の安定状態 （ＳＳＴ）に変化させるときに、前記遷移領域（ＴＲＥ）の少なくとも一部分 において前記電界効果トランジスタ（Ｑ１）のゲート−ソース電圧Ｖ（ＧＮ） を降下させる第１の手段を具えることを特徴とする出力段。 ２．請求項１に記載の出力段において、前記第１の手段が、前記電界効果トラン ジスタ（Ｑ１）のゲート（ＧＮ）と前記第１の電源端子（１）との間に結合し た電流源（Ｉ１）を具えることを特徴とする出力段。 ３．請求項２に記載の出力段において、前記電流源（Ｉ１）が、ディジタル論理 回路に結合され、前記電流源（Ｉ１）をオン又はオフに切り換えるディジタル 制御信号を受け取る制御入力部（ＣＩ１）を有することを特徴とする出力段。 ４．請求項３に記載の出力段において、前記ディジタル制御信号の値が前記出力 信号（Ｖ_o）の値に依存することを特徴とする出力段。 ５．請求項３に記載の出力段において、前記電流源（Ｉ１）が主電流通路を有す る第１のトランジスタ（Ｔ１）及び主電流通路を有する第２のトランジスタ（ Ｔ２）を具え、前記第１のトランジスタ（Ｔ１）及び第２のトランジスタ（Ｔ ２）の主電流通路を、前記電界効果トランジスタ（Ｑ１）のゲート（ＧＮ）と 前記第電源端子（１）との間で直列に結合したことを特徴とする出力段。 ６．請求項１に記載の出力段において、前記出力段信号（Ｖ_o）が第２の安定状 態にあるとき、前記電界効果トランジスタ（Ｑ１）のゲート（ＧＮ）とソース との間のゲート−ソース電圧Ｖ（ＧＮ）を上昇させる第２の手段を具えること を特徴とする出力段。 ７．請求項６に記載の出力段において、前記第２の手段が、前記第２の電源端子 （２）と電界効果トランジスタ（Ｑ１）との間に結合した主電流通路及び前記 ディジタル回路に結合したゲートを有する第３のトランジスタ（Ｔ３）を具え ることを特徴とする出力段。