KR20000068510A - 슬루잉 제어 수단을 갖는 출력 스테이지 - Google Patents

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KR20000068510A
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라브람스테벤마르크
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요트.게.아. 롤페즈
코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

출력 스테이지는, 입력 신호(Vi)를 수신하기 위한 입력 단자(IP); 입력 신호(Vi)에 응답하여 출력 신호(vo)를 전달하기 위한 출력 단자(OP); 공급 전압(SV)을 수신하기 위한 제 1 및 제 2 공급 단자(1 및 2); 게이트(GN)와, 제 1 공급 단자(1) 및 제 2 공급 단자(2) 사이에 접속된 소스 및 드레인 사이의 주 전류 경로를 구비하는 전계 효과 트랜지스터(Q1); 및 출력 신호(Vo)가 제 1 정상 상태(FST)에서 전이 영역(TRE)을 통해 제 2 정상 상태(SST)로 변화할 때 전계 효과 트랜지스터(Q1)의 주 전류 경로를 통한 전류 변화의 속도를 감소시키기 위해 전계 효과 트랜지스터(Q1)의 게이트(GN)에서 전압 변화의 속도를 감소시키기 위한 슬루잉 제어 수단(SCM)을 구비한다. 슬루잉 제어 수단(SCM)은 전계 효과 트랜지스터(Q1)가 비도전 상태에서 도전 상태로 변화하여 출력 신호(Vo)를 제 1 정상 상태(FST)에서 전이 영역(TRE)을 통해 제 2 정상 상태(SST)로 변화되게 할 때 적어도 전이 영역(TRE)의 부분에서 전계 효과 트랜지스터(Q1)의 게이트(GN)와 소스 사이의 게이트-소스 전압 V(GN)을 감소시키기 위한 제 1 수단을 구비한다. 제 1 수단은 제 1 전계 효과 트랜지스터(Q1)가 포화 상태에서 벗어나는 것을 방지하여, 전계 효과 트랜지스터(Q1)를 통한 전류의 순간적인 변화를 방지하며, 그에 따라 제 1 공급 전압(SV) 및 출력 신호(Vo)에서의 비교적 큰 전압 스파이크를 방지한다.

Description

슬루잉 제어 수단을 갖는 출력 스테이지{Output stage with slewing control means}
그러한 출력 스테이지는 미국 특허 5,013,940 으로부터 공지되어 있다. 이러한 공지된 출력 스테이지에 있어서, 슬루잉 제어 수단은, 출력 신호가 제 2 (논리 "로우") 정상 상태에서 전이 영역을 통해 제 1 (논리 "하이") 정상 상태로 변화하기 때문에, 전계 효과 트랜지스터가 턴-오프될 때 전계 효과 트랜지스터의 게이트-소스 커패시턴스로부터의 방전 전류를 제한한다. 이러한 것은 제 1 공급 단자를 통한 전류의 변화율을 제한하도록 하며, 또한 출력 단자를 통한 전류의 변화율을 제한하도록 한다. 제 1 공급 단자 및/또는 출력 단자를 통한 변화율의 제한은, 제 1 입력 단자 및/또는 출력 단자와 직렬로 되는 기생 인덕턴스에 의해 야기된 제 1 공급 단자 및/또는 출력 단자에서의 기생 전압 스파이크를 감소시키는데 요구된다.
공지된 출력 스테이지에 있어서, 출력 신호가 제 1 (논리 "하이") 정상 상태에서 전이 영역을 통하여 제 2 (논리 "로우") 정상 상태로 변화함으로써, 전계 효과 트랜지스터가 턴-온될 때, 전계 효과 트랜지스터는 전계 효과 트랜지스터의 드레인-소스 전압의 부족으로 인하여 더 이상 포화되지 않기 때문에 전계 효과 트랜지스터는 전이 영역 동안 언젠가 아주 급속하게 스위치-오프될 것이다. 이러한 것은 제 1 공급 단자 및/또는 출력 단자에서 비교적 큰 전압 스파이크를 야기시키는 결점을 갖는다.
본 발명은, 입력 신호를 수신하기 위한 입력 단자; 입력 신호에 응답하여 출력 신호를 전달하기 위한 출력 단자; 공급 전압을 수신하기 위한 제 1 및 제 2 공급 단자; 게이트와, 제 1 공급 단자 및 제 2 공급 단자 사이에 접속된 소스 및 드레인 사이의 주 전류 경로를 구비하는 전계 효과 트랜지스터; 출력 신호가 제 1 정상 상태에서 전이 영역을 통해 제 2 정상 상태로 변화할 때 전계 효과 트랜지스터의 주 전류 경로를 통한 전류 변화의 속도를 감소시키기 위해 전계 효과 트랜지스터의 게이트에서 전압 변화의 속도를 감소시키기 위한 슬루잉 제어 수단을 구비하는 출력 스테이지에 관한 것이다.
도 1은 입력 신호, 출력 신호, 및 용량성 부하가 출력 스테이지의 제 1 공급 단자 및 출력 단자 사이에 접속될 때 출력 단자를 통한 전류를 나타내는 도면.
도 2는 본 발명에 따른 출력 스테이지를 도시한 회로도.
도 3은 출력 스테이지의 제어 신호들을 도시한 도면.
도 4는 제 1 정상 상태에서 전이 영역을 통해 제 2 정상 상태로 변화하는 출력 신호와, 출력 스테이지의 전계 효과 트랜지스터의 대응하는 게이트-소스 전압을 나타내는 도면.
도 5는 본 발명에 따라 출력 스테이지의 출력 단자로부터 제어 신호들을 발생하기 위한 비교기 수단과 함께 출력 스테이지를 도시하는 전체적인 구성의 도면.
본 발명의 목적은 상술한 바와 같은 결점을 해소시키는 개선된 출력 스테이지를 제공하는 것이다.
이러한 목적을 위하여, 본 발명에 따라, 서두에 규정된 형태의 출력 스테이지는, 슬루잉 제어 수단이 전계 효과 트랜지스터가 비도전 상태에서 도전 상태로 변화하여 출력 신호를 제 1 정상 상태에서 전이 영역을 통해 제 2 정상 상태로 변화되게 할 때 적어도 전이 영역의 부분에서 전계 효과 트랜지스터의 게이트-소스 전압을 감소시키기 위한 제 1 수단을 구비하는 것을 특징으로 한다.
본 발명은 전계 효과 트랜지스터의 포화 전압이 게이트-소스 전압의 감소에 따라 감소하게 된다는 사실에 근거한다.
본 발명에 따른 출력 스테이지의 실시예는, 제 1 수단이 전계 효과 트랜지스터의 게이트와 제 1 공급 단자 사이에 접속된 전류원을 구비하는 것을 특징으로 한다. 전류원의 효과는 전계 효과 트랜지스터의 게이트-소스 전압이 감소한다는 것이다.
본 발명에 따른 출력 스테이지의 또다른 실시예는, 전류원이 전류원을 스위치-온 또는 스위치-오프하기 위한 디지탈 제어 신호를 수신하기 위해 디지탈 논리 회로에 접속되는 제어 입력을 구비하는 것을 특징으로 한다. 이러한 것으로서, 단지 필요한 경우, 즉, 출력 신호가 제 1 정상 상태에서 제 2 정상 상태로 변화할 때의 일부분의 전이 영역 동안, 전류원을 스위치-온시키는 것이 가능하게 되어, 전계 효과 트랜지스터의 게이트-소스 전압을 감소시킨다.
본 발명에 따른 출력 스테이지의 또다른 실시예는, 디지탈 제어 신호의 값이 출력 신호의 값에 종속한다는 것을 특징으로 한다. 그렇게 함으로써, 출력 신호가 제 1 정상 상태에서 제 2 정상 상태로 변화할 때의 일부분의 전이 영역 동안 전류원은 자동적으로 턴-온 된다.
이후, 본 발명은 첨부된 도면들을 참조하여 더욱 상세하게 설명될 것이다. 이들 도면들에 있어서, 동일한 기능들 또는 목적들을 갖는 성분 또는 소자들은 동일한 참조 부호들을 갖고 있다.
도 1에 있어서, 다이어그램 I는 도 2에 도시된 본 발명에 따른 출력 스테이지의 입력 단자 IP 에서의 입력 신호 Vi를 나타낸다. 다이어그램 II는 출력 단자 OP에서의 출력 신호 Vo를 나타낸다. 출력 신호 Vo 는 제 1 정상 상태 FST 및 제 2 정상 상태 SST를 구비한다. 출력 신호 Vo 가 제 1 정상 상태 FST 및 제 2 정상 상태 SST 사이의 어디엔가 있을 때, 이는 전이 영역 TRE 에 있게 된다. 다이어그램 III는 로드 커패시터 CL이 출력 스테이지의 제 1 공급 단자(1) 및 출력 단자 OP 사이에 접속될 때 출력단자 OP를 통한 전류 IL 의 러프 표시를 제공한다. 전류 IL의 증가는 리딩 전류 슬루잉 레이트 에지 LCSR로서 표시되고, 전류 IL의 감소는 트레일링 전류 슬루잉 레이트 에지 TCSR 로서 표시된다.
상술한 미국 특허 5,013,940에 기술된 바와 같은 공지된 출력 스테이지는 단지 리딩 전류 슬루잉 레이트 에지 LCSR의 제한과 관련한다. 트레일링 전류 슬루잉 레이트 에지 TCSR 은 무시된다. 트레일링 전류 슬루잉 레이트 에지 TCSR 은, 포화에서 벗어난 전계 효과 트랜지스터에 의해 야기되기 때문에, 아주 용이하게 제한될 수 없다. 본 발명에 따른 출력 스테이지는 특히 트레일링 전류 슬루잉 레이트 에지 TCSR 의 제한과 관련한다.
도 2는 본 발명에 따른 출력 스테이지의 회로도를 도시한다. 공급 전압 SV 는 제 1 공급 단자(1) 및 제 2 공급 단자(2) 사이에 접속된다. 기생 인덕턴스 LP는 부하 커패시터 CL과 직렬로 도시된다. 리딩 전류 슬루잉 레이트 에지 LCSR 및 트레일링 전류 슬루잉 레이트 에지 TCSR 이 충분히 제한되지 않는다면, 기생 인덕턴스 LP 는 출력 단자에서 비교적 큰 전압 스파이크를 야기시킬 것이다. 출력 단자 OP 와 직렬인 기생 인덕턴스 LP와 같이, 또한 제 1 공급 단자(1) 또는 제 2 공급 단자(2)와 직렬인 다른 기생 인덕턴스들은 제 1 공급 단자(1) 및 제 2 공급 단자(2)에서 각각 비교적 큰 전압 스파이크를 야기시킬 수 있다. 예로서, 본 발명은 단지 기생 인덕턴스 LP 에 기인한 출력 단자 OP 에서의 전압 스파이크의 감소를 기술하지만, 본 발명은 또한 유사한 방식으로 제 1 및 제 2 공급 단자들(1, 2)에서의 전압 스파이크를 감소시킨다.
전계 효과 트랜지스터 Q1 은 게이트 GN, 제 1 공급 단자(1)와 접속된 소스, 및 출력 단자 OP 와 접속된 드레인을 구비한다. 전계 효과 트랜지스터 Q1 의 게이트-소스 전압 V(GN)(도 4 참조)은 슬루잉 제어 수단 SCM 에 의해 제어된다. 슬루잉 제어 수단 SCM 은: 제어 입력 CI1 및 주 전류 경로를 갖는 제 1 트랜지스터 T1 과 제 2 공급 단자(2)에 접속된 입력 전극 및 주 전류 경로를 갖는 제 2 트랜지스터 T2를 구비하는 전류원 I1 로서 실행되는 제 1 수단으로서, 상기 제 1 및 제 2 트랜지스터 T1, T2 의 주 전류 경로들은 전계 효과 트랜지스터 Q1 의 게이트 GN 과 제 1 공급 단자(1) 사이에 직렬로 접속되는, 상기 제 1 수단; 입력 전극 및 제 2 공급 단자(2)와 전계 효과 트랜지스터 Q1 의 게이트 GN 사이에 접속된 주 전류 경로를 갖는 제 3 트랜지스터 T3 으로서 실행되는 제 2 수단; 제 1 공급 단자(1)에 접속된 입력 전극 및 주 전류 경로를 갖는 제 4 트랜지스터 T4와, 입력 전극 및 주 전류 경로를 갖는 제 5 트랜지스터 T5 로서, 상기 제 4 및 제 5 트랜지스터들 T4, T5 의 주 전류 경로들은 제 2 공급 단자(2)와 게이트 GN 사이에 직렬로 접속되는, 상기 제 4 및 제 5 트랜지스터 T4, T5; 및 입력 단자 IP 에 접속된 입력 전극 및 게이트 GN 과 제 1 공급 단자(1) 사이에 접속된 주 전류 경로를 갖는 제 6 트랜지스터 T6 을 구비한다.
또한, 출력 스테이지는: 게이트 GP, 제 2 공급 단자(2)에 접속된 소스, 및 출력 단자 OP 에 접속된 드레인을 구비하는 또다른 전계 효과 트랜지스터 Q2; 또다른 슬루잉 제어 수단 FSCM; 디지탈 논리 회로; 및 제 1 제어 단자 ABV01, 제 2 제어 단자 BLW05N, 제 3 제어 단자 ABV09, 및 제 4 제어 단자 BLW05P를 구비한다.
또한, 슬루잉 제어 수단 FSCM 은: 입력 전극 및 주 전류 경로를 갖는 제 7 트랜지스터 T1A와, 입력 전극 및 주 전류 경로를 갖는 제 8 트랜지스터 T2A를 구비하는 전류원 I2 로서 실행되는 제 3 수단으로서, 상기 제 7 및 제 8 트랜지스터들 T1A, T2A 의 주 전류 경로들은 또다른 전계 효과 트랜지스터 Q2 의 게이트 GP 와 제 2 공급 단자(2) 사이에 직렬로 접속되는, 상기 제 3 수단; 입력 전극 및 제 1 공급 단자(1)와 또다른 전계 효과 트랜지스터 Q2 의 게이트 GP 사이에 접속되는 주 전류 경로를 갖는 제 9 트랜지스터 T3A 로서 실행되는 제 4 수단; 제 2 공급 단자(2)에 접속되는 입력 전극 및 주 전류 경로를 갖는 제 10 트랜지스터 T4A, 입력 전극 및 주 전류 경로를 갖는 제 11 트랜지스터 T5A 로서, 상기 제 10 및 제 11 트랜지스터들 T4A, T5A 의 주 전류 경로들은 제 1 공급 단자(1)와 게이트 GP 사이에 직렬로 접속되는, 상기 제 10 및 제 11 트랜지스터들 T4A, T5A; 및 입력 단자 IP 에 접속된 입력 전극 및 게이트 GP 와 제 2 공급 단자(2) 사이에 접속된 주 전류 경로를 갖는 제 12 트랜지스터 T6A를 구비한다.
디지탈 논리 회로는: 제 1 제어 단자 ABV01 에 접속된 제 1 입력, 제 2 제어 단자 BLW05N 에 접속된 제 2 입력, 및 제어 입력 CI1 에 접속된 출력을 갖는 제 1 논리 AND-게이트 AND1; 입력 단자 IP 에 접속된 제 1 입력, 제 3 제어 단자 ABV09 에 접속된 제 2 입력, 및 제 9 트랜지스터 T3A 의 입력 전극에 접속된 출력을 갖는 제 2 논리 AND-게이트 AND2; 입력 단자 IP 에 접속된 제 1 입력, 제 4 제어 단자 BLW05P 에 접속된 제 2 입력, 및 제 11 트랜지스터 T5A 의 입력 전극에 접속된 출력을 갖는 제 3 논리 AND-게이트 AND3; 입력 단자 IP 에 접속된 제 1 입력, 제 1 제어 단자 ABV01 에 접속된 제 2 입력, 및 제 3 트랜지스터 T3 의 입력 전극에 접속된 출력을 갖는 제 1 논리 OR-게이트 OR1; 입력 단자 IP 에 접속된 제 1 입력, 제 2 제어 단자 BLW05N 에 접속된 제 2 입력, 및 제 5 트랜지스터 T5 의 입력 전극에 접속된 출력을 갖는 제 2 논리 OR-게이트 OR2; 및 제 3 제어 단자 ABV09 에 접속된 제 1 입력, 제 4 제어 단자 BLW05P 에 접속된 제 2 입력, 및 제 7 트랜지스터 T1A 의 입력 전극에 접속된 출력을 갖는 제 3 논리 OR-게이트 OR3을 구비한다.
전계 효과 트랜지스터 Q1 및 또다른 전계 효과 트랜지스터 Q2의 동작은 상보적이다. 즉, 출력 단자 OP 에서의 출력 신호 Vo 가 제 1 정상 상태 FST에서 제 2 정상 상태 SST 로 변화할 때 전계 효과 트랜지스터 Q1 은 도전되는데 반하여, 또다른 전계 효과 트랜지스터 Q2 는 비도전된다. 그 반대의 상태가 출력 단자 OP 에서의 출력 신호 Vo 가 제 2 정상 상태 SST에서 제 1 정상 상태 FST 로 변화할 때 발생된다. 다음의 쌍들의 소자들은 상호 유사한 동작을 갖는다: Q1;Q2, I1;I2, SCM;FSCM, T1;T1A, T2;T2A, T3;T3A, T4;T4A, T5;T5A, T6;T6A, AND1;OR3, OR1;AND2, OR2;AND3, ABV01;ABV09, BLW05N;BLW05P. 상기 쌍들은 유사한 동작이 되므로, 단지 상술한 쌍들중 전계 효과 트랜지스터 Q1 및 다른 제 1 소자들 만이 설명될 것이다.
도 3에 있어서, 제 1 제어 단자 ABV01, 제 3 제어 단자 ABV09, 제 2 제어 단자 BLW05N, 및 제 4 제어 단자 BLW05P 에서의 전압들이 다이어그램 I, II, III, IV 에 각각 도시된다. 상술한 제어 단자들의 전압들은 이후 설명될 바와 같이 출력 신호 Vo 및/또는 공급 전압 SV 의 값에 의존한다. 또한, 출력 신호 Vo 는 다이어그램 I, II, III, IV 각각에 도시된다. 도 3에 도시된 바와 같이, 제 1 제어 단자 ABV01 에서의 전압은 출력 전압 Vo 가 공급 전압 SV 의 대략 10% 일 때 논리 "하이"가 되고, 제 3 제어 단자 ABV09 에서의 전압은 출력 전압 Vo 가 공급 전압 SV 의 대략 90% 일 때 논리 "하이"가 되며, 제 2 제어 단자 BLW05N 에서의 전압은 출력 전압 Vo 가 공급 전압 SV 의 50% 이하일 때 논리 "하이" 가 된다. 제 4 제어 단자 BLW05P 는 제 3 제어 단자 ABV09 의 동작과 유사하다.
출력 스테이지의 동작은 다음과 같다:
우선, 출력 신호 Vo 가 제 1 정상 상태 FST(논리 "하이")에 있는 것으로 가정한다. 즉, 입력 단자 IP 에서의 입력 신호 Vi 및 제 1 제어 단자 ABV01 과 제 3 제어 단자 ABV09 에서의 전압들이 논리 "하이"가 된다. 제 2 제어 단자 BLW05N 에서의 전압은 논리 "로우"가 된다. 제 1 및 제 2 논리 OR-게이트들 OR1, OR2 의 출력들에서의 전압들은 논리 "하이"가 되어, 제 3 및 제 5 트랜지스터들 T3, T5를 도전되지 않게 한다. 제 1 논리 AND-게이트 AND1 의 출력에서의 전압은 논리 "로우"가 되어, 전류원 I1 을 스위치-오프되게 한다. 제 6 트랜지스터 T6 은 그 입력 전극이 입력 단자 IP 에 접속되므로 도전된다. 결과적으로, 게이트 GN 에서의 전압은 논리 "로우"가 되어, 전계 효과 트랜지스터 Q1을 비도전 상태로 유지하고, 그에 따라 제 1 정상 상태 FST에서 출력 단자 OP 에서의 출력 신호 Vo를 유지한다.
다음으로, 입력 신호 Vi 가 논리 "하이"에서 논리 "로우"로 변화하는 것을 가정한다. 초기에 출력 신호 Vo 는 여전히 제 1 정상 상태 FST 에 있게 되며, 그에 따라 제 1 제어 단자 ABV01 및 제 3 제어 단자 ABV09 에서의 전압들이 여전히 논리 "하이" 상태로 있게 되고, 제 2 제어 단자 BLW05N 에서의 전압은 여전히 논리 "로우" 상태에 있게 된다. 결과적으로, 전류원 I1 은 스위치 오프 상태로 유지되고, 제 3 트랜지스터 T3 은 비도전 상태로 유지된다. 입력 단자 IP 에서의 입력 신호 Vi 는 논리 "하이"에서 논리 "로우"로 변화되고, 제 2 제어 입력 BLW05N 에서의 전압은 여전히 논리 "로우"에 있기 때문에, 제 2 논리 OR-게이트 OR2 의 출력에서의 전압은 논리 "하이"에서 논리 "로우"로 변화되고, 따라서 제 5 트랜지스터 T5 는 도전된다. 제 6 트랜지스터 T6 은 그 입력 전극이 입력 단자 IP 에 접속되므로 도전되지 않는다. 제 4 및 제 5 트랜지스터들 T4, T5 모두가 도전되기 때문에, 게이트 GN 의 게이트-소스 커패시턴스(도 2에 도시되지 않음)는 변화되지 않게 되어, 게이트 GN 에서의 전압을 증가되게 한다. 제 4 트랜지스터 T4 는 전류 리미터로서 동작한다. 따라서, 게이트 GN 에서의 전압은 너무 빠르게 증가하지는 않게 되어, 출력 신호 Vo 가 너무 빠르게 변화되는 것을 방지한다.
도 4에서, 다이어그램 I 는 제 1 정상 상태 FST에서 전이 영역 TRE를 통하여 제 2 정상 상태 SST 로 변화하는 출력 신호 Vo 의 점근 근사를 도시한다. 다이어그램 II 는 전계 효과 트랜지스터 Q1 의 대응하는 게이트-소스 전압 V(GN)의 점근 근사를 도시한다. 도 4에 도시한 바와 같이, 게이트-소스 전압 V(GN)은 논리 "하이"(문자 L 로 표시)에서 논리 "하이"(문자 H 로 표시)로 증가하며, 그에 따라 출력 신호 Vo 가 제 1 정상 상태 FST에서 전이 영역 TRE 으로 변화된다. 게이트-소스 전압 V(GN)은 출력 신호 Vo 가 공급 전압 SV 의 50% 이하로 떨어질 때까지 논리 "하이"로 유지된다. 출력 신호 Vo 가 공급 전압 SV 의 50% 이하로 떨어질 때, 제 2 제어 단자 BLW05N 에서의 전압은 논리 "로우"에서 논리 "하이"변화된다. 결과적으로, 제 2 논리 OR-게이트 OR2 의 출력에서의 전압은 논리 "로우"에서 논리 "하이"로 변화되어 제 5 트랜지스터 T5를 도전되지 않게 하고, 제 1 논리 AND-게이트 AND1 의 출력에서의 전압은 논리 "로우"에서 논리 "하이"로 변화되어 전원 I1을 스위치 온되게 한다. 이러한 결과로, 전계 효과 트랜지스터 Q1의 게이트-소스 커패시턴스는 방전되어, 도 4의 다이어그램 II에 도시된 바와 같이 게이트-소스 전압 V(GN)이 감소하게 된다. 제 2 트랜지스터 T2 가 전류 리미터로서 동작하기 때문에, 게이트-소스 전압 V(GN)의 감소는 너무 빠르지 않게 되며, 따라서 전계 효과 트랜지스터 Q1 의 주 전류 경로를 통한 전류가 감소하기는 하지만 전계 효과 트랜지스터 Q1 은 여전히 도전될 것이다. 전계 효과 트랜지스터 Q1 이 여전히 도전되므로, 출력 신호 Vo 는 감소를 지속한다. 도 4에 도시된 바와 같이, 출력 신호 Vo 및 게이트-소스 전압 V(GN) 모두는 감소한다. 출력 신호 Vo 의 계속적인 감소에도 불구하고, 전계 효과 트랜지스터 Q1 의 드레인과 소스 사이의 최소 요구 전압도 역시 게이트-소스 전압 V(GN)의 감소의 결과로 감소하기 때문에 전계 효과 트랜지스터 Q1 은 포화 상태로 유지된다. 이로써, 전계 효과 트랜지스터 Q1 은 갑작스럽게 턴 오프되지 않게 되며, 따라서 출력 단자 OP를 통한 전류 IL의 급속한 변화는 방지된다.
출력 신호 Vo 가 공급 전압 SV 의 10% 이하로 떨어질 때, 제 1 제어 단자 ABV01 에서의 전압은 논리 "하이"에서 논리 "로우" 변화되며, 그에 따라 제 1 논리 AND-게이트 AND1 의 출력에서의 전압을 논리 "하이"에서 논리 "로우"로 변경한다. 결과적으로, 전류원 I1 은 스위치 오프된다. 입력 단자 IP 에서의 입력 신호 Vi 및 제 1 제어 단자 ABV01 에서의 전압 모두는 논리 "로우"가 되므로, 제 1 논리 OR-게이트 OR1 의 출력에서의 전압은 논리 "하이"에서 논리 "로우"로 변경되고, 그에 따라 제 3 트랜지스터 T3을 도전되게 한다. 결과적으로, 게이트-소스 전압 V(GN)은 도 4의 다이어그램 II 에 도시된 바와 같이 이득을 증가시킨다. 전계 효과 트랜지스터 Q1 은 더 이상 포화 상태에 있지 않게 된다. 하지만, 이러한 것은 출력 단자 OP를 통한 전류 IL이 이미 아주 작기 때문에 제 1 공급 전압 SV 및/또는 출력 신호 Vo 에서의 큰 전압 스파이크를 야기시키지 않는다. 출력 신호 Vo 가 공급 전압 SV 의 10% 이하로 떨어질 때 게이트-소스 전압 V(GN)을 다시 증가시키려는 목적은, 이때 전계 효과 트랜지스터 Q1 가 그 주 전류 경로를 통한 아주 큰 DC-전류를 도전실킬 수 있게 되어, 출력 신호 Vo를 제 2 정상 상태 SST 로 유지시키고자 하는 것이다. 이러한 것은, 실례로 저항성 부하가 제 2 공급 단자(2)와 출력 단자 OP 사이에 접속될 때 아주 중요하다.
도 5는 출력 스테이지 OPS 의 출력 단자 OP 로부터 제 1, 제 2 , 제 3 및 제 4 제어 신호들 ABV01, BLW05N, ABV09, BLW05P를 발생하기 위한 비교기 수단 CMPMS 와 함께 출력 스테이지 OPS를 도시한 전체적인 구성을 도시한다. 비교기 수단 CMPMS 는 출력 단자 OP 와 접속된 적어도 하나의 입력, 및 네 개의 출력들을 갖는다, 이들 네 개의 출력들 각각은 제 1, 제 2 , 제 3 또는 제 4 제어 신호들 ABV01, BLW05N, ABV09, BLW05P 중 하나에 접속된다. 비교기 수단 CMPMS 의 목적은 상술한 네 개의 제어 단자들에 대해 도 3에 도시된 바와 같이 요구된 네 개의 제어 신호들을 발생하고자 하는 것이다. 비교기 수단 CMPMS 은 실례로 버퍼들 및/또는 인버터들을 구비할 수 있어, 상기한 버퍼들 및/또는 인버터들의 입력들의 논리 "로우" 및 논리 "하이" 값들이 버퍼들 및/또는 인버터들의 입력 트랜지스터들의 적절한 디멘져닝에 의해 적절히 결정될 수 있다.
트랜지스터들 T1-T6 및 T1-T6A 는 또한 도 2에 도시된 전계 효과 트랜지스터들 대신에 바이폴라 트랜지스터들로 실행될 수 있다. 또한 바이폴라 트랜지스터들과 전계 효과 트랜지스터들의 조합이 가능하다. 반대의 도전 형태를 갖는 트랜지스터도 이용될 수 있다. 실례로, P-형 전계 효과 트랜지스터 T3 이 제 2 공급 단자(2)에 접속된 컬렉터 및 게이트 GN 에 접속된 이미터를 갖는 N-형 바이폴라 트랜지스터로 대체될 수 있다. 그때 제 1 논리 OR-게이트 OR1 의 출력에서의 전압은 반전되야 하며, 상기한 N-형 바이폴라 트랜지스터의 베이스에 연결되야 한다. 또한 디지탈 회로의 논리 게이트가 다르게 실행될 수 있다. 출력 단자 OP 와 제 1 공급 단자(1) 사이에 접속된 용량성 부하 CL대신에, 어떠한 다른 종류의 부하가 출력 단자 OP 와 제 1 공급 단자(1) 사이에 및/또는 출력 단자 OP 와 제 2 공급 단자(2) 사이에 접속될 수 있다. 출력 신호 Vo 의 상술한 10%, 50%, 및 90% 의 퍼센트 레벨은 예로서 선택된 것이며, 다른 퍼센트 레벨로 교체될 수 있다. 출력 스테이지는 직접 회로로 구성될 수 있거나, 또는 이산 성분들로 구성될 수 있다.

Claims (7)

  1. 입력 신호(Vi)를 수신하기 위한 입력 단자(IP); 입력 신호(Vi)에 응답하여 출력 신호(Vo)를 전달하기 위한 출력 단자(OP); 공급 전압(SV)을 수신하기 위한 제 1 및 제 2 공급 단자(1 및 2); 게이트(GN)와, 제 1 공급 단자(1) 및 제 2 공급 단자(2) 사이에 접속된 소스 및 드레인 사이의 주 전류 경로를 구비하는 전계 효과 트랜지스터(Q1); 및 출력 신호(Vo)가 제 1 정상 상태(FST)에서 전이 영역(TRE)을 통해 제 2 정상 상태(SST)로 변화할 때 전계 효과 트랜지스터(Q1)의 주 전류 경로를 통한 전류 변화의 속도를 감소시키기 위해 전계 효과 트랜지스터(Q1)의 게이트(GN)에서 전압 변화의 속도를 감소시키기 위한 슬루잉 제어 수단(SCM)을 구비하는 출력 스테이지에 있어서,
    슬루잉 제어 수단(SCM)은 전계 효과 트랜지스터(Q1)가 비도전 상태에서 도전 상태로 변화하여 출력 신호(Vo)를 제 1 정상 상태(FST)에서 전이 영역(TRE)을 통해 제 2 정상 상태(SST)로 변화되게 할 때 적어도 전이 영역(TRE)의 부분에서 전계 효과 트랜지스터(Q1)의 게이트-소스 전압 V(GN)을 감소시키기 위한 제 1 수단을 구비하는 것을 특징으로 하는 출력 스테이지.
  2. 제 1 항에 있어서, 제 1 수단은 제 1 전계 효과 트랜지스터(Q1)의 게이트(GN)와 제 1 공급 단자(1) 사이에 접속되는 전류원(I1)을 구비하는 것을 특징으로 하는 출력 스테이지.
  3. 제 2 항에 있어서, 전류원(I1)은 전류원(I1)을 스위치 온 또는 오프하기 위한 디지탈 제어 신호를 수신하기 위한 디지탈 논리 회로에 접속된 제어 입력(CI1)을 구비하는 것을 특징으로 하는 출력 스테이지.
  4. 제 3 항에 있어서, 디지탈 제어 신호의 값은 출력 신호(Vo)의 값에 종속하는 것을 특징으로 하는 출력 스테이지.
  5. 제 3 항에 있어서, 전류원(I1)은 주 전류 경로를 갖는 제 1 트랜지스터(T1) 및 주 전류 경로를 갖는 제 2 트랜지스터(T2)를 구비하며, 제 1 및 제 2 트랜지스터들(T1, T2)의 주 전류 경로들은 전계 효과 트랜지스터(Q1)의 게이트(GN)와 제 1 공급 단자(1) 사이에 직렬로 접속되는 것을 특징으로 하는 출력 스테이지.
  6. 제 1 항에 있어서, 출력 신호(Vo)가 제 2 정상 상태(SST)에 있을 때 전계 효과 트랜지스터(Q1)의 게이트(GN)와 소스 사이의 게이트-소스 전압 V(GN)을 증가시키기 위한 제 2 수단을 구비하는 것을 특징으로 하는 출력 스테이지.
  7. 제 6 항에 있어서, 제 2 수단은 제 2 공급 단자(2)와 전계 효과 트랜지스터(Q1)의 게이트(GN) 사이에 접속된 주 전류 경로, 및 디지탈 논리 회로에 접속된 게이트를 구비하는 것을 특징으로 하는 출력 스테이지.
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