JPH0328847B2 - - Google Patents
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- JPH0328847B2 JPH0328847B2 JP57120700A JP12070082A JPH0328847B2 JP H0328847 B2 JPH0328847 B2 JP H0328847B2 JP 57120700 A JP57120700 A JP 57120700A JP 12070082 A JP12070082 A JP 12070082A JP H0328847 B2 JPH0328847 B2 JP H0328847B2
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/32—Means for protecting converters other than automatic disconnection
- H02M1/34—Snubber circuits
-
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- H02M1/00—Details of apparatus for conversion
- H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
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- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
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- H02M7/5387—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/042—Modifications for accelerating switching by feedback from the output circuit to the control circuit
- H03K17/04213—Modifications for accelerating switching by feedback from the output circuit to the control circuit in bipolar transistor switches
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- Power Engineering (AREA)
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Description
【発明の詳細な説明】
この発明は、インバータやチヨツパ等のような
電力用スイツチング・トランジスタを用いた回路
に関し、さらに詳しくは、これら電力用スイツチ
ング・トランジスタ用のスナツバ（snubber）回
路の改良に関する。
電力用スイツチング・トランジスタを用いた回路
に関し、さらに詳しくは、これら電力用スイツチ
ング・トランジスタ用のスナツバ（snubber）回
路の改良に関する。
バイポーラ・トランジスタの負荷線を制御する
従来の方法は、第１図に示すように有極性のスナ
ツバ回路をトランジスタのコレクタからエミツタ
へ接続している。詳しく述べると、（NPN）トラ
ンジスタ１１がベース駆動回路１２によつて制御
されて交互にターンオンおよびターンオフし、負
荷１３（ここではインダクタとして示されてい
る）に電流を流しあるいは阻止する。スナツバ回
路は、トランジスタ１１のコレクタ端子とエミツ
タ端子との間に直列に接続されたダイオード１４
およびキヤパシタ１５と、ダイオード１４および
キヤパシタ１５の接続点とトランジスタ１１のコ
レクタ端子との間に接続された抵抗１６とを有す
る。このような構成において、ベース駆動回路の
電源１７（蓄電池として示されている）は、トラ
ンジスタ１１をターンオンするのに必要なベース
駆動を増大するために、充分な電圧を供給しなけ
ればならない。
従来の方法は、第１図に示すように有極性のスナ
ツバ回路をトランジスタのコレクタからエミツタ
へ接続している。詳しく述べると、（NPN）トラ
ンジスタ１１がベース駆動回路１２によつて制御
されて交互にターンオンおよびターンオフし、負
荷１３（ここではインダクタとして示されてい
る）に電流を流しあるいは阻止する。スナツバ回
路は、トランジスタ１１のコレクタ端子とエミツ
タ端子との間に直列に接続されたダイオード１４
およびキヤパシタ１５と、ダイオード１４および
キヤパシタ１５の接続点とトランジスタ１１のコ
レクタ端子との間に接続された抵抗１６とを有す
る。このような構成において、ベース駆動回路の
電源１７（蓄電池として示されている）は、トラ
ンジスタ１１をターンオンするのに必要なベース
駆動を増大するために、充分な電圧を供給しなけ
ればならない。
ダイオード１４、キヤパシタ１５および抵抗１
６からなるスナツバ回路の主目的は、ターンオフ
の際にトランジスタ１１の電圧が上昇する前にコ
レクタ電流をダイオード１４を介してキヤパシタ
１５に転流することによつて、トランジスタ１１
を保護することである。これによつてトランジス
タ１１のスイツチング電力損が減少する。トラン
ジスタ１１が次にターンオフする前にスナツバ回
路のキヤパシタ１５を放電しておく必要がある。
この放電は、トランジスタ１１のターンオン時に
抵抗１６を介して行なわれる。
６からなるスナツバ回路の主目的は、ターンオフ
の際にトランジスタ１１の電圧が上昇する前にコ
レクタ電流をダイオード１４を介してキヤパシタ
１５に転流することによつて、トランジスタ１１
を保護することである。これによつてトランジス
タ１１のスイツチング電力損が減少する。トラン
ジスタ１１が次にターンオフする前にスナツバ回
路のキヤパシタ１５を放電しておく必要がある。
この放電は、トランジスタ１１のターンオン時に
抵抗１６を介して行なわれる。
このようなスナツバ回路に伴なう問題点のひと
つは、スナツバ回路がトランジスタの容量性負荷
となるため、このスイツチング・トランジスタが
オンに転じる間スイツチング損失が増加すること
である。と云うのは、トランジスタがターンオン
時に負荷電流とスナツバ回路の放電電流との両者
を負担しなければならないからである。誘導性負
荷がクランプされている場合、トランジスタはク
ランプ・ダイオード２０の逆回復電流をも負担す
る必要がある。
つは、スナツバ回路がトランジスタの容量性負荷
となるため、このスイツチング・トランジスタが
オンに転じる間スイツチング損失が増加すること
である。と云うのは、トランジスタがターンオン
時に負荷電流とスナツバ回路の放電電流との両者
を負担しなければならないからである。誘導性負
荷がクランプされている場合、トランジスタはク
ランプ・ダイオード２０の逆回復電流をも負担す
る必要がある。
プツシユプル回路において発生する典型的なコ
レクタ電流波形が第２図に示されている。ターン
オン時の大きなピークコレクタ電流のためトラン
ジスタの飽和を維持するにはより大きなベース電
流駆動が必要とされる。一般に電力用トランジス
タはコレクタ電流値が大きいと甚しくその電流増
幅率βが減少するので上述したベース駆動電流に
対する必要条件が一層厳しいものとなる。大きい
コレクタ電流による低利得を補償するために必要
なベース駆動電流のピーキングは、通常、ベース
端子に直列に接続された並列RC回路によつて与
えられている。
レクタ電流波形が第２図に示されている。ターン
オン時の大きなピークコレクタ電流のためトラン
ジスタの飽和を維持するにはより大きなベース電
流駆動が必要とされる。一般に電力用トランジス
タはコレクタ電流値が大きいと甚しくその電流増
幅率βが減少するので上述したベース駆動電流に
対する必要条件が一層厳しいものとなる。大きい
コレクタ電流による低利得を補償するために必要
なベース駆動電流のピーキングは、通常、ベース
端子に直列に接続された並列RC回路によつて与
えられている。
従つて本発明の目的は、電力用スイツチング・
トランジスタに用いる改良されたスナツバ回路を
提供することである。
トランジスタに用いる改良されたスナツバ回路を
提供することである。
本発明の別な目的は、ベース駆動電流の立上り
時間を一層速くする、電力用スイツチング・トラ
ンジスタ用の改良されたスナツバ回路を提供する
ことである。
時間を一層速くする、電力用スイツチング・トラ
ンジスタ用の改良されたスナツバ回路を提供する
ことである。
本発明にさらに別な目的は、ベース駆動回路電
源の必要条件を飽和するために、通常は消費され
ていた電力の一部を再利用することによつて電力
用スイツチング・トランジスタのスナツバ回路の
効率を改善することである。
源の必要条件を飽和するために、通常は消費され
ていた電力の一部を再利用することによつて電力
用スイツチング・トランジスタのスナツバ回路の
効率を改善することである。
さらに本発明の別な目的は、スナツバ回路を各
半サイクル毎に切り離すことによつてプツシユプ
ル形電力用トランジスタ・スイツチング回路の効
率を改善することである。
半サイクル毎に切り離すことによつてプツシユプ
ル形電力用トランジスタ・スイツチング回路の効
率を改善することである。
本発明の上述の目的及び他の目的は、従来のス
ナツバ回路を変更し、スナツバ回路のキヤパシタ
の放電を電力用スイツチング・トランジスタのコ
レクタを経由しないでベース・ターンオン回路を
経由して行うようにすることによつて達成され
る。本発明では、スナツバ回路のキヤパシタに蓄
積されたエネルギを用いてベース駆動回路に必要
とされる余分な電力を供給し、もつてベース電流
を増大（ブースト）させることにより、ターンオ
ンの瞬間に於ける電流利得を減少させる大きなコ
レクタ電流を補償する。このベース駆動増大用の
電力の全ては、通常熱として発散されていたスナ
ツバ回路のエネルギから取り出しているので、シ
ステム全体の効率が上がる。ベース駆動増大用電
力を供給するために、各々トランジスタのエミツ
タを基準とした実効的なスナツバ電源とベース・
ターンオン電源とを組み合わせる。
ナツバ回路を変更し、スナツバ回路のキヤパシタ
の放電を電力用スイツチング・トランジスタのコ
レクタを経由しないでベース・ターンオン回路を
経由して行うようにすることによつて達成され
る。本発明では、スナツバ回路のキヤパシタに蓄
積されたエネルギを用いてベース駆動回路に必要
とされる余分な電力を供給し、もつてベース電流
を増大（ブースト）させることにより、ターンオ
ンの瞬間に於ける電流利得を減少させる大きなコ
レクタ電流を補償する。このベース駆動増大用の
電力の全ては、通常熱として発散されていたスナ
ツバ回路のエネルギから取り出しているので、シ
ステム全体の効率が上がる。ベース駆動増大用電
力を供給するために、各々トランジスタのエミツ
タを基準とした実効的なスナツバ電源とベース・
ターンオン電源とを組み合わせる。
ベース・ターンオン電源の電圧レベルは、普
通、ベース回路の浮遊容量とターンオン時の損失
を最小にするのに必要な立上り時間とによつて決
定される。この電圧はトランジスタの飽和を維持
するのに必要な電圧よりもかなり高く、過分な電
力がベース回路においてオン時にほゞ消費されて
しまう。簡単な駆動回路においては、駆動レベル
が高くなるとベースに過剰な電荷が蓄積され、こ
のためターンオフの遅延が大きくなる。本発明の
電力帰還技術を用いることによつて、トランジス
タをターンオフするのに必要な全エネルギを供給
するために高電圧源（スナツバ回路の電荷）が利
用できる。このため、ベース・ターンオン電源の
電圧レベルを、トランジスタ飽和後のベース駆動
レベルを維持するのに充分なレベルにまで下げる
ことができる。
通、ベース回路の浮遊容量とターンオン時の損失
を最小にするのに必要な立上り時間とによつて決
定される。この電圧はトランジスタの飽和を維持
するのに必要な電圧よりもかなり高く、過分な電
力がベース回路においてオン時にほゞ消費されて
しまう。簡単な駆動回路においては、駆動レベル
が高くなるとベースに過剰な電荷が蓄積され、こ
のためターンオフの遅延が大きくなる。本発明の
電力帰還技術を用いることによつて、トランジス
タをターンオフするのに必要な全エネルギを供給
するために高電圧源（スナツバ回路の電荷）が利
用できる。このため、ベース・ターンオン電源の
電圧レベルを、トランジスタ飽和後のベース駆動
レベルを維持するのに充分なレベルにまで下げる
ことができる。
本発明の特質ならびに他の目的、特徴、利用お
よび利点は、以下の説明および添付の図面から明
らかになろう。
よび利点は、以下の説明および添付の図面から明
らかになろう。
図面の第３図において、第１図の従来のスナツ
バ回路に示したのと同一もしくは類似の素子には
同一の参照数字が付されている。第３図を参照し
て具体的に説明すると、抵抗１６が、ダイオード
１４およびキヤパシタ１５の接続点とベース駆動
回路１２との間に接続されている。従つて、スナ
ツバ回路のキヤパシタ１５の放電は、トランジス
タ１１のコレクタ・エミツタ路ではなくベース駆
動回路１２を介して行われる。ダイオード１８を
ベース駆動用電源１７とベース駆動回路１２との
間に挿入して、ベース駆動用電源１７をスナツバ
回路のキヤパシタ１５の高電圧放電から隔離して
いる。ベース駆動増大用電力の全てがスナツバ回
路のキヤパシタ１５の放電によつて供給されるの
で、ベース駆動用電源１７は第１図に示した従来
の回路に用いられるベース駆動用電源１７よりも
かなり小さくできる。この結果生じるコレクタ電
流の波形を第４図に示す。図から、ターンオン時
のピーク・コレクタ電流ICが減少し、ターンオン
時にトランジスタ１１を飽和させるベース駆動電
流が少なくてすむことがわかる。
バ回路に示したのと同一もしくは類似の素子には
同一の参照数字が付されている。第３図を参照し
て具体的に説明すると、抵抗１６が、ダイオード
１４およびキヤパシタ１５の接続点とベース駆動
回路１２との間に接続されている。従つて、スナ
ツバ回路のキヤパシタ１５の放電は、トランジス
タ１１のコレクタ・エミツタ路ではなくベース駆
動回路１２を介して行われる。ダイオード１８を
ベース駆動用電源１７とベース駆動回路１２との
間に挿入して、ベース駆動用電源１７をスナツバ
回路のキヤパシタ１５の高電圧放電から隔離して
いる。ベース駆動増大用電力の全てがスナツバ回
路のキヤパシタ１５の放電によつて供給されるの
で、ベース駆動用電源１７は第１図に示した従来
の回路に用いられるベース駆動用電源１７よりも
かなり小さくできる。この結果生じるコレクタ電
流の波形を第４図に示す。図から、ターンオン時
のピーク・コレクタ電流ICが減少し、ターンオン
時にトランジスタ１１を飽和させるベース駆動電
流が少なくてすむことがわかる。
ここで第９図を参照する。第９図には本発明の
特定の実施例の回路図が示されている。スイツチ
ング・トランジスタ１１１はダーリントン形式の
１対のトランジスタとして示されているが、この
トランジスタ１１１は、用途に応じて、スイツチ
を形成するように接続された任意の数のトランジ
スタで構成し得る。スナツバ回路は、トランジス
タ１１１のコレクタとエミツタ端子間に接続され
たダイオード１１４およびキヤパシタ１１５を有
すると共に、ダイオード１１４とキヤパシタ１１
５の接続点に一端が接続され、他端がベース駆動
およびターンオン・スイツチ・トランジスタ１２
１と隔離ダイオード１１８の接続点に接続された
抵抗１１６を有する。
特定の実施例の回路図が示されている。スイツチ
ング・トランジスタ１１１はダーリントン形式の
１対のトランジスタとして示されているが、この
トランジスタ１１１は、用途に応じて、スイツチ
を形成するように接続された任意の数のトランジ
スタで構成し得る。スナツバ回路は、トランジス
タ１１１のコレクタとエミツタ端子間に接続され
たダイオード１１４およびキヤパシタ１１５を有
すると共に、ダイオード１１４とキヤパシタ１１
５の接続点に一端が接続され、他端がベース駆動
およびターンオン・スイツチ・トランジスタ１２
１と隔離ダイオード１１８の接続点に接続された
抵抗１１６を有する。
トランジスタ１２１は、電流制限抵抗１２２を
介してトランジスタ１１１にベース駆動電流を供
給する。トランジスタ１２１はNPNバイポー
ラ・トランジスタとして表わされているが、特定
の用途に応じて、単極スイツチを形成するように
接続された任意の種類の任意の数のデバイスで構
成してもよい。電力用スイツチング・トランジス
タ１１１をターンオフしてオフ状態に維持するた
めにターンオフ回路１２３が設けられている。タ
ーンオン・スイツチ・トランジスタ１２１とター
ンオフ回路１２３とを動作させる適当な信号を供
給するために制御信号回路１２４が設けられてい
る。ターンオフ回路１２３と制御信号回路１２４
の特定の構成は本発明の実施にとつて無関係であ
る。所期の機能を実施する構成は、本明細書に於
ける説明から当業者が容易に考えられよう。
介してトランジスタ１１１にベース駆動電流を供
給する。トランジスタ１２１はNPNバイポー
ラ・トランジスタとして表わされているが、特定
の用途に応じて、単極スイツチを形成するように
接続された任意の種類の任意の数のデバイスで構
成してもよい。電力用スイツチング・トランジス
タ１１１をターンオフしてオフ状態に維持するた
めにターンオフ回路１２３が設けられている。タ
ーンオン・スイツチ・トランジスタ１２１とター
ンオフ回路１２３とを動作させる適当な信号を供
給するために制御信号回路１２４が設けられてい
る。ターンオフ回路１２３と制御信号回路１２４
の特定の構成は本発明の実施にとつて無関係であ
る。所期の機能を実施する構成は、本明細書に於
ける説明から当業者が容易に考えられよう。
電力用スイツチング・トランジスタ１１１がオ
フ状態である間、ダイオード１１８が逆バイアス
され、かつトランジスタ１２１が制御信号回路に
よつてオフに維持されているので、スナツバ回路
のキヤパシタ１１５は充電された状態に留まる。
この期間の間、制御信号はターンオフ回路１２３
を付勢し続け、電力用スイツチング・トランジス
タ１１１をオフ状態に保持する。
フ状態である間、ダイオード１１８が逆バイアス
され、かつトランジスタ１２１が制御信号回路に
よつてオフに維持されているので、スナツバ回路
のキヤパシタ１１５は充電された状態に留まる。
この期間の間、制御信号はターンオフ回路１２３
を付勢し続け、電力用スイツチング・トランジス
タ１１１をオフ状態に保持する。
外部もしくは内部からのターンオン制御信号が
発生すると、制御信号回路はターンオフ回路１２
３を不作動にするとともに、トランジスタ１２１
に充分なベース駆動電流を供給してこれを飽和さ
せる。トランジスタ１２１がターンオンすると、
スナツバ回路のキヤパシタ１１５を抵抗１１６お
よび１２２を介して電力用スイツチング・トラン
ジスタ１１１のベース・エミツタ接合に向けて放
電させる。スナツバ回路のキヤパシタの充電電位
がベース駆動用電源１１７の電位に下がると、ダ
イオード１１８が順方向バイアスとなり、その後
の定常状態のベース駆動電流をベース駆動用電源
１１７から供給させる。この時点ではスナツバ回
路のキヤパシタ１１５からはそれ以上電流が流れ
ず、キヤパシタ１１５の残留電荷は、ベース駆動
用電源１１７の電位とほゞ同一の電位にとどま
る。
発生すると、制御信号回路はターンオフ回路１２
３を不作動にするとともに、トランジスタ１２１
に充分なベース駆動電流を供給してこれを飽和さ
せる。トランジスタ１２１がターンオンすると、
スナツバ回路のキヤパシタ１１５を抵抗１１６お
よび１２２を介して電力用スイツチング・トラン
ジスタ１１１のベース・エミツタ接合に向けて放
電させる。スナツバ回路のキヤパシタの充電電位
がベース駆動用電源１１７の電位に下がると、ダ
イオード１１８が順方向バイアスとなり、その後
の定常状態のベース駆動電流をベース駆動用電源
１１７から供給させる。この時点ではスナツバ回
路のキヤパシタ１１５からはそれ以上電流が流れ
ず、キヤパシタ１１５の残留電荷は、ベース駆動
用電源１１７の電位とほゞ同一の電位にとどま
る。
ターンオン制御信号が取り除かれると、制御信
号回路１２４はトランジスタ１２１へのベース駆
動を除去し、ターンオフ回路１２３を付勢する。
この動作は抵抗１１６を放電路から切り離し、ト
ランジスタ１１１をターンオフする。電力用スイ
ツチング・トランジスタ１１１がターンオフする
と、キヤパシタ１１５は従来のスナツバ回路と同
じくダイオード１１４を介して再び充電される。
この新しい充電電荷は電力用スイツチング・トラ
ンジスタ１１１が次にターンオンされるまでキヤ
パシタ１１５に保持され、前述した過程を繰りか
えす。
号回路１２４はトランジスタ１２１へのベース駆
動を除去し、ターンオフ回路１２３を付勢する。
この動作は抵抗１１６を放電路から切り離し、ト
ランジスタ１１１をターンオフする。電力用スイ
ツチング・トランジスタ１１１がターンオフする
と、キヤパシタ１１５は従来のスナツバ回路と同
じくダイオード１１４を介して再び充電される。
この新しい充電電荷は電力用スイツチング・トラ
ンジスタ１１１が次にターンオンされるまでキヤ
パシタ１１５に保持され、前述した過程を繰りか
えす。
第５図は本発明の好ましい特定の実施例を示
す。ダーリントン形式のトランジスタ対として示
されている電力用スイツチング・トランジスタ１
１１は、用途によつては、１個もしくは複数個の
並列駆動トランジスタによつて駆動される複数個
の並列の出力トランジスタで構成してもよい。
す。ダーリントン形式のトランジスタ対として示
されている電力用スイツチング・トランジスタ１
１１は、用途によつては、１個もしくは複数個の
並列駆動トランジスタによつて駆動される複数個
の並列の出力トランジスタで構成してもよい。
スナツバ回路は、電力用スイツチング・トラン
ジスタ１１１のコレクタ端子とエミツタ端子との
間に直列に接続されたダイオード１１４およびキ
ヤパシタ１１５を有すると共に、ダイオード１１
４とキヤパシタ１１５との接続点に一端が接続さ
れた抵抗１１６を有する。負荷１１３と電源１１
９とは、電力用スイツチング・トランジスタ１１
１のコレクタ端子とエミツタ端子との間に接続さ
れている。
ジスタ１１１のコレクタ端子とエミツタ端子との
間に直列に接続されたダイオード１１４およびキ
ヤパシタ１１５を有すると共に、ダイオード１１
４とキヤパシタ１１５との接続点に一端が接続さ
れた抵抗１１６を有する。負荷１１３と電源１１
９とは、電力用スイツチング・トランジスタ１１
１のコレクタ端子とエミツタ端子との間に接続さ
れている。
ベース駆動回路の電源は、電力用スイツチン
グ・トランジスタ１１１のエミツタ端子を基準と
して端子１１７ａと１１７ｂとの間に接続されて
いる。さらに詳しく述べると、端子１１７ａには
電圧＋Ｖが印加され、端子１１７ｂには電圧−Ｖ
が印加されている。電力用スイツチング・トラン
ジスタ１１１のエミツタ端子に接続されたゼロ・
ボルトの線が両端子１１７ａおよび１１７ｂに印
加された電圧の中間にある。電圧降下用抵抗１２
１、ツエナーダイオード１２２およびキヤパシタ
１２３は光学カプラ１２４用の安定な電圧源とし
て使用されている。比較的短い立上りおよび立下
り時間を持つパルス幅変調された形式のスイツチ
ング制御信号が、当業者によつて周知の信号源
（図示せず）から供給され、電力用スイツチン
グ・トランジスタ１１１のターンオンおよびター
ンオフを制御するために光学カプラの入力端子１
２５ａおよび１２５ｂに印加される。抵抗１２６
によつて上記ゼロ・ボルトの線に接続された光学
カプラ１２４の出力は、論理ゲート１２７の入力
に供給される。論理ゲート１２７はその開放コレ
クタ出力が−Ｖ端子１１７ｂを基準とする電力用
ナンド（NAND）バツフアである。論理ゲート
１２７の出力は、同様にナンド・バツフアである
第２の論理ゲート１２８に供給されるとともに、
第２の論理ゲート１２８の入力を保護するための
ダイオード１２９によつて最大ゼロ・ボルトの電
位にクランプされている。論理ゲート１２８の出
力端子は、電力用電界効果トランジスタ（FET）
１３０のゲート端子に接続されている。FET１
３０はトランジスタ１１１を制御するスイツチと
して動作する。FET１３０のドレイン端子はト
ランジスタ１１１のベース端子に接続され、ソー
ス端子は電流制限抵抗１４３を介して−Ｖ端子１
１７ｂに接続されている。４個の並列のトランジ
スタ段１３４ａ，１３４ｂ，１３４ｃおよび１３
４ｄより成るベース電流源が、トランジスタ１１
１のベース端子と＋Ｖ端子１１７ａとの間に接続
されている。各トランジスタ１３４のエミツタ端
子は、対応するエミツタ抵抗１４７を介してトラ
ンジスタ１１１のベース端子に接続されている。
各トランジスタ１３４のコレクタは共通接続点に
接続され、さらに逆電流阻止ダイオード１１８を
介して＋Ｖ端子１１７ａに接続されている。
グ・トランジスタ１１１のエミツタ端子を基準と
して端子１１７ａと１１７ｂとの間に接続されて
いる。さらに詳しく述べると、端子１１７ａには
電圧＋Ｖが印加され、端子１１７ｂには電圧−Ｖ
が印加されている。電力用スイツチング・トラン
ジスタ１１１のエミツタ端子に接続されたゼロ・
ボルトの線が両端子１１７ａおよび１１７ｂに印
加された電圧の中間にある。電圧降下用抵抗１２
１、ツエナーダイオード１２２およびキヤパシタ
１２３は光学カプラ１２４用の安定な電圧源とし
て使用されている。比較的短い立上りおよび立下
り時間を持つパルス幅変調された形式のスイツチ
ング制御信号が、当業者によつて周知の信号源
（図示せず）から供給され、電力用スイツチン
グ・トランジスタ１１１のターンオンおよびター
ンオフを制御するために光学カプラの入力端子１
２５ａおよび１２５ｂに印加される。抵抗１２６
によつて上記ゼロ・ボルトの線に接続された光学
カプラ１２４の出力は、論理ゲート１２７の入力
に供給される。論理ゲート１２７はその開放コレ
クタ出力が−Ｖ端子１１７ｂを基準とする電力用
ナンド（NAND）バツフアである。論理ゲート
１２７の出力は、同様にナンド・バツフアである
第２の論理ゲート１２８に供給されるとともに、
第２の論理ゲート１２８の入力を保護するための
ダイオード１２９によつて最大ゼロ・ボルトの電
位にクランプされている。論理ゲート１２８の出
力端子は、電力用電界効果トランジスタ（FET）
１３０のゲート端子に接続されている。FET１
３０はトランジスタ１１１を制御するスイツチと
して動作する。FET１３０のドレイン端子はト
ランジスタ１１１のベース端子に接続され、ソー
ス端子は電流制限抵抗１４３を介して−Ｖ端子１
１７ｂに接続されている。４個の並列のトランジ
スタ段１３４ａ，１３４ｂ，１３４ｃおよび１３
４ｄより成るベース電流源が、トランジスタ１１
１のベース端子と＋Ｖ端子１１７ａとの間に接続
されている。各トランジスタ１３４のエミツタ端
子は、対応するエミツタ抵抗１４７を介してトラ
ンジスタ１１１のベース端子に接続されている。
各トランジスタ１３４のコレクタは共通接続点に
接続され、さらに逆電流阻止ダイオード１１８を
介して＋Ｖ端子１１７ａに接続されている。
FET１３０のドレイン・ソース端子を介して
トランジスタ１１１のベース端子とエミツタ端子
との間に直列に接続された電荷スイーピング
（sweeping）キヤパシタ１４０とダンピング抵抗
１４１とによつて、トランジスタ１１１のターン
オフ時間は減少する。すなわち、FET１３０が
導通すると、キヤパシタ１４０に蓄積された逆電
荷によつてトランジスタ１１１のエミツタ・ベー
ス接合を介して逆電流が流れて、急速にトランジ
スタ１１１を非導通にする。抵抗１４１は１Ω以
下の抵抗値でよく、振動電流をダンピング（減
衰）するように作用する。抵抗１４２は、低電圧
ベース駆動電源が付勢されていない間に高電圧源
１１９が作動された時の、トランジスタ１１１の
ベース接合のための漏洩電流路を提供する。
FET１３７とFET１３６とより成るゲート回路
が、ベース電流源のトランジスタ１３４に供給さ
れるベース駆動電流を制御する。FET１３７の
ドレイン端子は＋Ｖ端子１１７ａに接続され、ソ
ース端子は電流制限抵抗１３１を介して論理ゲー
ト１２７の出力端子に接続されている。FET１
３７のゲート端子は、電流制限抵抗１４５を介し
てダイオード１３９とキヤパシタ１３８との間の
接続点に接続されている。ダイオード１３９とキ
ヤパシタ１３８がFET１３７のドレインおよび
ソース端子間に直列に接続されていて、ダイオー
ド１３９の極性は、キヤパシタ１３８を＋Ｖ端子
１１７ａから充電する向きになつている。並列接
続されたスピードアツプ・キヤパシタ１３３と電
流設定抵抗１３２とを介して、駆動電流がFET
１３７のソース端子からトランジスタ１３４のベ
ース端子に結合される。
トランジスタ１１１のベース端子とエミツタ端子
との間に直列に接続された電荷スイーピング
（sweeping）キヤパシタ１４０とダンピング抵抗
１４１とによつて、トランジスタ１１１のターン
オフ時間は減少する。すなわち、FET１３０が
導通すると、キヤパシタ１４０に蓄積された逆電
荷によつてトランジスタ１１１のエミツタ・ベー
ス接合を介して逆電流が流れて、急速にトランジ
スタ１１１を非導通にする。抵抗１４１は１Ω以
下の抵抗値でよく、振動電流をダンピング（減
衰）するように作用する。抵抗１４２は、低電圧
ベース駆動電源が付勢されていない間に高電圧源
１１９が作動された時の、トランジスタ１１１の
ベース接合のための漏洩電流路を提供する。
FET１３７とFET１３６とより成るゲート回路
が、ベース電流源のトランジスタ１３４に供給さ
れるベース駆動電流を制御する。FET１３７の
ドレイン端子は＋Ｖ端子１１７ａに接続され、ソ
ース端子は電流制限抵抗１３１を介して論理ゲー
ト１２７の出力端子に接続されている。FET１
３７のゲート端子は、電流制限抵抗１４５を介し
てダイオード１３９とキヤパシタ１３８との間の
接続点に接続されている。ダイオード１３９とキ
ヤパシタ１３８がFET１３７のドレインおよび
ソース端子間に直列に接続されていて、ダイオー
ド１３９の極性は、キヤパシタ１３８を＋Ｖ端子
１１７ａから充電する向きになつている。並列接
続されたスピードアツプ・キヤパシタ１３３と電
流設定抵抗１３２とを介して、駆動電流がFET
１３７のソース端子からトランジスタ１３４のベ
ース端子に結合される。
FET１３７は、ゲート・ソース端子間に接続
されたFET１３６によつて制御される。好まし
くは、FET１３６は接合型FETであつて、逆ゲ
ート・バイアスがかからない場合にはそのソー
ス・ドレイン間インピーダンスは比較的低い。
FET１３６は、ダイオード１３５を介して論理
ゲート１２８からFET１３６のゲート端子に結
合される信号によつて非導通にされる。プルアツ
プ抵抗１４４は、ゲート１２８の出力が開放回路
となつた時にダイオード１３５が逆バイアスされ
るようにするためのものである。
されたFET１３６によつて制御される。好まし
くは、FET１３６は接合型FETであつて、逆ゲ
ート・バイアスがかからない場合にはそのソー
ス・ドレイン間インピーダンスは比較的低い。
FET１３６は、ダイオード１３５を介して論理
ゲート１２８からFET１３６のゲート端子に結
合される信号によつて非導通にされる。プルアツ
プ抵抗１４４は、ゲート１２８の出力が開放回路
となつた時にダイオード１３５が逆バイアスされ
るようにするためのものである。
光学カプラ１２４に制御信号が印加されていな
い時、第１の論理ゲート１２７は飽和し、第２の
論理ゲート１２８は開放となる。従つて、電力用
FET１３０のゲート電位が電源電圧＋Ｖにまで
引上げられ、このFET１３０がターンオンする。
第１の論理ゲート１２７は、抵抗１３１と、並列
接続された抵抗１３２およびキヤパシタ１３３と
を介して、４個の並列の駆動トランジスタ１３４
ａ，１３４ｂ，１３４ｃ、および１３４ｄのベー
スを負電位に保つ。さらに、論理ゲート１２７お
よび１２８の論理状態がダイオード１３５の逆バ
イアスを維持し、このためFET１３６のゲート
バイアスをゼロとする。このゼロ・ゲートバイア
スはFET１３６をオンに維持し、そしてＶ−
MOS形の駆動FET１３７をオフ状態に保つ。
い時、第１の論理ゲート１２７は飽和し、第２の
論理ゲート１２８は開放となる。従つて、電力用
FET１３０のゲート電位が電源電圧＋Ｖにまで
引上げられ、このFET１３０がターンオンする。
第１の論理ゲート１２７は、抵抗１３１と、並列
接続された抵抗１３２およびキヤパシタ１３３と
を介して、４個の並列の駆動トランジスタ１３４
ａ，１３４ｂ，１３４ｃ、および１３４ｄのベー
スを負電位に保つ。さらに、論理ゲート１２７お
よび１２８の論理状態がダイオード１３５の逆バ
イアスを維持し、このためFET１３６のゲート
バイアスをゼロとする。このゼロ・ゲートバイア
スはFET１３６をオンに維持し、そしてＶ−
MOS形の駆動FET１３７をオフ状態に保つ。
トランジスタのベース駆動を行うために、光学
カプラ１２４の入力端子１２５ａおよび１２５ｂ
にスイツチング電流が印加される。この結果、論
理ゲートの出力はその論理状態を変える。論理ゲ
ート１２８の出力は−Ｖ電源電圧に引き下げられ
て、ただちにFET１３０をターンオフするとと
もに、FET１３６に負のゲートバイアスを印加
してこれをターンオフする。FET１３６が開放
されると、キヤパシタ１３８の電荷の一部が
FET１３７の入力容量に放出されてこのFETを
ターンオンする。FET１３７がターンオンする
と、そのゲートは、逆バイアスされるダイオード
１３９によつてブートストラツプ作用で電源電圧
以上に高くなり、FET１３７をオン状態に維持
する。キヤパシタ１３３はスピードアツプ・キヤ
パシタであつて、電流設定抵抗１３２をバイパス
することによつて、ターンオンの際、駆動段１３
４ａ，１３４ｂ，１３４ｃ，および１３４ｄに一
層大きなベース電流を供給する。このスピードア
ツプ回路の時定数は、スナツバ回路の放電時定数
と等しいかあるいはそれより少し長めに設定され
ている。このため、電力用スイツチング・トラン
ジスタ１１１のターンオン時の立上り時間が改善
され、かつ、駆動トランジスタ１３４ａから１３
４ｄでの損失が減少する。
カプラ１２４の入力端子１２５ａおよび１２５ｂ
にスイツチング電流が印加される。この結果、論
理ゲートの出力はその論理状態を変える。論理ゲ
ート１２８の出力は−Ｖ電源電圧に引き下げられ
て、ただちにFET１３０をターンオフするとと
もに、FET１３６に負のゲートバイアスを印加
してこれをターンオフする。FET１３６が開放
されると、キヤパシタ１３８の電荷の一部が
FET１３７の入力容量に放出されてこのFETを
ターンオンする。FET１３７がターンオンする
と、そのゲートは、逆バイアスされるダイオード
１３９によつてブートストラツプ作用で電源電圧
以上に高くなり、FET１３７をオン状態に維持
する。キヤパシタ１３３はスピードアツプ・キヤ
パシタであつて、電流設定抵抗１３２をバイパス
することによつて、ターンオンの際、駆動段１３
４ａ，１３４ｂ，１３４ｃ，および１３４ｄに一
層大きなベース電流を供給する。このスピードア
ツプ回路の時定数は、スナツバ回路の放電時定数
と等しいかあるいはそれより少し長めに設定され
ている。このため、電力用スイツチング・トラン
ジスタ１１１のターンオン時の立上り時間が改善
され、かつ、駆動トランジスタ１３４ａから１３
４ｄでの損失が減少する。
ターンオン時に、スナツバ回路のキヤパシタ１
１５は、抵抗１１６、駆動段１３４ａ，１３４
ｂ，１３４ｃ，および１３４ｄ、並びに電力用ス
イツチング・トランジスタ１１１のベース・エミ
ツタ接合を介して放電する。スナツバ回路のキヤ
パシタ１１５が放電している間、ダイオード１１
８は逆バイアスされている。電荷が減少するに従
つてベース電流の電源はスナツバ回路のキヤパシ
タ１１５から＋Ｖ電源電圧に移行する。
１５は、抵抗１１６、駆動段１３４ａ，１３４
ｂ，１３４ｃ，および１３４ｄ、並びに電力用ス
イツチング・トランジスタ１１１のベース・エミ
ツタ接合を介して放電する。スナツバ回路のキヤ
パシタ１１５が放電している間、ダイオード１１
８は逆バイアスされている。電荷が減少するに従
つてベース電流の電源はスナツバ回路のキヤパシ
タ１１５から＋Ｖ電源電圧に移行する。
光学カプラ１２４への制御信号が除かれると、
論理ゲート１２７はターンオンし、論理ゲート１
２８はターンオフする。その結果、FET１３０
はただちにターンオンする。FET１３６もター
ンオンしてFET１３７のゲートバイアス電圧も
短絡するので、FET１３７をターンオフする。
そこでブートストラツプ用キヤパシタ１３８が再
びダイオード１３９を介して電源電圧にまで充電
される。キヤパシタ１３３は駆動段のターンオフ
を早めるのに役立つ。
論理ゲート１２７はターンオンし、論理ゲート１
２８はターンオフする。その結果、FET１３０
はただちにターンオンする。FET１３６もター
ンオンしてFET１３７のゲートバイアス電圧も
短絡するので、FET１３７をターンオフする。
そこでブートストラツプ用キヤパシタ１３８が再
びダイオード１３９を介して電源電圧にまで充電
される。キヤパシタ１３３は駆動段のターンオフ
を早めるのに役立つ。
FET１３０のソース回路に接続されたキヤパ
シタ１４０は、ターンオフ遷移期間中の電流路を
提供する。このキヤパシタは、電力用スイツチン
グ・トランジスタ１１１がオン状態であり、
FET１３０がオフ状態になつている間、抵抗１
４１を介して再び充電される。
シタ１４０は、ターンオフ遷移期間中の電流路を
提供する。このキヤパシタは、電力用スイツチン
グ・トランジスタ１１１がオン状態であり、
FET１３０がオフ状態になつている間、抵抗１
４１を介して再び充電される。
トランジスタ１１１がターンオフする前にキヤ
パシタ１１５を放電して常にバイアス電源電圧に
まで下げておき、次に繰り返される同様のスナツ
バ機能を確実にするようなスナツバ放電時定数を
選定する必要がある。
パシタ１１５を放電して常にバイアス電源電圧に
まで下げておき、次に繰り返される同様のスナツ
バ機能を確実にするようなスナツバ放電時定数を
選定する必要がある。
第６Ａおよび第６Ｂ図は、プツシユプル形電力
スイツチを形成するために同じ回路を２個用いた
基本的な電力スイツチ回路を示す。各々のベース
駆動回路２１２ａおよび２１２ｂには交互に半サ
イクル毎にスイツチング信号が供給される。当業
者にとつて、第６Ａおよび６Ｂ図に示される構成
は半ブリツジ形であり、また電源のセンタータツ
プを別な２個の電力スイツチ回路に置きかえるこ
とによつて全ブリツジ形にすることもできること
が理解されるであろう。このようなプツシユプル
構成は、パルス幅変調（PWM）システムに使用
されている。誘導性負荷を駆動する場合、変調周
波数が基本周波数よりもかなり高ければ、負荷は
定電流源とみなされる。ある半サイクルのとき、
負荷電流は、一方のトランジスタとその対応する
クランプ・ダイオード路２２０との間で交互にス
イツチングされ、他方のトランジスタとその対応
するクランプ・ダイオード２２０は導通しない。
スイツチを形成するために同じ回路を２個用いた
基本的な電力スイツチ回路を示す。各々のベース
駆動回路２１２ａおよび２１２ｂには交互に半サ
イクル毎にスイツチング信号が供給される。当業
者にとつて、第６Ａおよび６Ｂ図に示される構成
は半ブリツジ形であり、また電源のセンタータツ
プを別な２個の電力スイツチ回路に置きかえるこ
とによつて全ブリツジ形にすることもできること
が理解されるであろう。このようなプツシユプル
構成は、パルス幅変調（PWM）システムに使用
されている。誘導性負荷を駆動する場合、変調周
波数が基本周波数よりもかなり高ければ、負荷は
定電流源とみなされる。ある半サイクルのとき、
負荷電流は、一方のトランジスタとその対応する
クランプ・ダイオード路２２０との間で交互にス
イツチングされ、他方のトランジスタとその対応
するクランプ・ダイオード２２０は導通しない。
第６Ａ図に示された従来のスナツバ回路を用い
たプツシユプル形電力スイツチにおいては、交互
のスナツバ回路は負荷に接続されたまゝであり、
各PWMサイクルの間の各フリーホイール
（freewheeling）期間の間、交互のスナツバ回路
は放電抵抗を介して負荷に放電される。変調され
るトランジスタが再びターンオンすると、交互の
スナツパ回路が再度充電されるまで、大きなピー
クコレクタ電流が該スナツバ回路を介して流れ
る。このため基本周波数の両半サイクルにおいて
放電抵抗は大きな電力を消費する。さらに、大き
なピーク充電電流のため、スナツバ回路のキヤパ
シタとして過大な定格のものを使用しなければな
らない。
たプツシユプル形電力スイツチにおいては、交互
のスナツバ回路は負荷に接続されたまゝであり、
各PWMサイクルの間の各フリーホイール
（freewheeling）期間の間、交互のスナツバ回路
は放電抵抗を介して負荷に放電される。変調され
るトランジスタが再びターンオンすると、交互の
スナツパ回路が再度充電されるまで、大きなピー
クコレクタ電流が該スナツバ回路を介して流れ
る。このため基本周波数の両半サイクルにおいて
放電抵抗は大きな電力を消費する。さらに、大き
なピーク充電電流のため、スナツバ回路のキヤパ
シタとして過大な定格のものを使用しなければな
らない。
第６Ｂ図に示されるように、本発明の改良され
たスナツバ回路を使用することにより、スナツバ
回路のダイオード２１４を経由する漏洩電流を除
けば、スナツバ回路のキヤパシタ２１５は自動的
に半サイクルの間負荷から切り離される。交互の
スナツバ回路キヤパシタおよび変調されるトラン
ジスタの両者から大きなピーク電流が排除され
る。スナツバ回路の抵抗２１６は半サイクルの間
だけ電力を消費し、損失を50％減らす。第８図
は、PWMの１サイクルにおけるスナツバ回路の
キヤパシタ電流の概略を例示している。第８図の
左半分はチヨツピングの半サイクルであり、右半
分はオフの半サイクルである。一点鎖線の正弦波
は平均負荷電流をあらわす。チヨツピングおよび
オフの両半サイクルの間のパルス電流は、従来の
スナツバ回路に固有のものである。本発明の新し
いスナツバ回路を用いることによつて、オフの半
サイクルに示されているパルス電流は排除され
る。オフの半サイクルの間の大きな正のピーク電
流スパイクが排除されることにより、スナツバ回
路の部品および電力用スイツチング・トランジス
タに及ぼすストレスが少なくなる。
たスナツバ回路を使用することにより、スナツバ
回路のダイオード２１４を経由する漏洩電流を除
けば、スナツバ回路のキヤパシタ２１５は自動的
に半サイクルの間負荷から切り離される。交互の
スナツバ回路キヤパシタおよび変調されるトラン
ジスタの両者から大きなピーク電流が排除され
る。スナツバ回路の抵抗２１６は半サイクルの間
だけ電力を消費し、損失を50％減らす。第８図
は、PWMの１サイクルにおけるスナツバ回路の
キヤパシタ電流の概略を例示している。第８図の
左半分はチヨツピングの半サイクルであり、右半
分はオフの半サイクルである。一点鎖線の正弦波
は平均負荷電流をあらわす。チヨツピングおよび
オフの両半サイクルの間のパルス電流は、従来の
スナツバ回路に固有のものである。本発明の新し
いスナツバ回路を用いることによつて、オフの半
サイクルに示されているパルス電流は排除され
る。オフの半サイクルの間の大きな正のピーク電
流スパイクが排除されることにより、スナツバ回
路の部品および電力用スイツチング・トランジス
タに及ぼすストレスが少なくなる。
第６図のプツシユプル構成は、多相システムに
適用でき、その一例が第７図に示されている。具
体的に云うと、第７図は三相システムを示し、こ
れは容易にｎ相システムに拡張できる。この構成
においても、第６図に示した簡単なプツシユプル
構成と同様の利点がある。
適用でき、その一例が第７図に示されている。具
体的に云うと、第７図は三相システムを示し、こ
れは容易にｎ相システムに拡張できる。この構成
においても、第６図に示した簡単なプツシユプル
構成と同様の利点がある。
第１図は従来のスナツバ回路の回路図、第２図
は第１図に示す従来のスナツバ回路のコレクタ電
流波形を示す波形図、第３図は本発明のスナツバ
回路の回路図、第４図は第３図に示す本発明のス
ナツバ回路のコレクタ電流波形を示す波形図、第
５図は本発明の特定の好ましい実施例を示す回路
図、第６ａ図は第１図に示す従来のスナツバ回路
を用いたプツシユプル構成の簡略化した回路図、
第６ｂ図は第３図に示す回路を用いたプツシユプ
ル構成の簡略化した回路図、第７図は第６図に示
すプツシユプル構成を三相負荷に適用した回路
図、第８図はチヨツピング動作モードで動作する
プツシユプル・システムにおける、基本周波数波
形の１サイクルの間にスナツバ回路のキヤパシタ
に流入および流出する電流の概略を示す波形図、
そして、第９図は、本発明の特定の実施例の回路
図である。 １１，１１１，２１１ａ，２１１ｂ……トラン
ジスタ、１２，２１２ａ，２１２ｂ……ベース駆
動回路、１３，１１３，２１３……負荷、１４，
１１４，２１４ａ，２１４ｂ……ダイオード、１
５，１１５，２１５ａ，２１５ｂ……キヤパシ
タ、１６，１１６，２１６ａ，２１６ｂ……抵
抗、１７，１１７，２１７ａ，２１７ｂ……ベー
ス駆動用電源、１９，１１９，２１９ａ，２１９
ｂ……電源、１８，１１８，２１８ａ，２１８ｂ
……ダイオード、２０，１２０，２２０ａ，２２
０ｂ……クランプ・ダイオード。
は第１図に示す従来のスナツバ回路のコレクタ電
流波形を示す波形図、第３図は本発明のスナツバ
回路の回路図、第４図は第３図に示す本発明のス
ナツバ回路のコレクタ電流波形を示す波形図、第
５図は本発明の特定の好ましい実施例を示す回路
図、第６ａ図は第１図に示す従来のスナツバ回路
を用いたプツシユプル構成の簡略化した回路図、
第６ｂ図は第３図に示す回路を用いたプツシユプ
ル構成の簡略化した回路図、第７図は第６図に示
すプツシユプル構成を三相負荷に適用した回路
図、第８図はチヨツピング動作モードで動作する
プツシユプル・システムにおける、基本周波数波
形の１サイクルの間にスナツバ回路のキヤパシタ
に流入および流出する電流の概略を示す波形図、
そして、第９図は、本発明の特定の実施例の回路
図である。 １１，１１１，２１１ａ，２１１ｂ……トラン
ジスタ、１２，２１２ａ，２１２ｂ……ベース駆
動回路、１３，１１３，２１３……負荷、１４，
１１４，２１４ａ，２１４ｂ……ダイオード、１
５，１１５，２１５ａ，２１５ｂ……キヤパシ
タ、１６，１１６，２１６ａ，２１６ｂ……抵
抗、１７，１１７，２１７ａ，２１７ｂ……ベー
ス駆動用電源、１９，１１９，２１９ａ，２１９
ｂ……電源、１８，１１８，２１８ａ，２１８ｂ
……ダイオード、２０，１２０，２２０ａ，２２
０ｂ……クランプ・ダイオード。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも１個の電力用トランジスタを含
み、負荷と電源との接続および切断を交互に行う
ために制御信号に応じて該トランジスタを導通と
非導通状態との間で急速にスイツチングする形式
のスイツチング・トランジスタ回路に使用される
スナツバ回路であつて、 (a) ベース駆動用電源を有し、前記トランジスタ
のベース端子とエミツタ端子との間に接続され
たベース駆動回路と、 (b) 前記トランジスタのコレクタ端子とエミツタ
端子との間に直列に接続されたダイオードなら
びにキヤパシタと、前記キヤパシタに一端が接
続された抵抗と、 (c) 前記抵抗の他端を前記ベース駆動回路にのみ
接続する手段と、を有し、前記トランジスタが
導通状態に切換えられた時、前記抵抗が前記キ
ヤパシタの放電路を形成して、前記トランジス
タにベース駆動増大電力を供給するようにした
ものにおいて、前記抵抗の前記一端は、前記ダ
イオードのカソードと前記キヤパシタの接続点
に接続され、前記ベース駆動回路に接続された
前記ベース駆動用電源を前記キヤパシタの放電
から隔離する第２のダイオードを有するスナツ
バ回路。 ２ 前記電力用トランジスタがダーリントン形式
に接続された複数個のトランジスタである前記特
許請求の範囲第１項記載のスナツバ回路。 ３ (a) 各々ベース、コレクタおよびエミツタを
有する第１および第２のバイポーラ・トランジ
スタであつて、第１のバイポーラ・トランジス
タのエミツタが第２のバイポーラ・トランジス
タのコレクタに接続されている第１および第２
のバイポーラ・トランジスタと、 (b) 各々がベース駆動用電源を有する第１および
第２のベース駆動回路であつて、前記第１およ
び第２のバイポーラ・トランジスタのベースと
エミツタとの間に夫々接続されていて、交互の
半サイクル中にパルス源に応答して前記第１お
よび第２のバイポーラ・トランジスタをオンお
よびオフに切換える第１および第２のベース駆
動回路と、 (c) 前記第１のバイポーラ・トランジスタのエミ
ツタと前記第２のバイポーラ・トランジスタの
コレクタとの接続点に接続された負荷と、 (d) 前記第１および第２のバイポーラ・トランジ
スタに対し夫々設けられた第１及び第２のスナ
ツバ回路であつて、各スナツバ回路が、対応す
るバイポーラ・トランジスタのコレクタとエミ
ツタとの間に直列に接続されたダイオードおよ
びキヤパシタと、前記キヤパシタに一端が接続
された抵抗とを有する、第１および第２のスナ
ツバ回路と、 (e) 前記第１および第２のスナツバ回路の夫々の
前記抵抗の他端を前記第１および第２のベース
駆動回路にのみ夫々接続する第１および第２の
手段とを有し、前記第１および第２のバイポー
ラ・トランジスタの内の一方のトランジスタが
導通状態に切換えられた時、前記第１および第
２のスナツバ回路の内の対応する前記抵抗が前
記キヤパシタの放電路を形成して、該トランジ
スタにベース駆動増大電力を供給するようにし
たものにおいて、それぞれのスナツバ回路の前
記抵抗の前記一端は前記ダイオードのカソード
と前記キヤパシタの接続点に接続され、前記ベ
ース駆動回路に接続された前記ベース駆動用電
源を前記キヤパシタの放電から隔離する第２の
ダイオードを各スナツバ回路に有する、電力用
スイツチング・トランジスタ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/283,219 US4414479A (en) | 1981-07-14 | 1981-07-14 | Low dissipation snubber for switching power transistors |
| US283219 | 1981-07-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5826568A JPS5826568A (ja) | 1983-02-17 |
| JPH0328847B2 true JPH0328847B2 (ja) | 1991-04-22 |
Family
ID=23085066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57120700A Granted JPS5826568A (ja) | 1981-07-14 | 1982-07-13 | 電力用スイッチング・トランジスタ用のスナッバ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4414479A (ja) |
| EP (1) | EP0070158B1 (ja) |
| JP (1) | JPS5826568A (ja) |
| DE (1) | DE3270984D1 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3240352C2 (de) * | 1982-11-02 | 1985-07-18 | Danfoss A/S, Nordborg | Elektronische Schaltvorrichtung |
| CH653495A5 (fr) * | 1983-07-05 | 1985-12-31 | Cerac Inst Sa | Circuit de commande d'un convertisseur statique. |
| US4588906A (en) * | 1984-04-25 | 1986-05-13 | The Grass Valley Group, Inc. | Regulator circuit |
| JPS61131613A (ja) * | 1984-11-29 | 1986-06-19 | Mitsubishi Electric Corp | 駆動回路 |
| US4639849A (en) * | 1985-05-08 | 1987-01-27 | International Exide Electronics/Corporation | Snubber circuit for H.F. bridge converter |
| US4654544A (en) * | 1985-11-12 | 1987-03-31 | Combustion Engineering, Inc. | Darlington transistor driver with reverse base drive current |
| IT1200909B (it) * | 1985-12-19 | 1989-01-27 | Italtel Spa | Circuito di pilotaggio del transistore di potenza in un convertitore corrente continua/corrente alternata |
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| FR2649841B1 (fr) * | 1989-07-17 | 1994-10-14 | Sgs Thomson Microelectronics | Circuit de commande de grille d'un transistor mos |
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| US5416361A (en) * | 1993-09-02 | 1995-05-16 | At&T Corp. | Low dissipation snubber for switching power transistor |
| US5740213A (en) * | 1994-06-03 | 1998-04-14 | Dreyer; Stephen F. | Differential charge pump based phase locked loop or delay locked loop |
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| JP4682007B2 (ja) * | 2004-11-10 | 2011-05-11 | 三菱電機株式会社 | 電力用半導体装置 |
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-
1981
- 1981-07-14 US US06/283,219 patent/US4414479A/en not_active Expired - Fee Related
-
1982
- 1982-07-08 DE DE8282303593T patent/DE3270984D1/de not_active Expired
- 1982-07-08 EP EP82303593A patent/EP0070158B1/en not_active Expired
- 1982-07-13 JP JP57120700A patent/JPS5826568A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50152235A (ja) * | 1974-05-29 | 1975-12-08 | ||
| JPS5745722A (en) * | 1980-09-01 | 1982-03-15 | Origin Electric Co Ltd | High-speed turn-off circuit for semiconductor switch element |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0070158A2 (en) | 1983-01-19 |
| DE3270984D1 (en) | 1986-06-12 |
| EP0070158B1 (en) | 1986-05-07 |
| US4414479A (en) | 1983-11-08 |
| EP0070158A3 (en) | 1983-10-19 |
| JPS5826568A (ja) | 1983-02-17 |
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