JPH0311576B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、電界効果トランジスタを高速で駆動
するインバータ回路に関する。

電界効果トランジスタ（以下FETと称する）
をスイツチ素子として用いることが提案されてい
る。その場合、通常、ソース電極とドレイン電極
がスイツチの一対の端子として使用され、この一
対の端子間の導通がゲート・ソース電極間に印加
される制御信号によつて制御される。この場合、
電界効果トランジスタのゲート回路と制御信号源
を電気的に絶縁する目的で、両者間に変圧器を介
在させる方法が知られている。このような回路の
一例について第１図において説明する。

第１図で、Ｎチヤンネルエンハンスメント
MOS型電界効果トランジスタ（以下単に
MOSFET）１のドレイン電極Ｄ、ソース電極Ｓ
間には制御されるべき対象（図示せず）が接続さ
れ、ゲート電極Ｇ、ソース電極間にはパルストラ
ンス２の二次側の巻線２０２が接続されている。
パルストランス２の一次側の巻線２０１には、ゲ
ート電源３と、電流制御用抵抗４とトランジスタ
６のエミツタ電極、コレクタ電極が直列に接続さ
れている。さらに、一次側巻線２０１にはパルス
トランスの励磁電流を還流させるためのダイオー
ド５と抵抗４１の直列回路が接続されている。ト
ランジスタのベース電極は制御電圧の入力端子
V_Bとなる。

この回路は、端子V_Bに制御信号発生回路（図
示せず）からの制御信号を印加することによりト
ランジスタ６をオン状態とし、その期間中パルス
トランスの一次側にゲート電源３からの電流を通
電し、それによつてパルストランス２の二次側に
MOSFET１に対するゲート電圧を印加してこれ
をオン状態に保つものである。なお、パルストラ
ンス２の一次および二次側の巻数、インダクタン
ス等は、上述の制御信号が印加されている期間
中、二次側に電圧を誘起するように設計されてい
る。

本発明者らは、上述の回路には次のような欠点
があることを見出した。すなわち、上述の回路で
MOSFETに高速スイツチングを行なわせると、
MOSFET内のゲート・ソース電極間の容量（ゲ
ート入力容量、以下C_issと呼ぶ）により、所望の
スイツチング動作ができないのである。

この点につき、第１図の回路での各部の動作波
形を示す第２図を参照しつつ説明する。

第１図の端子V_Bに、第２図ａに実線で示す制
御信号V_Bが入力されたとき、パルストランス２
の二次側には第２図ｂに示す電流i_gpoが流れ、そ
れによつてC_issが充電され、MOSFETはオンと
なる。第２図ｃにはこのときにMOSFETのゲー
ト・ソース電極間電圧V_GSを、ｄにはドレイン・
ソース電極間の電圧V_DSをそれぞれ示す。

次に、V_Bが０となりトランジスタ６がターン
オフすると、パルストランス２中に蓄積されたエ
ネルギーは励磁電流としてダイオード５、抵抗４
１を通して放出される他、二次側の巻線２０２か
らi_gpoと逆極性の電流i_gpffとなつて放出される。こ
のi_gpffによつてC_issは放電し、それによつて
MOSFETはターンオフする。ここで、制御信号
V_Bの印加される期間、すなわち、MOSFETのオ
ン期間が変わつた時の動作を第２図を用いて説明
する。

パルストランス２に流れる励磁電流は、一次側
通電期間が長くなる程大きくなるかな、従つてト
ランジスタ６がターンオフした時にパルストラン
スから外部に放出される電流も、一次側の通電期
間が長い程大きくなる。

第２図ａの実線で示す一次側通期間では、
i_gpff-1の電流がパルストランスから放出され、こ
の時MOSFETのターンオフ時間は第２図ｄで示
すt_pff-1であつたとする。次に、一次側通電期間
が破線で示す様に長くなつたとすると、パルスト
ランスから放出される電流もi_gpff-2のように大き
さも変動する。通常、dV_DS／dt値がほぼ一定で
あるときは、スパイクノイズが発生したとして
も、これに対する回路的な対策は比較的容易なも
のであるが、dV_DS／dt値が変動しノイズの大き
さも変動するとこれらに対する対策が複雑とな
り、実際上対策が困難となる欠点もあつた。その
ために、ノイズが被制御回路（例えばコンピユー
タのメモリ用電源）中に洩れるという欠点を生ず
る。

また制御信号V_Bの通電期間が最も小さい時で
もC_issを十分放電できるi_gpffを供給する必要があ
るため、パルストランス２のコアは、励磁インダ
クタンスを大きく設計される（例えばエアギヤツ
プコアとする）。しかし、これによるとV_Bの通電
期間が長くなるにつれて、i_gpffも大きくなり、
C_issの逆充電電圧が高まつて、MOSFETを破損
する場合があり、実用上制御範囲が限定される欠
点があつた。

次に別な従来例として第３図を用いて説明す
る。第３図は、MOSFET１のゲート・ソース電
極間と巻線２０２との間にコンデンサ１０を接続
し、これの充放電電荷でMOSFET１をオン・オ
フさせる。

ダイオード７は、順方向の電流i_gpoを流すため
に設けられ、トランジスタ８は、逆極性電流i_gpff
を流すために設けられる。９はベース抵抗であ
る。

この回路は、MOSFET１を長時間にわたり導
通状態を保持する目的には適するが、スイツチン
グレギユレータ用スイツチ素子のように、高速駆
動を特徴とするMOSFETを効果的に利用する回
路には応用できない。

それは、コンデンサＣの充放電時定数が大きい
ことと、i_gpo，i_gpffを大きくとるために、パルスト
ランス２が大形となり、ゲート電源３の容量を大
きくとる等欠点が多いためである。

さらに第１図、第３図の従来回路では次の欠点
があつて実用化が困難となつている。

すなわち、MOSFET１のドレイン・ソース電
極間には、主トランスの巻線がその入力電源に直
列に接続されて、スイツチング動作により電力変
換が行なわれる例が多い（図示しない）。

制御信号V_Bがオフされた場合、ゲート・ソー
ス電極間が逆バイアスされるので、MOSFET１
はオフ状態となる。この時V_DSは、MOSFETの
特性で定まるdV_DS／dtで入力電圧＋主トランス
のフライバツク電圧まで高められるから、C_pss・
dV_DS／dt・Ｔなる電荷が出力容量（ドレイン・ゲー ト間静電容量；C_pssと略す）を介してC_issおよび
コンデンサ１０を充電するため、MOSFET１は
再びオン状態に引きもどされる。ここでＴは、
V_DSの変化時間である。

このように電圧をもつた状態でドレイン電流が
流れると、MOSFETは熱暴走を起こすため、実
用上はこの欠点を改良しなければならない。

本発明の目的は上述した従来の欠点を除去し、
FETを高速かつ安定に駆動できる制御回路を用
いた低損失のインバータ回路を提供することにあ
る。

本発明の特徴は、制御信号をFETのゲート端
子に印加して、その導通を制御するFETのター
ンオフ時に極間の蓄積電荷を抵抗を介してすみや
かに放電させる手段を備え、対アームのターンオ
フ時にオフ状態に有るべきFETが擬似導通状態
と成ることを防止することによつて低損失のイン
バータを実現したことにある。

以下本発明の実施例について説明する。第４図
は、本発明による蓄積電荷放電手段の主要構成部
を示す。第４図において、１は電界効果トランジ
スタ、１２は電流制御用抵抗、１３は抵抗、１４
はスイツチ素子で、バイポーラトランジスタ、電
界効果トランジスタならびにホトカプトランジス
タ等の半導体が使用できる。

制御信号は、入力端子１１ａ，１１ｂに印加さ
れ、正信号の電流は、電流制御用抵抗１２を通し
てゲート電極に流れ、MOSFET１を導通させ
る。次に負信号の電流は、スイツチ素子１４が導
通するように、制御端子１５を介した電流経路を
形成することにより、スイツチ素子１４が導通
し、ゲート・ソース電極間の蓄積電荷をすみやか
に放電させることができる。負信号は、スイツチ
素子１４を導通させるだけのわずかな電流で良い
から、これがC_issに流れても、従来例で説明した
ような過大な逆充電等の不具合を起さない。した
がつて、MOSFET１のターンオフ時間すなわち
C_issの放電時間は、ほぼC_issと抵抗１３の時定数で
定まる一定時間にすることができるので、ターン
オフ特性が安定になる。

次にさらに具体的な実施例について説明する。
第５図において、パルストランス２を用いる実施
例では、巻線２０２の反極性側に励磁電流を阻止
するダイオード１５が接続される。蓄積電荷放電
手段は、別巻線２０３に現われる励磁電流を電流
制御用抵抗１２１とダイオード１５１を介して、
スイツチ素子１４の制御電極に流すようにして行
なう。

すなわち、端子V_Bに制御信号が印加されると、
正極側（・印）からC_issを充電する電流が流れ、
MOSFET１がすみやかに導通する。次に制御信
号が途絶え、トランジスタ６がオフ状態となると
パルストランス２に蓄積されていた電気エネルギ
ーは、一次側に接続された抵抗４１およびダイオ
ード５の回路を流れ消費される。この時、別巻線
２０３に現われる励磁電流は、反極性方向に流れ
てスイツチ素子１４を導通させるから、C_issの蓄
積電荷は抵抗１３を流れてすみやかに消費され
る。励磁電流は、二次巻線２０２にも現われるべ
きであるが、ダイオード１５で阻止されて流れな
い。したがつて従来方式のように、励磁電流で
C_issの放電が起こることがないので、抵抗１３に
より、常に一定時間で放電される。

本発明の別の実施例として第６図において説明
する。この実施例は、別巻線を省いて簡素化を計
つた制御回路である。すなわち、ダイオード１５
で阻止される励磁電流を電流制御用抵抗１２１を
介してスイツチ素子１４の電極内に流入させるも
のである。この場合、励磁電流はC_issを放電させ
る向きにゲート・ソース間を流れるが、その目的
がスイツチ素子１４を導通させるだけのわずかな
電流を流すようにしてやるので、蓄積電荷の放電
時間は、上述の実施例とほぼ同様に一定にするこ
とができる。

したがつて上述の２つの実施例では、励磁電流
をきわめて小さく設計できるので、従来のような
ギヤツプコアを使用する必要がなく、また制御回
路用電力も少なくてすむため、制御回路は、小
形、小電力に設計することが可能となる。

上述は、巻線を有する変圧器および励磁電流を
利用して制御用正負信号を印加する方法で説明し
たが、第７図は、圧電素子例えばチタン酸バリウ
ム磁器の磁歪現象を利用する方法での実施例を説
明する。

第７図で、１６は例えばデイスクタイプの圧電
素子で両面に電極膜し、１６ａは振動素子、１６
ｂは受電素子として用い、両者は絶縁物１７で互
いに固着されてある。

V_Bに制御信号が印加されてトランジスタが導
通すると、ゲート電源３の電圧が１６ａの極間に
印加される。この電圧をV_aとして第８図に図示
する。

振動素子１６ａはV_aによつて磁歪を起し、こ
の機械力が受電素子１６ｂに伝達されて、素子の
固有振動周波数に基づく立上り特性で、１６ｂの
極間に電圧V_bが現われる。この時、MOSFET１
の入力インピーダンスがきわめて高いので、素子
１６ｂの内部損失ならびに表面リーク電流を無視
すれば、点線で示すようにV_bが保持されるが、
実際には素子自体で電気エネルギーが消費され
て、実線で示すような減衰する電圧でC_issが充電
される。

次に、制御信号が途絶えると、１６ａの磁歪が
解かれる結果、受電素子１６ｂの受ける機械力が
逆向きとなつて、時間t_pffでは−V_bがスイツチ素
子１４を導通する方向に電流を供給する。

圧電素子は、一枚のプレート状素子に二対の配
向電極を設けた、いわゆる電圧トランスを用いる
ことは可能である。

このような圧電素子を用いる方法は、構造が簡
単になるのと、電磁誘導障害の影響がなくなる等
のメリツトが大きい。

更に実用回路応用例で本発明を説明する。第９
図において、E_ioは入力電源、Ｔは主トランス、
１８は出力端子で、MOSFET１ａ，１ｂを用い
たプツシユプルタイプで示した。この回路を従来
方法の制御回路で駆動すると、第１０図に示すよ
うに、MOSFET１ａがターンオフする時刻t_pff-a
および相手側１ｂがターンオフするt_pff-bにドレ
イン電流が流れることが知られている。これは、
t_pff-a，t_pff-bにおけるdV／dtによつて極間の出力
容量C_pssを介して電流が流れ、これによつてC_iss
が充電されるものである。このため、MOSFET
１ａが擬似導通状態と成り大きな損失が発生す
る。これに対して、本発明ではこの充電電荷を抵
抗１３側へ流すようにできるため、上記の欠点を
排除できる。

すなわちV_Bの制御信号が途絶えてから時間T₁₄
の期間までスイツチ素子１４の導通期間を保持す
ることにより、C_issへの電荷流入が阻止できる。
これに具体例としては、パルストランス２の励磁
インダクタンスと抵抗４１の値を最適に選ぶこと
により、トランスのリセツト時間を定めて行なう
ことができる。

以上のように本発明によれば、蓄積電荷放電手
段を具備させることにより、インバータ回路を高
速かつ低損失で安定に駆動できる回路を得ること
が出来る。

【図面の簡単な説明】

第１図は従来の制御回路図、第２図はFETタ
ーンオフ時の特性を説明する図、第３図は従来例
の別な制御回路図、第４図は本発明の要点を説明
する回路図、第５図、第６図、第７図はそれぞれ
本発明の実施例を示す回路図、第８図は圧電素子
の電気信号を説明する図、第９図は本発明をイン
バータに応用した実施例回路図、第１０図はその
駆動時の動作波形図を示す。 １…MOSFET、１１ａ，１１ｂ…入力端子、
１２，１３…抵抗、１４…トランジスタ。

Claims (1)

【特許請求の範囲】
1. １ 制御電極と一対の主電極とを有する電界効果
   トランジスタの一方の主電極と制御電極間にトラ
   ンスを設け、前記トランスを介して制御信号を与
   え、前記電界効果トランジスタの非導通期間に前
   記制御電極と一方の主電極を短絡する短絡手段を
   備えたスイツチング回路から成り、前記スイツチ
   ング回路を複数個組合せて構成される電界効果ト
   ランジスタを用いたインバータ回路において、前
   記短絡手段は、前記トランスのリセツト電流によ
   つて前記電界効果トランジスタの制御電極と一方
   の主電極間を短絡させるとともに、１つの電界効
   果トランジスタを前記短絡手段によつてオフさせ
   た後、前記オフさせた電界効果トランジスタの主
   電極間に他の電界効果トランジスタのオンによつ
   て電圧が生ずるまで、前記短絡手段によつて前記
   オフさせた電界効果トランジスタの制御電極と一
   方の主電極間を短絡させておくことを特徴とする
   電界効果トランジスタを用いたインバータ回路。