JPS6367014A - 電界効果トランジスタのゲ−ト駆動回路 - Google Patents
電界効果トランジスタのゲ−ト駆動回路Info
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- JPS6367014A JPS6367014A JP61211322A JP21132286A JPS6367014A JP S6367014 A JPS6367014 A JP S6367014A JP 61211322 A JP61211322 A JP 61211322A JP 21132286 A JP21132286 A JP 21132286A JP S6367014 A JPS6367014 A JP S6367014A
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- 230000005669 field effect Effects 0.000 title claims description 48
- 238000004804 winding Methods 0.000 claims abstract description 49
- 230000007704 transition Effects 0.000 claims description 6
- 230000000694 effects Effects 0.000 claims description 3
- 230000005684 electric field Effects 0.000 claims 1
- 239000003990 capacitor Substances 0.000 abstract description 13
- 230000007423 decrease Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 27
- 230000005284 excitation Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000007562 laser obscuration time method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタ全変成器を介してゲート
駆動する回路、特に高速度、高効率駆動全可能にする、
電界効果トランジスタのゲート駆動回路に関する。
駆動する回路、特に高速度、高効率駆動全可能にする、
電界効果トランジスタのゲート駆動回路に関する。
電界効果トランジスタは電圧制御素子であるため、小電
力で駆動できると同時に原理的には蓄積時間が存在しな
いためバイポーラトランジスタと比較して高速度スイッ
チング動作が可能である。
力で駆動できると同時に原理的には蓄積時間が存在しな
いためバイポーラトランジスタと比較して高速度スイッ
チング動作が可能である。
しかし、電界効果トランジスタはそのゲート・ソース間
にかなり大きな静電容量が存在するため、これt高速に
導通または遮断させるためには、この静電容量全高速に
充電または放電させる駆動回路が必要である。従来の電
界効果トランジスタの駆動回路としてはオ9回の如き回
路が使用されてきている。以下、オ9図について説明す
ると、Q3 は駆動されるスイッチング用の電界効果ト
ランジスタである。T、 Fiパルストランスであり
、1次巻線n、は直流電源Vc。
にかなり大きな静電容量が存在するため、これt高速に
導通または遮断させるためには、この静電容量全高速に
充電または放電させる駆動回路が必要である。従来の電
界効果トランジスタの駆動回路としてはオ9回の如き回
路が使用されてきている。以下、オ9図について説明す
ると、Q3 は駆動されるスイッチング用の電界効果ト
ランジスタである。T、 Fiパルストランスであり
、1次巻線n、は直流電源Vc。
にまたがって駆動トランジスタQ1 と直列接続され
ている0パルストランスT1 の2次巻腺n2はダイ
オードD1.D2’(r介して電界効果トランジスタQ
3 のゲート極Gとンース極Sに接続されている。ダ
イオードD2のアノード、カンード間にはそれぞれPN
P形トランジヌタQ2のベース・エミッタ極が接続され
、さらにPNP形トランジスタQ2のコレクタは電界効
果トランジスタQ3のソース極Sに接続され、かつPN
P形)、>ンジスタQ2 のペース極とコレクタ極の間
に抵抗器Rエ が並列接続されている。
ている0パルストランスT1 の2次巻腺n2はダイ
オードD1.D2’(r介して電界効果トランジスタQ
3 のゲート極Gとンース極Sに接続されている。ダ
イオードD2のアノード、カンード間にはそれぞれPN
P形トランジヌタQ2のベース・エミッタ極が接続され
、さらにPNP形トランジスタQ2のコレクタは電界効
果トランジスタQ3のソース極Sに接続され、かつPN
P形)、>ンジスタQ2 のペース極とコレクタ極の間
に抵抗器Rエ が並列接続されている。
今信号源SIGからのパルス信号により駆動用のトラン
ジスタQ1 が第10図(1)に示す時刻to に
て導通状態となると、パルストランスT1の1次巻線n
1 の両端には駆動トランジスタQ1全理想的導通と
仮定すると電源電圧Vccが印加され、2次巻線n2に
も黒点部側を正とする電圧が発生する。2次巻線n2
の波形全第10図[有]に示すがnエ とn2 の巻数
比を1:1とした場会、その電圧は■ccであり、この
電圧はダイオードD、、02全介して、電界効果トラン
ジスタQ3のゲート極G1ソース極Sに加えられる。こ
の時PNP形トランジスタQ2 のベースエミツクは
ダイオードD2 の順電圧によって逆バイアスされ、
PNPトランジスタQ2 は遮断状態であり、電界効果
トランジスタQ3 のゲート極Gとソース極Sとの間
の電圧vIG8はVas”voc−2vFに維持されて
電界効果トランジスタQ3 は導通状態となる。ここに
vF#′iダイオードD、、D2 の順方向電圧降下で
ある。
ジスタQ1 が第10図(1)に示す時刻to に
て導通状態となると、パルストランスT1の1次巻線n
1 の両端には駆動トランジスタQ1全理想的導通と
仮定すると電源電圧Vccが印加され、2次巻線n2に
も黒点部側を正とする電圧が発生する。2次巻線n2
の波形全第10図[有]に示すがnエ とn2 の巻数
比を1:1とした場会、その電圧は■ccであり、この
電圧はダイオードD、、02全介して、電界効果トラン
ジスタQ3のゲート極G1ソース極Sに加えられる。こ
の時PNP形トランジスタQ2 のベースエミツクは
ダイオードD2 の順電圧によって逆バイアスされ、
PNPトランジスタQ2 は遮断状態であり、電界効果
トランジスタQ3 のゲート極Gとソース極Sとの間
の電圧vIG8はVas”voc−2vFに維持されて
電界効果トランジスタQ3 は導通状態となる。ここに
vF#′iダイオードD、、D2 の順方向電圧降下で
ある。
次に1=1.で駆動トランジスタQ1が遮断するとパル
ストランスT1 の励磁エネルギにより1次巻線n1
.2次巻線n2 の各電圧極性が反転し1次巻iIi
!1in1 の電圧はツェナーダイオードZD、とダ
イオードD3 から々る電圧抑制回路により抑制され
る。2次巻線n2 にも黒点印側金負とする、この反
転電圧が発生するが、ダイオードD1 に阻止されて
抵抗器R1の両端の電圧は零になる。この結果PNP形
トランジスタQ2のエミッタとコレクタ間には、電界効
果トランジスタQ3 のゲート極・ソース極間静電容
量Ccsに充電された電圧V。、が、エミッタ側が正、
コレクタ側が負となる極性で印加式れ、かつPNP形ト
ランジスタQ2のベースとエミッタ間に抵抗器R1が接
続されているため、PNP型トランジスタQ2 は順方
向バイアスされて導通状態となり、電界効果トランジス
タQ3 のゲート極拳ンース極間電圧V。、がCG、
lの放電にともない低下し%V、8=0付近で電界効果
トランジスタQ3 は遮断状態となる。
ストランスT1 の励磁エネルギにより1次巻線n1
.2次巻線n2 の各電圧極性が反転し1次巻iIi
!1in1 の電圧はツェナーダイオードZD、とダ
イオードD3 から々る電圧抑制回路により抑制され
る。2次巻線n2 にも黒点印側金負とする、この反
転電圧が発生するが、ダイオードD1 に阻止されて
抵抗器R1の両端の電圧は零になる。この結果PNP形
トランジスタQ2のエミッタとコレクタ間には、電界効
果トランジスタQ3 のゲート極・ソース極間静電容
量Ccsに充電された電圧V。、が、エミッタ側が正、
コレクタ側が負となる極性で印加式れ、かつPNP形ト
ランジスタQ2のベースとエミッタ間に抵抗器R1が接
続されているため、PNP型トランジスタQ2 は順方
向バイアスされて導通状態となり、電界効果トランジス
タQ3 のゲート極拳ンース極間電圧V。、がCG、
lの放電にともない低下し%V、8=0付近で電界効果
トランジスタQ3 は遮断状態となる。
しかし以上説明したような従来の電界効果トランジスタ
のゲート駆動回路においては、導通状態では、間Mはな
いが導通状態よ多連断状態に完全に移行する芝での間に
V。Sの電圧降下とともに放電電流が減少してくるため
波形図第10図(6)にVCSの波形図を示すように1
=11では遮断状態とはならず1 = 12まで遅れる
欠点がある。
のゲート駆動回路においては、導通状態では、間Mはな
いが導通状態よ多連断状態に完全に移行する芝での間に
V。Sの電圧降下とともに放電電流が減少してくるため
波形図第10図(6)にVCSの波形図を示すように1
=11では遮断状態とはならず1 = 12まで遅れる
欠点がある。
不発明は以上の問題点全解決するために、パルストラン
スの1次巻線とスイッチ素子と駆動電圧源とが直列に接
続されて、前記スイッチ素子の開閉により、前記パルス
トランスの2次巻線に生ずるパルス電圧で電界効果トラ
ンジスタを駆動する回路において前記スイッチ素子の導
通時よp遮断時に移行する際に、前記パルストランスの
160巻線に誘起される逆誘起電圧全前記電界効果トラ
ンジスタのゲート・ソース間逆バイアスエネルギとして
利用すること全特徴とする電界効果トランジスタのゲー
ト駆動回路全提案するものである。
スの1次巻線とスイッチ素子と駆動電圧源とが直列に接
続されて、前記スイッチ素子の開閉により、前記パルス
トランスの2次巻線に生ずるパルス電圧で電界効果トラ
ンジスタを駆動する回路において前記スイッチ素子の導
通時よp遮断時に移行する際に、前記パルストランスの
160巻線に誘起される逆誘起電圧全前記電界効果トラ
ンジスタのゲート・ソース間逆バイアスエネルギとして
利用すること全特徴とする電界効果トランジスタのゲー
ト駆動回路全提案するものである。
本発明は上記のような構成になっているので、上記パル
ストランスの第3の巻線に誘起もれる前記スイッチ素子
の導通時より遮断時に移行する際の逆誘起電圧全前記電
界効果トランジスタのゲート・ノース間に逆バイアスと
して印加され、前記電界効果トランジスタのゲート・ソ
ース間静電容量の充it荷の放′tlL電流の大きさと
VCSの電圧降下にともなう放電電流減少割合が小式く
なるため、急速に■。8が零になジ電界効果トランジス
タは急速に遮断状態となる。
ストランスの第3の巻線に誘起もれる前記スイッチ素子
の導通時より遮断時に移行する際の逆誘起電圧全前記電
界効果トランジスタのゲート・ノース間に逆バイアスと
して印加され、前記電界効果トランジスタのゲート・ソ
ース間静電容量の充it荷の放′tlL電流の大きさと
VCSの電圧降下にともなう放電電流減少割合が小式く
なるため、急速に■。8が零になジ電界効果トランジス
タは急速に遮断状態となる。
(実施例〕
第1図は不発明の一実施例全示す図である。
以下第1図について説明すると、G3 は駆動される
スイッチング用の電界効果トランジスタである。T□
はパルストランスでろす、1次巻線n1 は直流電源
■。。にまたがって駆動トランジスタQ8 と直列接
続されている。パルストランスT1 の2次巻線n2
の一端はダイオードD□とD2を介して電界効果ト
ランジスタQ3 のゲート極Gに接続される。パルスト
ランスT1 の2次巻緋n2の他の一端はコンデンサ
01 k介して電界効果トランジスタQ3 のソース
極Sに接続されている。前記コンデンサC1にはツェナ
ーダイオードZD、が並列に、そのカソードか電界効果
トランジスタQ3 のソース極Sに接続させる方向で
互いに接続されている。またパルストランスT、には第
3の巻線n3 があフ、その一端はダイオードD4
のアノードに接続され、該カソードはツェナーダイオ
ードZD2、のカソード、コンデンサC1、電界効果ト
ランジスタQ3 のソース極Sに相互接続チ扛る。パ
ルストランスTエ の第3の巻線n3 の他の一端は
前記コンデンサC0の他の一端、前記ツェナーダイオー
ドZD2のアノード、PNP形トランジスタQ2 のコ
レクタ、パルストランスT□ の2iS線n2 の他
の一端に相互接続される。ダイオードD2 のアノー
ド・カソード間にはそれぞれPNP形トランジスタQ2
のベース−エミッタ極が接続され、嘔らにベース極とコ
レクタ極の間には抵抗器R□ が並列接続されている。
スイッチング用の電界効果トランジスタである。T□
はパルストランスでろす、1次巻線n1 は直流電源
■。。にまたがって駆動トランジスタQ8 と直列接
続されている。パルストランスT1 の2次巻線n2
の一端はダイオードD□とD2を介して電界効果ト
ランジスタQ3 のゲート極Gに接続される。パルスト
ランスT1 の2次巻緋n2の他の一端はコンデンサ
01 k介して電界効果トランジスタQ3 のソース
極Sに接続されている。前記コンデンサC1にはツェナ
ーダイオードZD、が並列に、そのカソードか電界効果
トランジスタQ3 のソース極Sに接続させる方向で
互いに接続されている。またパルストランスT、には第
3の巻線n3 があフ、その一端はダイオードD4
のアノードに接続され、該カソードはツェナーダイオ
ードZD2、のカソード、コンデンサC1、電界効果ト
ランジスタQ3 のソース極Sに相互接続チ扛る。パ
ルストランスTエ の第3の巻線n3 の他の一端は
前記コンデンサC0の他の一端、前記ツェナーダイオー
ドZD2のアノード、PNP形トランジスタQ2 のコ
レクタ、パルストランスT□ の2iS線n2 の他
の一端に相互接続される。ダイオードD2 のアノー
ド・カソード間にはそれぞれPNP形トランジスタQ2
のベース−エミッタ極が接続され、嘔らにベース極とコ
レクタ極の間には抵抗器R□ が並列接続されている。
今信号源SIGからのパルス信号によp駆動用のトラン
ジスタQ、が第2図(1)に示す時刻t。
ジスタQ、が第2図(1)に示す時刻t。
にて導通状態となると、パルストランスT、 の1次
巻線n1 の両端には、トランジスタQ、會理想的導通
と仮定すると、電源電圧■ccが印加され、2次巻線n
2 にも黒点印側を正とする電圧が発生する。2次巻
線n2 の波形全第2図[F]に示すがnl とn
2 の巻数比全1=1とした場合、その電圧はV。Cで
あり、この電圧はダイオードD□ 、D およびツェナ
ーダイオードzD2全弁して電界効果トランジスタQ3
のゲート極G5ソース極Sに加えられる0この時P
NP’lJlトランジスタQ2 のベースエミッタはダ
イオードD2の順電圧によって逆バイアスてれ、 PN
P形トランジスタQ2 は遮断状態であり、電界効果ト
ランジスタQ2 のゲート極Gとソース極Sとの間の電
圧VG8は vos−Vcc−2VF−vR(ここに等はダイオード
D□ID2の順方向電圧降下、V8は ツェナーダイオードzD2のツ ェナ電圧である。) に維持されて電界効果トランジスタQ3 は導通状態
となる。
巻線n1 の両端には、トランジスタQ、會理想的導通
と仮定すると、電源電圧■ccが印加され、2次巻線n
2 にも黒点印側を正とする電圧が発生する。2次巻
線n2 の波形全第2図[F]に示すがnl とn
2 の巻数比全1=1とした場合、その電圧はV。Cで
あり、この電圧はダイオードD□ 、D およびツェナ
ーダイオードzD2全弁して電界効果トランジスタQ3
のゲート極G5ソース極Sに加えられる0この時P
NP’lJlトランジスタQ2 のベースエミッタはダ
イオードD2の順電圧によって逆バイアスてれ、 PN
P形トランジスタQ2 は遮断状態であり、電界効果ト
ランジスタQ2 のゲート極Gとソース極Sとの間の電
圧VG8は vos−Vcc−2VF−vR(ここに等はダイオード
D□ID2の順方向電圧降下、V8は ツェナーダイオードzD2のツ ェナ電圧である。) に維持されて電界効果トランジスタQ3 は導通状態
となる。
次に第2図において1=10でトランジスタQ1が遮断
するとパルストランスT1 の励磁エネルギーにより1
次巻線n1.2次巻線n2、第3の巻線n3 の各電圧
極性が反転し、第3の巻線n3 の電圧はダイオード
D4 が導通して、黒点印III ?r負として4+
V2 にその最大値は抑制される。そしてコンデンサC
1の両端は電圧当に充電される02次巻粉n2 にも
黒点印側を負とするこの反転電圧が発生するが、ダイオ
ードD1 に阻止されて抵抗器R1の両端の電圧は零
になる。この結果PNP形トランジスタQ2 のエミッ
タとコレクタ間には、電界効果トランジスタQ3 のゲ
ート極・ソース極間静電容fi Casに充電された電
圧V。SとコンデンサC1の充電端子電圧■、の和丁な
わち、v、2−vo8+vRがエミッタ側が正、コレク
タ側が負となる極性で印加され、かつPNP形トランジ
スタQ2のペースとエミッタ間に抵抗器R1が接続式れ
ているタメ、PNP形トランジスタQ2 は順方向バイ
アヌされて導通状態となp1電界効果トランジスタQ3
のゲート極・ソース極間電圧先、が放電してその電
圧が降下してくる。波形図第2図6)の1=12でV。
するとパルストランスT1 の励磁エネルギーにより1
次巻線n1.2次巻線n2、第3の巻線n3 の各電圧
極性が反転し、第3の巻線n3 の電圧はダイオード
D4 が導通して、黒点印III ?r負として4+
V2 にその最大値は抑制される。そしてコンデンサC
1の両端は電圧当に充電される02次巻粉n2 にも
黒点印側を負とするこの反転電圧が発生するが、ダイオ
ードD1 に阻止されて抵抗器R1の両端の電圧は零
になる。この結果PNP形トランジスタQ2 のエミッ
タとコレクタ間には、電界効果トランジスタQ3 のゲ
ート極・ソース極間静電容fi Casに充電された電
圧V。SとコンデンサC1の充電端子電圧■、の和丁な
わち、v、2−vo8+vRがエミッタ側が正、コレク
タ側が負となる極性で印加され、かつPNP形トランジ
スタQ2のペースとエミッタ間に抵抗器R1が接続式れ
ているタメ、PNP形トランジスタQ2 は順方向バイ
アヌされて導通状態となp1電界効果トランジスタQ3
のゲート極・ソース極間電圧先、が放電してその電
圧が降下してくる。波形図第2図6)の1=12でV。
8=0に々る付近で電界効果l・ランジスタQ3 は遮
断状態となる。VGSが放電降下する過程においても前
記■、の値は変化がないため、Vo8の放電速度は低下
しない。従来回路の波形図第10図(6)と本発明回路
の波形図第2図(6)と葡比較して、t12−t□〉1
2−1.となる。
断状態となる。VGSが放電降下する過程においても前
記■、の値は変化がないため、Vo8の放電速度は低下
しない。従来回路の波形図第10図(6)と本発明回路
の波形図第2図(6)と葡比較して、t12−t□〉1
2−1.となる。
そしてさらにコンデンサC1の端子電圧VRが電界効果
トランジスタQ、のゲート極、ソース極間全逆方向に充
電し遮断状態全完全にする。
トランジスタQ、のゲート極、ソース極間全逆方向に充
電し遮断状態全完全にする。
すなわち電界効果トランジスタQ3 は遮断時は−v
Rの逆バイアス状態となる。この逆バイアス電圧−4は
通常−1v〜−5V程度に設定することが好ましい。
Rの逆バイアス状態となる。この逆バイアス電圧−4は
通常−1v〜−5V程度に設定することが好ましい。
第1図に示す回路においては、その逆バイアスエネルギ
はパルストランスT、 のリセットエネルギ全利用し
ているため、各定数はリセット条件を満足させる必要が
ある。丁なわち逆ノくイアスミ圧は信号源SIGの最大
のデユーティ比においてパルストランスT□ がリセッ
トできる条件に対応しなければならない。例えばデユー
ティ比50%、Vo。=12Vt n、=n2=12T
n3=2Tの場合、1次巻線n1に換算してリセット
電圧は12V以上必要である。ダイオードD、、D2゜
D4 の順方向電圧降下VF=O−6V、逆バイアス
電圧に対応するVR=2−OVとして計算すると、n3
に発生するリセット電圧はV、 十VF= 2.6
Vとなり、これtn3 とnl の巻数比n、 /
n、 = 75により n、に換算すると2.<5V
X6=15.6Vでおり、リセット条件全満足している
。
はパルストランスT、 のリセットエネルギ全利用し
ているため、各定数はリセット条件を満足させる必要が
ある。丁なわち逆ノくイアスミ圧は信号源SIGの最大
のデユーティ比においてパルストランスT□ がリセッ
トできる条件に対応しなければならない。例えばデユー
ティ比50%、Vo。=12Vt n、=n2=12T
n3=2Tの場合、1次巻線n1に換算してリセット
電圧は12V以上必要である。ダイオードD、、D2゜
D4 の順方向電圧降下VF=O−6V、逆バイアス
電圧に対応するVR=2−OVとして計算すると、n3
に発生するリセット電圧はV、 十VF= 2.6
Vとなり、これtn3 とnl の巻数比n、 /
n、 = 75により n、に換算すると2.<5V
X6=15.6Vでおり、リセット条件全満足している
。
第6図は本発明の他の実施例を示す回路図である。第6
図において第1図と対応する部分に同一符号を付けであ
るが、この例で1’;Lm、界効朱トランジスタQ、と
してPチャンネルエンハンスメント形のもの會用い、こ
れにともないパルストランスT□ の2次巻線n2
と第3の巻線n3の極性が第1図に示した実施例の回路
と逆にされ、またダイオードDI + D2 t D4
+ およびツェナーダイオードZD2の極性が逆に
なり、トランジスタQ2 はNPN形が用いられる。動
作上の相違点は第2図に示した信号波形の極性が逆極性
となるだけであり、この第6図に示1一実施例の回路で
も、第1図に示しfc、実施例の回路とまったく同一の
効果’(+−実現することが可能であることは明白であ
る。
図において第1図と対応する部分に同一符号を付けであ
るが、この例で1’;Lm、界効朱トランジスタQ、と
してPチャンネルエンハンスメント形のもの會用い、こ
れにともないパルストランスT□ の2次巻線n2
と第3の巻線n3の極性が第1図に示した実施例の回路
と逆にされ、またダイオードDI + D2 t D4
+ およびツェナーダイオードZD2の極性が逆に
なり、トランジスタQ2 はNPN形が用いられる。動
作上の相違点は第2図に示した信号波形の極性が逆極性
となるだけであり、この第6図に示1一実施例の回路で
も、第1図に示しfc、実施例の回路とまったく同一の
効果’(+−実現することが可能であることは明白であ
る。
第5図は本発明の他の実施例を示す回路図である。第5
図において第1図と対応する部分に同一符号を付けであ
るが、この例ではパルストランスT1 のリセットエ
ネルギ全コンデンザC1に蓄積せず、電界効果トランジ
スタQ3 の遮断移行時から遮断時にのみ直接逆バイ
アス電圧が印加される構成である。
図において第1図と対応する部分に同一符号を付けであ
るが、この例ではパルストランスT1 のリセットエ
ネルギ全コンデンザC1に蓄積せず、電界効果トランジ
スタQ3 の遮断移行時から遮断時にのみ直接逆バイ
アス電圧が印加される構成である。
オフ図は本発明のさらにまた他の実施例を示す回路図で
ある。抵抗器R2の接続か異なり、ダイオードD1
が省かれている点が、第1図に示す回路図との相違点で
あ)、動作は第1図に示す回路とほぼ同様であるので省
く。
ある。抵抗器R2の接続か異なり、ダイオードD1
が省かれている点が、第1図に示す回路図との相違点で
あ)、動作は第1図に示す回路とほぼ同様であるので省
く。
第8図は本発明のさらにまた他の実施例全売す回路図で
おる。この例はオフ図に示す回路図に対応して電界効果
トランジスタQ3 としてPチャンネルエンハンスメ
ント形のもの金用い、これにともないパルストランスT
□ の2次巻線n2 と第3の巻線n3 の極性がオ
フ図に示した実施例の回路と逆にされ、ま友ダイオード
D2゜1)4 およびツェナーダイオードzD2の極
性が逆になり、トランジスタQ2 はNPN形が用い
られる。
おる。この例はオフ図に示す回路図に対応して電界効果
トランジスタQ3 としてPチャンネルエンハンスメ
ント形のもの金用い、これにともないパルストランスT
□ の2次巻線n2 と第3の巻線n3 の極性がオ
フ図に示した実施例の回路と逆にされ、ま友ダイオード
D2゜1)4 およびツェナーダイオードzD2の極
性が逆になり、トランジスタQ2 はNPN形が用い
られる。
以上述べた第1図、第3図、第5図、オフ図、第8図に
示す実施例はいずれも各1個の電界効果トランジスタの
駆動回路會示しであるが、複数個の電界効果トランジス
タのそれぞれに上述の変成器の2次巻線以降のダイオー
ド、抵抗器、ツェナーダイオード、コンデンサ、トラン
ジスタを接続して、同一変成器に複数の2次巻線および
複数の第30巻線を設けることによp、1個のスイッチ
素子の開閉により、互いに直流的に絶縁された複数個の
電界効果トランジスタを同時に導通ないしは遮断させる
ことも可能であるO 〔発明の効果〕 以上述べたように本発明は、変成器の1次巻線とスイッ
チ素子と駆動電圧源全直列に接続し、前記スイッチ素子
の開閉により前記変成器の2次巻線に生ずるパルス電圧
で電界効果トランジスタを駆動する回路において、前記
スイッチ素子の導通時よ多連断時へ移行する際に前記変
成器の第3の巻線に誘起ちれる逆誘起′電圧を前記電界
効果トランジスタのゲート・ンース間逆ノくイアスエネ
ルギとして利用することに%徴とする電界効果トランジ
スタのゲート駆動回路である。本発明はこのような特徴
’kWするので、従来装置に対してわずかな追加構成部
品、すなわち変成器の第30巻線、およびダイオード、
ツェナーダイオード、コンデンサを加えるのみで電界効
果トランジスタに、その遮断期間への移行期間と、遮断
期間中に適正有効な逆バイアス電圧全供給することがで
きるoしたがって′電界効果トランジスタのゲート・ソ
ース間に存在する静電容量蓄積電荷を、逆極性電圧全重
畳することにより、高速度放電させることができ、電界
効果トランジスタ全従来より高速度にて遮断することが
でき、したがってスイッチング効率全高めることができ
る。特にゲート・ソース間静電容量が大きい電力用電界
効果トランジスタに対して有効でおる。
示す実施例はいずれも各1個の電界効果トランジスタの
駆動回路會示しであるが、複数個の電界効果トランジス
タのそれぞれに上述の変成器の2次巻線以降のダイオー
ド、抵抗器、ツェナーダイオード、コンデンサ、トラン
ジスタを接続して、同一変成器に複数の2次巻線および
複数の第30巻線を設けることによp、1個のスイッチ
素子の開閉により、互いに直流的に絶縁された複数個の
電界効果トランジスタを同時に導通ないしは遮断させる
ことも可能であるO 〔発明の効果〕 以上述べたように本発明は、変成器の1次巻線とスイッ
チ素子と駆動電圧源全直列に接続し、前記スイッチ素子
の開閉により前記変成器の2次巻線に生ずるパルス電圧
で電界効果トランジスタを駆動する回路において、前記
スイッチ素子の導通時よ多連断時へ移行する際に前記変
成器の第3の巻線に誘起ちれる逆誘起′電圧を前記電界
効果トランジスタのゲート・ンース間逆ノくイアスエネ
ルギとして利用することに%徴とする電界効果トランジ
スタのゲート駆動回路である。本発明はこのような特徴
’kWするので、従来装置に対してわずかな追加構成部
品、すなわち変成器の第30巻線、およびダイオード、
ツェナーダイオード、コンデンサを加えるのみで電界効
果トランジスタに、その遮断期間への移行期間と、遮断
期間中に適正有効な逆バイアス電圧全供給することがで
きるoしたがって′電界効果トランジスタのゲート・ソ
ース間に存在する静電容量蓄積電荷を、逆極性電圧全重
畳することにより、高速度放電させることができ、電界
効果トランジスタ全従来より高速度にて遮断することが
でき、したがってスイッチング効率全高めることができ
る。特にゲート・ソース間静電容量が大きい電力用電界
効果トランジスタに対して有効でおる。
また適正な逆バイアス電圧が供給ちれるため電界効果ト
ランジスタの遮断期間中における外来ノイズ′亀圧等に
よる誤導通會防止できる利点も有する。
ランジスタの遮断期間中における外来ノイズ′亀圧等に
よる誤導通會防止できる利点も有する。
さらにまた、駆動用変成器のリセット電圧全決定する回
路定数は逆バイアス回路に含まれているため、1次巻線
の周辺回路の設計が簡素化てれる利点がある。
路定数は逆バイアス回路に含まれているため、1次巻線
の周辺回路の設計が簡素化てれる利点がある。
第1図は不発明の一実施例を示す図、第2図は第1図に
示す回路各部の電圧波形図、第6図は不発明の他の一実
施例を示す図、第4図は第6図に示す回路各部の電圧波
形図、第5図は本発明のさらに他の一実施例全示す図、
第6図は第5図に示す回路各部の電圧波形図、オフ図、
第8図は本発明のさらにまた他の一実施例を示す図、第
9図は従来装置を示す図、第10図は第9図に示す回路
各部の電圧波形図である。 ■ ・・・駆動電圧源 T1・・・パルストランス
C nl・・・1次巻線 n2・・・2次巻線n3・
・・第3の巻線 A、B・・・出力端子Q3・・・
電界効果トランジスタ Q + 、 Q*・・トしジ′
スタD、 、D2.D8.D4・・・ダイオードZD、
ZD ・・・ツェナーダイオードR、R・・・抵抗器
C・・・コンデンサSIG・・・信号源 D
−・・ドレイン極S°・・ソース極 G−・・
ゲート極CG8・・・ゲート・ソース間静電容量特許出
願人 オリジン電気株式会社 /+′ ^−へ
m く 吊 −N (q転 第 ]O呪
示す回路各部の電圧波形図、第6図は不発明の他の一実
施例を示す図、第4図は第6図に示す回路各部の電圧波
形図、第5図は本発明のさらに他の一実施例全示す図、
第6図は第5図に示す回路各部の電圧波形図、オフ図、
第8図は本発明のさらにまた他の一実施例を示す図、第
9図は従来装置を示す図、第10図は第9図に示す回路
各部の電圧波形図である。 ■ ・・・駆動電圧源 T1・・・パルストランス
C nl・・・1次巻線 n2・・・2次巻線n3・
・・第3の巻線 A、B・・・出力端子Q3・・・
電界効果トランジスタ Q + 、 Q*・・トしジ′
スタD、 、D2.D8.D4・・・ダイオードZD、
ZD ・・・ツェナーダイオードR、R・・・抵抗器
C・・・コンデンサSIG・・・信号源 D
−・・ドレイン極S°・・ソース極 G−・・
ゲート極CG8・・・ゲート・ソース間静電容量特許出
願人 オリジン電気株式会社 /+′ ^−へ
m く 吊 −N (q転 第 ]O呪
Claims (1)
- 変成器の1次巻線とスイッチ素子と駆動電圧源を直列に
接続し、前記スイッチ素子の開閉により前記変成器の2
次巻線に生ずるパルス電圧で電界効果トランジスタを駆
動する回路において、前記スイッチ素子の導通時より遮
断時へ移行する際に前記変成器の第3の巻線に誘起され
る逆誘起電圧を前記電界効果トランジスタのゲート・ソ
ース間逆バイアスエネルギとして利用することを特徴と
する電界効果トランジスタのゲート駆動回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61211322A JPS6367014A (ja) | 1986-09-08 | 1986-09-08 | 電界効果トランジスタのゲ−ト駆動回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61211322A JPS6367014A (ja) | 1986-09-08 | 1986-09-08 | 電界効果トランジスタのゲ−ト駆動回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6367014A true JPS6367014A (ja) | 1988-03-25 |
Family
ID=16604031
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61211322A Pending JPS6367014A (ja) | 1986-09-08 | 1986-09-08 | 電界効果トランジスタのゲ−ト駆動回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6367014A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009188746A (ja) * | 2008-02-06 | 2009-08-20 | Toyota Industries Corp | 電圧制御型トランジスタのゲートドライブ回路 |
JP2011087235A (ja) * | 2009-10-19 | 2011-04-28 | Toyota Industries Corp | 電圧制御型トランジスタのゲートドライブ回路 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58136137A (ja) * | 1982-02-08 | 1983-08-13 | Hitachi Ltd | 電界効果トランジスタを用いたインバータ回路 |
-
1986
- 1986-09-08 JP JP61211322A patent/JPS6367014A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58136137A (ja) * | 1982-02-08 | 1983-08-13 | Hitachi Ltd | 電界効果トランジスタを用いたインバータ回路 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009188746A (ja) * | 2008-02-06 | 2009-08-20 | Toyota Industries Corp | 電圧制御型トランジスタのゲートドライブ回路 |
JP2011087235A (ja) * | 2009-10-19 | 2011-04-28 | Toyota Industries Corp | 電圧制御型トランジスタのゲートドライブ回路 |
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