JP2982293B2 - レベル変換回路 - Google Patents
レベル変換回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はレベル変換回路に関し、特にパルス状の信号
によりFET等を駆動するために必要な入力振幅を越える
駆動振幅を得るレベル変換回路に関する。
によりFET等を駆動するために必要な入力振幅を越える
駆動振幅を得るレベル変換回路に関する。
第５図は従来のレベル変換回路の一例を示す回路図で
ある。本例はアクティブロー入力，アクティブハイ出力
の場合を示しており、第１の直流電源31と、インバータ
32と、レベル変換回路33と、プルアップ抵抗34と、第２
の直流電源35とから構成されている。
ある。本例はアクティブロー入力，アクティブハイ出力
の場合を示しており、第１の直流電源31と、インバータ
32と、レベル変換回路33と、プルアップ抵抗34と、第２
の直流電源35とから構成されている。
上述した従来のレベル変換回路では、インバータ32用
の直流電源31の電圧をV1,レベル変換回路33用の直流電
源35の電圧をV2とすると、V1＜V2でなければならない。
の直流電源31の電圧をV1,レベル変換回路33用の直流電
源35の電圧をV2とすると、V1＜V2でなければならない。
すなわち、レベル変換回路33用の大電圧の直流電源35
（例えばV2＝3V1）が、第１の直流電源31とは別に必要
となるという欠点がある。
（例えばV2＝3V1）が、第１の直流電源31とは別に必要
となるという欠点がある。
第１の発明のレベル変換回路では、パルス状のアクテ
ィブロー入力を受けて入力振幅を越えるアクティブハイ
出力振幅を得るレベル変換回路において、直流電源と、
正極電源端子が前記直流電源の正極端子に接続され且つ
負極電源端子が前記直流電源の負極端子に接続されたイ
ンバータと、一端が前記直流電源の正極端子に接続され
且つ他端が前記インバータの入力端子に接続された第１
の抵抗と、アノードが前記直流電源の正極端子に接続さ
れた第１のダイオードと、正極端子が前記第１のダイオ
ードのカソードに接続され且つ負極端子が前記インバー
タの出力端子に接続された第１のコンデンサと、正極電
源端子が前記直流電源の正極端子に接続され且つ負極電
源端子が前記直流電源の負極端子に接続されたコンパレ
ータと、一端が前記第１のコンデンサの正極端子に接続
され且つ他端が前記コンパレータの反転入力端子に接続
された第２の抵抗と、一端が前記コンパレータの反転入
力端子に接続され且つ他端が前記直流電源の負極端子に
接続された第３の抵抗と、一端が前記直流電源の正極端
子に接続され且つ他端が前記コンパレータの非反転入力
端子に接続された第４の抵抗と、一端が前記コンパレー
タの非反転入力端子に接続され且つ他端が前記直流電源
の負極端子に接続された第５の抵抗と、正極端子が前記
コンパレータの出力端子に接続された第２のコンデンサ
と、アノードが前記第２のコンデンサの負極端子に接続
され且つカソードが前記直流電源の負極端子に接続され
た第２のダイオードと、エミッタが前記第１のコンデン
サの正極端子に接続されたPNPトランジスタと、一端が
前記コンパレータの出力端子に接続され且つ他端が前記
PNPトランジスタのベースに接続された第６の抵抗と、
一端が前記PNPトランジスタのコレクタに接続され且つ
他端が出力端子に接続された第７の抵抗と、エミッタが
前記直流電源の負極端子に接続された第１のNPNトラン
ジスタと、一端が前記コンパレータの出力端子に接続さ
れ且つ他端が前記第１のNPNトランジスタのベースに接
続された第８の抵抗と、一端が前記出力端子に接続され
且つ他端が前記第１のNPNトランジスタのコレクタに接
続された第９の抵抗と、コレクタが出力端子（基準）に
接続され且つエミッタが前記第２のコンデンサの負極端
子に接続された第２のNPNトランジスタと、一端が前記
インバータの出力端子に接続され且つ他端が前記第２の
NPNトランジスタのベースに接続された第10の抵抗と、
コレクタが前記出力端子（基準）に接続され且つエミッ
タが前記直流電源の負極端子に接続された第３のNPNト
ランジスタと、一端が前記コンパレータの出力端子に接
続され且つ他端が前記第３のNPNトランジスタのベース
に接続された第11の抵抗とから構成されることを特徴と
する。
ィブロー入力を受けて入力振幅を越えるアクティブハイ
出力振幅を得るレベル変換回路において、直流電源と、
正極電源端子が前記直流電源の正極端子に接続され且つ
負極電源端子が前記直流電源の負極端子に接続されたイ
ンバータと、一端が前記直流電源の正極端子に接続され
且つ他端が前記インバータの入力端子に接続された第１
の抵抗と、アノードが前記直流電源の正極端子に接続さ
れた第１のダイオードと、正極端子が前記第１のダイオ
ードのカソードに接続され且つ負極端子が前記インバー
タの出力端子に接続された第１のコンデンサと、正極電
源端子が前記直流電源の正極端子に接続され且つ負極電
源端子が前記直流電源の負極端子に接続されたコンパレ
ータと、一端が前記第１のコンデンサの正極端子に接続
され且つ他端が前記コンパレータの反転入力端子に接続
された第２の抵抗と、一端が前記コンパレータの反転入
力端子に接続され且つ他端が前記直流電源の負極端子に
接続された第３の抵抗と、一端が前記直流電源の正極端
子に接続され且つ他端が前記コンパレータの非反転入力
端子に接続された第４の抵抗と、一端が前記コンパレー
タの非反転入力端子に接続され且つ他端が前記直流電源
の負極端子に接続された第５の抵抗と、正極端子が前記
コンパレータの出力端子に接続された第２のコンデンサ
と、アノードが前記第２のコンデンサの負極端子に接続
され且つカソードが前記直流電源の負極端子に接続され
た第２のダイオードと、エミッタが前記第１のコンデン
サの正極端子に接続されたPNPトランジスタと、一端が
前記コンパレータの出力端子に接続され且つ他端が前記
PNPトランジスタのベースに接続された第６の抵抗と、
一端が前記PNPトランジスタのコレクタに接続され且つ
他端が出力端子に接続された第７の抵抗と、エミッタが
前記直流電源の負極端子に接続された第１のNPNトラン
ジスタと、一端が前記コンパレータの出力端子に接続さ
れ且つ他端が前記第１のNPNトランジスタのベースに接
続された第８の抵抗と、一端が前記出力端子に接続され
且つ他端が前記第１のNPNトランジスタのコレクタに接
続された第９の抵抗と、コレクタが出力端子（基準）に
接続され且つエミッタが前記第２のコンデンサの負極端
子に接続された第２のNPNトランジスタと、一端が前記
インバータの出力端子に接続され且つ他端が前記第２の
NPNトランジスタのベースに接続された第10の抵抗と、
コレクタが前記出力端子（基準）に接続され且つエミッ
タが前記直流電源の負極端子に接続された第３のNPNト
ランジスタと、一端が前記コンパレータの出力端子に接
続され且つ他端が前記第３のNPNトランジスタのベース
に接続された第11の抵抗とから構成されることを特徴と
する。
また、第２の発明のレベル変換回路は、パルス状のア
クティブロー入力を受けて入力振幅を越えるアクティブ
ハイ出力振幅を得るレベル変換回路において、直流電源
と、正極電源端子が前記直流電源の正極端子に接続され
且つ負極電源端子が前記直流電源の負極端子に接続され
たインバータと、一端が前記直流電源の正極端子に接続
され且つ他端が前記インバータの入力端子に接続された
第１の抵抗と、アノードが前記直流電源の正極端子に接
続された第１のダイオードと、正極端子が前記第１のダ
イオードのカソードに接続され且つ負極端子が前記イン
バータの出力端子に接続された第１のコンデンサと、正
極電源端子が前記直流電源の正極端子に接続され且つ負
極電源端子が前記直流電源の負極端子に接続され且つ反
転入力端子が前記インバータの出力端子に接続されたコ
ンパレータと、一端が前記直流電源の正極端子に接続さ
れ且つ他端が前記コンパレータの非反転入力端子に接続
された第２の抵抗と、一端が前記コンパレータの非反転
入力端子に接続され且つ他端が前記直流電源の負極端子
に接続された第３の抵抗と、正極端子が前記コンパレー
タの出力端子に接続された第２のコンデンサと、アノー
ドが前記第２のコンデンサの負極端子に接続され且つカ
ソードが前記直流電源の負極端子に接続された第２のダ
イオードと、エミッタが前記第１のコンデンサの正極端
子に接続されたPNPトランジスタと、一端が前記コンパ
レータの出力端子に接続され且つ他端が前記PNPトラン
ジスタのベースに接続された第４の抵抗と、一端が前記
PNPトランジスタのコレクタに接続され且つ他端が出力
端子に接続された第５の抵抗と、エミッタが前記直流電
源の負極端子に接続された第１のNPNトランジスタと、
一端が前記コンパレータの出力端子に接続され且つ他端
が前記第１のNPNトランジスタのベースに接続された第
６の抵抗と、一端が前記出力端子に接続され且つ他端が
前記第１のNPNトランジスタのコレクタに接続された第
７の抵抗と、コレクタが出力端子（基準）に接続され且
つエミッタが前記第２のコンデンサの負極端子に接続さ
れた第２のNPNトランジスタと、一端が前記インバータ
の出力端子に接続され且つ他端が前記第２のNPNトラン
ジスタのベースに接続された第８の抵抗と、コレクタが
前記出力端子（基準）に接続され且つエミッタが前記直
流電源の負極端子に接続された第３のNPNトランジスタ
と、一端が前記コンパレータの出力端子に接続され且つ
他端が前記第３のNPNトランジスタのベースに接続され
た第９の抵抗とから構成されることを特徴とする。
クティブロー入力を受けて入力振幅を越えるアクティブ
ハイ出力振幅を得るレベル変換回路において、直流電源
と、正極電源端子が前記直流電源の正極端子に接続され
且つ負極電源端子が前記直流電源の負極端子に接続され
たインバータと、一端が前記直流電源の正極端子に接続
され且つ他端が前記インバータの入力端子に接続された
第１の抵抗と、アノードが前記直流電源の正極端子に接
続された第１のダイオードと、正極端子が前記第１のダ
イオードのカソードに接続され且つ負極端子が前記イン
バータの出力端子に接続された第１のコンデンサと、正
極電源端子が前記直流電源の正極端子に接続され且つ負
極電源端子が前記直流電源の負極端子に接続され且つ反
転入力端子が前記インバータの出力端子に接続されたコ
ンパレータと、一端が前記直流電源の正極端子に接続さ
れ且つ他端が前記コンパレータの非反転入力端子に接続
された第２の抵抗と、一端が前記コンパレータの非反転
入力端子に接続され且つ他端が前記直流電源の負極端子
に接続された第３の抵抗と、正極端子が前記コンパレー
タの出力端子に接続された第２のコンデンサと、アノー
ドが前記第２のコンデンサの負極端子に接続され且つカ
ソードが前記直流電源の負極端子に接続された第２のダ
イオードと、エミッタが前記第１のコンデンサの正極端
子に接続されたPNPトランジスタと、一端が前記コンパ
レータの出力端子に接続され且つ他端が前記PNPトラン
ジスタのベースに接続された第４の抵抗と、一端が前記
PNPトランジスタのコレクタに接続され且つ他端が出力
端子に接続された第５の抵抗と、エミッタが前記直流電
源の負極端子に接続された第１のNPNトランジスタと、
一端が前記コンパレータの出力端子に接続され且つ他端
が前記第１のNPNトランジスタのベースに接続された第
６の抵抗と、一端が前記出力端子に接続され且つ他端が
前記第１のNPNトランジスタのコレクタに接続された第
７の抵抗と、コレクタが出力端子（基準）に接続され且
つエミッタが前記第２のコンデンサの負極端子に接続さ
れた第２のNPNトランジスタと、一端が前記インバータ
の出力端子に接続され且つ他端が前記第２のNPNトラン
ジスタのベースに接続された第８の抵抗と、コレクタが
前記出力端子（基準）に接続され且つエミッタが前記直
流電源の負極端子に接続された第３のNPNトランジスタ
と、一端が前記コンパレータの出力端子に接続され且つ
他端が前記第３のNPNトランジスタのベースに接続され
た第９の抵抗とから構成されることを特徴とする。
さらに、第３の発明のレベル変換回路は、パルス状の
アクティブロー入力を受けて入力振幅を越えるアクティ
ブハイ出力振幅を得るレベル変換回路において、直流電
源と、正極電源端子が前記直流電源の正極端子に接続さ
れ且つ負極電源端子が前記直流電源の負極端子に接続さ
れた第１のインバータと、一端が前記直流電源の正極端
子に接続され且つ他端が前記第１のインバータの入力端
子に接続された第１の抵抗と、アノードが前記直流電源
の正極端子に接続された第１のダイオードと、正極端子
が前記第１のダイオードのカソードに接続され且つ負極
端子が前記第１のインバータの出力端子に接続された第
１のコンデンサと、正極電源端子が前記直流電源の正極
端子に接続され且つ負極電源端子が前記直流電源の負極
端子に接続され且つ入力端子が前記第１のインバータの
出力端子に接続された第２のインバータと、正極端子が
前記第２のインバータの出力端子に接続された第２のコ
ンデンサと、アノードが前記第２のコンデンサの負極端
子に接続され且つカソードが前記直流電源の負極端子に
接続された第２のダイオードと、エミッタが前記第１の
コンデンサの正極端子に接続されたPNPトランジスタ
と、一端が前記第２のインバータの出力端子に接続され
且つ他端が前記PNPトランジスタのベースに接続された
第２の抵抗と、一端が前記PNPトランジスタのコレクタ
に接続され且つ他端が出力端子に接続された第３の抵抗
と、エミッタが前記直流電源の負極端子に接続された第
１のNPNトランジスタと、一端が前記第２のインバータ
の出力端子に接続され且つ他端が前記第１のNPNトラン
ジスタのベースに接続された第４の抵抗と、一端が前記
出力端子に接続され且つ他端が前記第１のNPNトランジ
スタのコレクタに接続された第５の抵抗と、コレクタが
出力端子（基準）に接続され且つエミッタが前記第２の
コンデンサの負極端子に接続された第２のNPNトランジ
スタと、一端が前記第１のインバータの出力端子に接続
され且つ他端が前記第２のNPNトランジスタのベースに
接続された第６の抵抗と、コレクタが前記出力端子（基
準）に接続され且つエミッタが前記直流電源の負極端子
に接続された第３のNPNトランジスタと、一端が前記第
２のインバータの出力端子に接続され且つ他端が前記第
３のNPNトランジスタのベースに接続された第７の抵抗
とから構成されることを特徴とする。
アクティブロー入力を受けて入力振幅を越えるアクティ
ブハイ出力振幅を得るレベル変換回路において、直流電
源と、正極電源端子が前記直流電源の正極端子に接続さ
れ且つ負極電源端子が前記直流電源の負極端子に接続さ
れた第１のインバータと、一端が前記直流電源の正極端
子に接続され且つ他端が前記第１のインバータの入力端
子に接続された第１の抵抗と、アノードが前記直流電源
の正極端子に接続された第１のダイオードと、正極端子
が前記第１のダイオードのカソードに接続され且つ負極
端子が前記第１のインバータの出力端子に接続された第
１のコンデンサと、正極電源端子が前記直流電源の正極
端子に接続され且つ負極電源端子が前記直流電源の負極
端子に接続され且つ入力端子が前記第１のインバータの
出力端子に接続された第２のインバータと、正極端子が
前記第２のインバータの出力端子に接続された第２のコ
ンデンサと、アノードが前記第２のコンデンサの負極端
子に接続され且つカソードが前記直流電源の負極端子に
接続された第２のダイオードと、エミッタが前記第１の
コンデンサの正極端子に接続されたPNPトランジスタ
と、一端が前記第２のインバータの出力端子に接続され
且つ他端が前記PNPトランジスタのベースに接続された
第２の抵抗と、一端が前記PNPトランジスタのコレクタ
に接続され且つ他端が出力端子に接続された第３の抵抗
と、エミッタが前記直流電源の負極端子に接続された第
１のNPNトランジスタと、一端が前記第２のインバータ
の出力端子に接続され且つ他端が前記第１のNPNトラン
ジスタのベースに接続された第４の抵抗と、一端が前記
出力端子に接続され且つ他端が前記第１のNPNトランジ
スタのコレクタに接続された第５の抵抗と、コレクタが
出力端子（基準）に接続され且つエミッタが前記第２の
コンデンサの負極端子に接続された第２のNPNトランジ
スタと、一端が前記第１のインバータの出力端子に接続
され且つ他端が前記第２のNPNトランジスタのベースに
接続された第６の抵抗と、コレクタが前記出力端子（基
準）に接続され且つエミッタが前記直流電源の負極端子
に接続された第３のNPNトランジスタと、一端が前記第
２のインバータの出力端子に接続され且つ他端が前記第
３のNPNトランジスタのベースに接続された第７の抵抗
とから構成されることを特徴とする。
次に、本発明について第１図〜第４図を参照して説明
する。
する。
第１図，第２図，第３図はそれぞれ第1,第2,第３の発
明のレベル変換回路の一実施例を示す回路図、第４図
（ａ），（ｂ）はそれぞれ第１図〜第３図における入力
端子が“ハイ",“ロー”の場合の回路動作概要を説明す
るための等価回路図である。
明のレベル変換回路の一実施例を示す回路図、第４図
（ａ），（ｂ）はそれぞれ第１図〜第３図における入力
端子が“ハイ",“ロー”の場合の回路動作概要を説明す
るための等価回路図である。
第１図に示す第１の発明の一実施例のレベル変換回路
は、直流電源（以下Ｅ）１と、正極電源端子がE1の正極
端子に接続され且つ負極電源端子がE1の負極端子に接続
されたインバータ（以下INV）２と、一端がE1の正極端
子に接続され且つ他端がINV2の入力端子に接続された第
１の抵抗（以下RA）３と、アノードがE1の正極端子に接
続された第１のダイオード（以下DA）４と、正極端子
（＋）がDA4のカソードに接続され且つ負極端子がINV2
の出力端子に接続された第１のコンデンサ（以下CA）５
と、正極電源端子がE1の正極端子に接続され且つ負極電
源端子がE1の負極端子に接続されたコンパレータ（以下
CMP）６と、一端がCA5の正極端子（＋）に接続され且つ
他端がCMP6の反転入力端子（−）に接続された第２の抵
抗（以下RB）７と、一端がCMP6の反転入力端子（−）に
接続され且つ他端がE1の負極端子に接続された第３の抵
抗（以下RC）８と、一端がE1の正極端子に接続され且つ
他端がコンパレータ６の非反転入力端子（＋）に接続さ
れた第４の抵抗（以下RD）９と、一端がCMP6の非反転入
力端子（＋）に接続され且つ他端がE1の負極端子に接続
された第５の抵抗（以下RE）10と、正極端子がCMP6の出
力端子に接続された第２のコンデンサ（以下CB）11と、
アノードがCB11の負極端子に接続され且つカソードE1の
負極端子に接続された第２のダイオード（以下DB）12
と、エミッタがCA5の正極端子（＋）に接続されたPNPト
ランジスタ（以下QP）13と、一端がCMP6の出力端子に接
続され且つ他端がQP13のベースに接続された第６の抵抗
（以下RF）14と、一端がQP13のコレクタに接続され且つ
他端が出力端子15に接続された第７の抵抗（以下RG）16
と、エミッタがE1の負極端子に接続された第１のNPNト
ランジスタ（以下QNA）17と、一端がCMP6の出力端子に
接続され且つ他端がQNA17のベースに接続された第８の
抵抗（以下RH）18と、一端が出力端子15に接続され且つ
他端がQNA17のコレクタに接続された第９の抵抗（以下R
I）19と、コレクタが出力端子（基準）20に接続され且
つエミッタがCB11の負極端子に接続された第２のNPNト
ランジスタ（以下QNB）21と、一端がINV2の出力端子に
接続され且つ他端がQNB21のベースに接続された第10の
抵抗（以下RJ）22と、コレクタが出力端子（基準）20に
接続され且つエミッタがE1の負極端子に接続された第３
のNPNトランジスタ（以下QNC）23と、一端がCMP6の出力
端子に接続され且つ他端がQNC23のベースに接続された
第11の抵抗（以下RK）24とから構成される。
は、直流電源（以下Ｅ）１と、正極電源端子がE1の正極
端子に接続され且つ負極電源端子がE1の負極端子に接続
されたインバータ（以下INV）２と、一端がE1の正極端
子に接続され且つ他端がINV2の入力端子に接続された第
１の抵抗（以下RA）３と、アノードがE1の正極端子に接
続された第１のダイオード（以下DA）４と、正極端子
（＋）がDA4のカソードに接続され且つ負極端子がINV2
の出力端子に接続された第１のコンデンサ（以下CA）５
と、正極電源端子がE1の正極端子に接続され且つ負極電
源端子がE1の負極端子に接続されたコンパレータ（以下
CMP）６と、一端がCA5の正極端子（＋）に接続され且つ
他端がCMP6の反転入力端子（−）に接続された第２の抵
抗（以下RB）７と、一端がCMP6の反転入力端子（−）に
接続され且つ他端がE1の負極端子に接続された第３の抵
抗（以下RC）８と、一端がE1の正極端子に接続され且つ
他端がコンパレータ６の非反転入力端子（＋）に接続さ
れた第４の抵抗（以下RD）９と、一端がCMP6の非反転入
力端子（＋）に接続され且つ他端がE1の負極端子に接続
された第５の抵抗（以下RE）10と、正極端子がCMP6の出
力端子に接続された第２のコンデンサ（以下CB）11と、
アノードがCB11の負極端子に接続され且つカソードE1の
負極端子に接続された第２のダイオード（以下DB）12
と、エミッタがCA5の正極端子（＋）に接続されたPNPト
ランジスタ（以下QP）13と、一端がCMP6の出力端子に接
続され且つ他端がQP13のベースに接続された第６の抵抗
（以下RF）14と、一端がQP13のコレクタに接続され且つ
他端が出力端子15に接続された第７の抵抗（以下RG）16
と、エミッタがE1の負極端子に接続された第１のNPNト
ランジスタ（以下QNA）17と、一端がCMP6の出力端子に
接続され且つ他端がQNA17のベースに接続された第８の
抵抗（以下RH）18と、一端が出力端子15に接続され且つ
他端がQNA17のコレクタに接続された第９の抵抗（以下R
I）19と、コレクタが出力端子（基準）20に接続され且
つエミッタがCB11の負極端子に接続された第２のNPNト
ランジスタ（以下QNB）21と、一端がINV2の出力端子に
接続され且つ他端がQNB21のベースに接続された第10の
抵抗（以下RJ）22と、コレクタが出力端子（基準）20に
接続され且つエミッタがE1の負極端子に接続された第３
のNPNトランジスタ（以下QNC）23と、一端がCMP6の出力
端子に接続され且つ他端がQNC23のベースに接続された
第11の抵抗（以下RK）24とから構成される。
次に、本実施例の動作について説明する。
第４図（ａ），（ｂ）に示されたスイッチ2A,6A,13A,
17A,21A,23Aはそれぞれ便宜上第１図におけるINV2,CMP6
の出力部,QP13,QNA17,QNB21,QNC23を等価的に置き換え
たものである。
17A,21A,23Aはそれぞれ便宜上第１図におけるINV2,CMP6
の出力部,QP13,QNA17,QNB21,QNC23を等価的に置き換え
たものである。
まず第４図（ａ）の場合（第１図における入力端子25
が“ハイ”の場合に対応）を考えると、出力端子15及び
出力端子（基準）20にはいずれも入力端子26と同電位が
出力される。すなわちこのとき出力端子15は出力端子
（基準）20に対し同電位となる。なおこのときCA5とCB1
1はE1の電圧（＝V1）に充電される。ただし、DA4とDB12
での順方向電圧降下等の損失を無視するものとする。
が“ハイ”の場合に対応）を考えると、出力端子15及び
出力端子（基準）20にはいずれも入力端子26と同電位が
出力される。すなわちこのとき出力端子15は出力端子
（基準）20に対し同電位となる。なおこのときCA5とCB1
1はE1の電圧（＝V1）に充電される。ただし、DA4とDB12
での順方向電圧降下等の損失を無視するものとする。
次に、第４図（ｂ）の場合（第１図における入力端子
25が“ロー”の場合に対応）を考えると、出力端子15に
は出力端子（基準）20を基準としたとき、CB11の電圧
（＝V1）とE1の電圧（＝V1）とCA5の電圧（＝V1）の和
としての電圧（＝3V1）が出力される。ただしDA4とDB12
の逆方向リーク電流等によるCA5とCB11の放電等の損失
を無視するものとする。
25が“ロー”の場合に対応）を考えると、出力端子15に
は出力端子（基準）20を基準としたとき、CB11の電圧
（＝V1）とE1の電圧（＝V1）とCA5の電圧（＝V1）の和
としての電圧（＝3V1）が出力される。ただしDA4とDB12
の逆方向リーク電流等によるCA5とCB11の放電等の損失
を無視するものとする。
以上の動作によりアクティブローのパルス状の入力信
号が第１図の入力端子25に入力された場合、出力端子15
には出力端子（基準）20に対してINV2及びCMP6の電源電
圧（＝V1）の３倍の振幅を有するパルス電圧が単一電源
により実現可能となる。
号が第１図の入力端子25に入力された場合、出力端子15
には出力端子（基準）20に対してINV2及びCMP6の電源電
圧（＝V1）の３倍の振幅を有するパルス電圧が単一電源
により実現可能となる。
次に、第２の発明の一実施例を示した第２図におい
て、第１の発明の一実施例と同じ構成要件には第１図と
同じ符号を付してある。すなわち本実施例のレベル変換
回路は第１図に示した実施例からRB7およびRC8を削除
し、CMP6の反転入力端子（−）をCA5の負極端子に接続
した点が第１の発明の一実施例と異なっており、他の構
成は同じである。従って第２の発明の一実施例は第４図
（ａ），（ｂ）によって説明した第１の発明の一実施例
と同じ動作を行い、同等の効果を有する。
て、第１の発明の一実施例と同じ構成要件には第１図と
同じ符号を付してある。すなわち本実施例のレベル変換
回路は第１図に示した実施例からRB7およびRC8を削除
し、CMP6の反転入力端子（−）をCA5の負極端子に接続
した点が第１の発明の一実施例と異なっており、他の構
成は同じである。従って第２の発明の一実施例は第４図
（ａ），（ｂ）によって説明した第１の発明の一実施例
と同じ動作を行い、同等の効果を有する。
次に、第３の発明の一実施例を示した第３図におい
て、第１の発明の一実施例と同じ構成要件には第１図と
同じ符号を付してある。すなわち本実施例のレベル変換
回路は第１図に示した実施例からRB7,RC8,RD9,RE10を削
除するとともにCMP6をINV66に置き換え、INV66が入力端
子をCA5の負極端子に接続した点が第１の発明の一実施
例との相違点である。従って、第４図（ａ），（ｂ）に
おけるスイッチ2A,6A,13A,17A,21A,23Aはそれぞれ便宜
上第３図におけるINV2,66の出力部,QP13,QNA17,QNB21,Q
NC23を置き換えたものとすれば、第３の発明の一実施例
は第４図（ａ），（ｂ）によって説明した第１の発明の
一実施例と同じ動作を行い、同等の効果を有する。
て、第１の発明の一実施例と同じ構成要件には第１図と
同じ符号を付してある。すなわち本実施例のレベル変換
回路は第１図に示した実施例からRB7,RC8,RD9,RE10を削
除するとともにCMP6をINV66に置き換え、INV66が入力端
子をCA5の負極端子に接続した点が第１の発明の一実施
例との相違点である。従って、第４図（ａ），（ｂ）に
おけるスイッチ2A,6A,13A,17A,21A,23Aはそれぞれ便宜
上第３図におけるINV2,66の出力部,QP13,QNA17,QNB21,Q
NC23を置き換えたものとすれば、第３の発明の一実施例
は第４図（ａ），（ｂ）によって説明した第１の発明の
一実施例と同じ動作を行い、同等の効果を有する。
以上説明したように第1,第２の発明はインバータ，コ
ンパレータ，ダイオードを介して、また第３の発明はイ
ンバータ，ダイオードを介して充電されるコンデンサ等
を用いることにより、単一直流電源を用いてその電圧の
３倍の振幅を有するパルス出力が得られるという効果が
ある。
ンパレータ，ダイオードを介して、また第３の発明はイ
ンバータ，ダイオードを介して充電されるコンデンサ等
を用いることにより、単一直流電源を用いてその電圧の
３倍の振幅を有するパルス出力が得られるという効果が
ある。
第１図，第２図，第３図はそれぞれ第1,第2,第３の発明
のレベル変換回路の一実施例を示す回路図、第４図
（ａ），（ｂ）はそれぞれ第１図〜第３図における入力
端子が“ハイ",“ロー”の場合の回路動作概要を説明す
るための等価回路図、第５図は従来のレベル変換回路の
一例を示す回路図である。 １……直流電源（Ｅ）、2,66……インバータ（INV）、
3,7,8,9,10,14,16,18,19,22,24……抵抗（RA,RB,RC,RD,
RE,RF,RG,RH,RI,RJ,RK）、4,12……ダイオード（DA,
DB）5,11……コンデンサ（CA,CB）、６……コンパレー
タ（CMP）、13……PNPトランジスタ（QP）、17,21,23…
…NPNトランジスタ（QNA,QNB,QNC）、15……出力端子、
20……出力端子（基準）、25……入力端子、26……入力
端子（基準）。
のレベル変換回路の一実施例を示す回路図、第４図
（ａ），（ｂ）はそれぞれ第１図〜第３図における入力
端子が“ハイ",“ロー”の場合の回路動作概要を説明す
るための等価回路図、第５図は従来のレベル変換回路の
一例を示す回路図である。 １……直流電源（Ｅ）、2,66……インバータ（INV）、
3,7,8,9,10,14,16,18,19,22,24……抵抗（RA,RB,RC,RD,
RE,RF,RG,RH,RI,RJ,RK）、4,12……ダイオード（DA,
DB）5,11……コンデンサ（CA,CB）、６……コンパレー
タ（CMP）、13……PNPトランジスタ（QP）、17,21,23…
…NPNトランジスタ（QNA,QNB,QNC）、15……出力端子、
20……出力端子（基準）、25……入力端子、26……入力
端子（基準）。
Claims (3)
- 【請求項１】パルス状のアクティブロー入力を受けて入
力振幅を越えるアクティブハイ出力振幅を得るレベル変
換回路において、直流電源と、正極電源端子が前記直流
電源の正極端子に接続され且つ負極電源端子が前記直流
電源の負極端子に接続されたインバータと、一端が前記
直流電源の正極端子に接続され且つ他端が前記インバー
タの入力端子に接続された第１の抵抗と、アノードが前
記直流電源の正極端子に接続された第１のダイオード
と、正極端子が前記第１のダイオードのカソードに接続
され且つ負極端子が前記インバータの出力端子に接続さ
れた第１のコンデンサと、正極電源端子が前記直流電源
の正極端子に接続され且つ負極電源端子が前記直流電源
の負極端子に接続されたコンパレータと、一端が前記第
１のコンデンサの正極端子に接続され且つ他端が前記コ
ンパレータの反転入力端子に接続された第２の抵抗と、
一端が前記コンパレータの反転入力端子に接続され且つ
他端が前記直流電源の負極端子に接続された第３の抵抗
と、一端が前記直流電源の正極端子に接続され且つ他端
が前記コンパレータの非反転入力端子に接続された第４
の抵抗と、一端が前記コンパレータの非反転入力端子に
接続され且つ他端が前記直流電源の負極端子に接続され
た第５の抵抗と、正極端子が前記コンパレータの出力端
子に接続された第２のコンデンサと、アノードが前記第
２のコンデンサの負極端子に接続され且つカソードが前
記直流電源の負極端子に接続された第２のダイオード
と、エミッタが前記第１のコンデンサの正極端子に接続
されたPNPトランジスタと、一端が前記コンパレータの
出力端子に接続され且つ他端が前記PNPトランジスタの
ベースに接続された第６の抵抗と、一端が前記PNPトラ
ンジスタのコレクタに接続され且つ他端が出力端子に接
続された第７の抵抗と、エミッタが前記直流電源の負極
端子に接続された第１のNPNトランジスタと、一端が前
記コンパレータの出力端子に接続され且つ他端が前記第
１のNPNトランジスタのベースに接続された第８の抵抗
と、一端が前記出力端子に接続され且つ他端が前記第１
のNPNトランジスタのコレクタに接続された第９の抵抗
と、コレクタが出力端子（基準）に接続され且つエミッ
タが前記第２のコンデンサの負極端子に接続された第２
のNPNトランジスタと、一端が前記インバータの出力端
子に接続され且つ他端が前記第２のNPNトランジスタの
ベースに接続された第10の抵抗と、コレクタが前記出力
端子（基準）に接続され且つエミッタが前記直流電源の
負極端子に接続された第３のNPNトランジスタと、一端
が前記コンパレータの出力端子に接続され且つ他端が前
記第３のNPNトランジスタのベースに接続された第11の
抵抗とから構成されることを特徴とするレベル変換回
路。 - 【請求項２】パルス状のアクティブロー入力を受けて入
力振幅を越えるアクティブハイ出力振幅を得るレベル変
換回路において、直流電源と、正極電源端子が前記直流
電源の正極端子に接続され且つ負極電源端子が前記直流
電源の負極端子に接続されたインバータと、一端が前記
直流電源の正極端子に接続され且つ他端が前記インバー
タの入力端子に接続された第１の抵抗と、アノードが前
記直流電源の正極端子に接続された第１のダイオード
と、正極端子が前記第１のダイオードのカソードに接続
され且つ負極端子が前記インバータの出力端子に接続さ
れた第１のコンデンサと、正極電源端子が前記直流電源
の正極端子に接続され且つ負極電源端子が前記直流電源
の負極端子に接続され且つ反転入力端子が前記インバー
タの出力端子に接続されたコンパレータと、一端が前記
直流電源の正極端子に接続され且つ他端が前記コンパレ
ータの非反転入力端子に接続された第２の抵抗と、一端
が前記コンパレータの非反転入力端子に接続され且つ他
端が前記直流電源の負極端子に接続された第３の抵抗
と、正極端子が前記コンパレータの出力端子に接続され
た第２のコンデンサと、アノードが前記第２のコンデン
サの負極端子に接続され且つカソードが前記直流電源の
負極端子に接続された第２のダイオードと、エミッタが
前記第１のコンデンサの正極端子に接続されたPNPトラ
ンジスタと、一端が前記コンパレータの出力端子に接続
され且つ他端が前記PNPトランジスタのベースに接続さ
れた第４の抵抗と、一端が前記PNPトランジスタのコレ
クタに接続され且つ他端が出力端子に接続された第５の
抵抗と、エミッタが前記直流電源の負極端子に接続され
た第１のNPNトランジスタと、一端が前記コンパレータ
の出力端子に接続され且つ他端が前記第１のNPNトラン
ジスタのベースに接続された第６の抵抗と、一端が前記
出力端子に接続され且つ他端が前記第１のNPNトランジ
スタのコレクタに接続された第７の抵抗と、コレクタが
出力端子（基準）に接続され且つエミッタが前記第２の
コンデンサの負極端子に接続された第２のNPNトランジ
スタと、一端が前記インバータの出力端子に接続され且
つ他端が前記第２のNPNトランジスタのベースに接続さ
れた第８の抵抗と、コレクタが前記出力端子（基準）に
接続され且つエミッタが前記直流電源の負極端子に接続
された第３のNPNトランジスタと、一端が前記コンパレ
ータの出力端子に接続され且つ他端が前記第３のNPNト
ランジスタのベースに接続された第９の抵抗とから構成
されることを特徴とするレベル変換回路。 - 【請求項３】パルス状のアクティブロー入力を受けて入
力振幅を越えるアクティブハイ出力振幅を得るレベル変
換回路において、直流電源と、正極電源端子が前記直流
電源の正極端子に接続され且つ負極電源端子が前記直流
電源の負極端子に接続された第１のインバータと、一端
が前記直流電源の正極端子に接続され且つ他端が前記第
１のインバータの入力端子に接続された第１の抵抗と、
アノードが前記直流電源の正極端子に接続された第１の
ダイオードと、正極端子が前記第１のダイオードのカソ
ードに接続され且つ負極端子が前記第１のインバータの
出力端子に接続された第１のコンデンサと、正極電源端
子が前記直流電源の正極端子に接続され且つ負極電源端
子が前記直流電源の負極端子に接続され且つ入力端子が
前記第１のインバータの出力端子に接続された第２のイ
ンバータと、正極端子が前記第２のインバータの出力端
子に接続された第２のコンデンサと、アノードが前記第
２のコンデンサの負極端子に接続され且つカソードが前
記直流電源の負極端子に接続された第２のダイオード
と、エミッタが前記第１のコンデンサの正極端子に接続
されたPNPトランジスタと、一端が前記第２のインバー
タの出力端子に接続され且つ他端が前記PNPトランジス
タのベースに接続された第２の抵抗と、一端が前記PNP
トランジスタのコレクタに接続され且つ他端が出力端子
に接続された第３の抵抗と、エミッタが前記直流電源の
負極端子に接続された第１のNPNトランジスタと、一端
が前記第２のインバータの出力端子に接続され且つ他端
が前記第１のNPNトランジスタのベースに接続された第
４の抵抗と、一端が前記出力端子に接続され且つ他端が
前記第１のNPNトランジスタのコレクタに接続された第
５の抵抗と、コレクタが出力端子（基準）に接続され且
つエミッタが前記第２のコンデンサの負極端子に接続さ
れた第２のNPNトランジスタと、一端が前記第１のイン
バータの出力端子に接続され且つ他端が前記第２のNPN
トランジスタのベースに接続された第６の抵抗と、コレ
クタが前記出力端子（基準）に接続され且つエミッタが
前記直流電源の負極端子に接続された第３のNPNトラン
ジスタと、一端が前記第２のインバータの出力端子に接
続され且つ他端が前記第３のNPNトランジスタのベース
に接続された第７の抵抗とから構成されることを特徴と
するレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2307656A JP2982293B2 (ja) | 1990-11-14 | 1990-11-14 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2307656A JP2982293B2 (ja) | 1990-11-14 | 1990-11-14 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04179311A JPH04179311A (ja) | 1992-06-26 |
| JP2982293B2 true JP2982293B2 (ja) | 1999-11-22 |
Family
ID=17971672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2307656A Expired - Lifetime JP2982293B2 (ja) | 1990-11-14 | 1990-11-14 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2982293B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786909A (ja) * | 1993-06-30 | 1995-03-31 | Nec Corp | 半導体集積回路の出力回路 |
| US7049876B2 (en) | 2004-10-25 | 2006-05-23 | Delphi Technologies, Inc. | Level shift circuits and related methods |
-
1990
- 1990-11-14 JP JP2307656A patent/JP2982293B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04179311A (ja) | 1992-06-26 |
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