JP2583333B2 - ドライバ回路 - Google Patents
ドライバ回路Info
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- JP2583333B2 JP2583333B2 JP2038958A JP3895890A JP2583333B2 JP 2583333 B2 JP2583333 B2 JP 2583333B2 JP 2038958 A JP2038958 A JP 2038958A JP 3895890 A JP3895890 A JP 3895890A JP 2583333 B2 JP2583333 B2 JP 2583333B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はドライバ回路に関し、特に出力用にバイポー
ラトランジスタを用いたドライバ回路に関する。
ラトランジスタを用いたドライバ回路に関する。
バイポーラトランジスタには、少数キャリア蓄積効果
と呼ばれる性質があるため、高速スイッチングを行なう
ことは困難である。
と呼ばれる性質があるため、高速スイッチングを行なう
ことは困難である。
これに対処するために、従来のドライバ回路は、第９
図に示す様に、入力信号INによりバイポーラトランジス
タQ1のベースを駆動するのに、抵抗R8とこれに並列に接
続されたコンデンサC5とを備えた入力回路５が設けられ
ていた。
図に示す様に、入力信号INによりバイポーラトランジス
タQ1のベースを駆動するのに、抵抗R8とこれに並列に接
続されたコンデンサC5とを備えた入力回路５が設けられ
ていた。
このコンデンサC5は、バイポーラトランジスタQ1の蓄
積電荷を急速に放電する役目をもっている。
積電荷を急速に放電する役目をもっている。
上述した従来のドライバ回路は、バイポーラトランジ
スタQ1のベースに抵抗R8及びコンデンサC5の並列接続か
らなる入力回路５が設けられており、このコンデンサC5
がバイポーラトランジスタQ1の蓄積電荷を急速に放電す
るものの、特にバイポーラトランジスタQ1を高耐圧で使
用する場合、バイポーラトランジスタQ1の少数キャリア
蓄積効果が顕著になり、第10図に示す様に、蓄積時間t
stgが長く（２μｓ）なり、高速動作を行うことができ
ないという欠点がある。
スタQ1のベースに抵抗R8及びコンデンサC5の並列接続か
らなる入力回路５が設けられており、このコンデンサC5
がバイポーラトランジスタQ1の蓄積電荷を急速に放電す
るものの、特にバイポーラトランジスタQ1を高耐圧で使
用する場合、バイポーラトランジスタQ1の少数キャリア
蓄積効果が顕著になり、第10図に示す様に、蓄積時間t
stgが長く（２μｓ）なり、高速動作を行うことができ
ないという欠点がある。
本発明の目的は、蓄積時間を短縮することができ、高
速動作を行うことができるドライバ回路を提供すること
にある。
速動作を行うことができるドライバ回路を提供すること
にある。
本発明のドライバ回路は、コレクタを出力端子と接続
するバイポーラトランジスタと、入力端に入力信号を入
力し出力端を前記バイポーラトランジスタのエミッタと
接続する相補形回路と、前記バイポーラトランジスタの
ベースに前記相補形回路の出力信号の振幅電圧範囲内の
所定の電圧を供給するベースバイアス電源回路とを有し
ている。
するバイポーラトランジスタと、入力端に入力信号を入
力し出力端を前記バイポーラトランジスタのエミッタと
接続する相補形回路と、前記バイポーラトランジスタの
ベースに前記相補形回路の出力信号の振幅電圧範囲内の
所定の電圧を供給するベースバイアス電源回路とを有し
ている。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、コレクタを出力端子（出力信号OUT）
と接続するバイポーラトランジスタQ1と、このバイポー
ラトランジスタQ1の負荷用の抵抗R1と、バイポーラトラ
ンジスタQ2,Q3を備え、入力端にインバータI1を介して
入力信号INを入力し出力端をバイポーラトランジスタQ1
のエミッタと接続する相補形バッファ回路１と、抵抗R
2,ダイオードD1〜D3,及びコンデンサC1を備え、バイポ
ーラトランジスタQ1のベースに、相補形バッファ回路１
の出力信号の振幅電圧範囲内の所定の電圧を供給するベ
ースバイアス電源回路２とを有する構成となっている。
と接続するバイポーラトランジスタQ1と、このバイポー
ラトランジスタQ1の負荷用の抵抗R1と、バイポーラトラ
ンジスタQ2,Q3を備え、入力端にインバータI1を介して
入力信号INを入力し出力端をバイポーラトランジスタQ1
のエミッタと接続する相補形バッファ回路１と、抵抗R
2,ダイオードD1〜D3,及びコンデンサC1を備え、バイポ
ーラトランジスタQ1のベースに、相補形バッファ回路１
の出力信号の振幅電圧範囲内の所定の電圧を供給するベ
ースバイアス電源回路２とを有する構成となっている。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するための入力信号
IN,出力信号OUTの波形図である。
IN,出力信号OUTの波形図である。
バイポーラトランジスタQ1がオン状態になる場合は、
相補形バッファ回路１の出力信号が低レベルの時であ
る。
相補形バッファ回路１の出力信号が低レベルの時であ
る。
このときバイポーラトランジスタQ1のベース電流がベ
ースバイアス電源回路２から供給される。このときバイ
ポーラトランジスタQ1のベース領域にはベース電流によ
る少数キャリアが蓄積される。
ースバイアス電源回路２から供給される。このときバイ
ポーラトランジスタQ1のベース領域にはベース電流によ
る少数キャリアが蓄積される。
次に、バイポーラトランジスタQ1をオフ状態にすると
きは、相補形バッファ回路１の出力信号を高レベルにす
る。相補形バッファ回路１の出力信号が高レベルになっ
たことにより、バイポーラトランジスタQ1のベース・エ
ミッタ間が逆バイアスになり、相補形バッファ回路１か
らベースバイアス電源回路２へ電流が流れ蓄積電荷を急
速に放電する。この作用により第２図に示す様に、蓄積
時間tstgが0.1μｓになり、第９図に示す従来例に比較
し20分の１に短縮することができる。
きは、相補形バッファ回路１の出力信号を高レベルにす
る。相補形バッファ回路１の出力信号が高レベルになっ
たことにより、バイポーラトランジスタQ1のベース・エ
ミッタ間が逆バイアスになり、相補形バッファ回路１か
らベースバイアス電源回路２へ電流が流れ蓄積電荷を急
速に放電する。この作用により第２図に示す様に、蓄積
時間tstgが0.1μｓになり、第９図に示す従来例に比較
し20分の１に短縮することができる。
第３図は本発明の第２の実施例を示す回路図である。
この実施例は、バイポーラトランジスタQ1のエミッタ
に接続する相補形回路を、相補形インバータ回路３とし
たものである。これに伴い他の回路も一部変更となる。
に接続する相補形回路を、相補形インバータ回路３とし
たものである。これに伴い他の回路も一部変更となる。
第４図はこの実施例の動作を説明するための入力信号
IN及び出力信号OUTの波形図である。この第４図から分
るように、この実施例も第１の実施例と同様、蓄積時間
tstgは従来例の20分の１の0.1μｓとなる。
IN及び出力信号OUTの波形図である。この第４図から分
るように、この実施例も第１の実施例と同様、蓄積時間
tstgは従来例の20分の１の0.1μｓとなる。
第５図及び第６図は本発明の第３の実施例を示す回路
図及びその入力信号IN及び出力信号OUTの波形図であ
る。
図及びその入力信号IN及び出力信号OUTの波形図であ
る。
この実施例は、バイポーラトランジスタQ6（Q1と対応
する）をPNP型としたものであり、また入力回路4Aにホ
トカプラ41を用いた構成となっていて入力信号INと内部
回路とを絶縁している。蓄積時間tstgが0.15μｓとなっ
ているのは、このホトカプラ41の伝達遅延時間（50ns）
によるものである。
する）をPNP型としたものであり、また入力回路4Aにホ
トカプラ41を用いた構成となっていて入力信号INと内部
回路とを絶縁している。蓄積時間tstgが0.15μｓとなっ
ているのは、このホトカプラ41の伝達遅延時間（50ns）
によるものである。
第７図は本発明の第４の実施例を示す回路図である。
この実施例は、バイポーラトランジスタQ7（Q1,Q6と
対応）のエミッタと接続する相補形回路を、MOSFETMT1,
MT2を使用した相補形インバータ回路3Aとし、ベースバ
イアス電源回路2Cを定電圧ダイオードDRによる電圧設定
型としたものである。
対応）のエミッタと接続する相補形回路を、MOSFETMT1,
MT2を使用した相補形インバータ回路3Aとし、ベースバ
イアス電源回路2Cを定電圧ダイオードDRによる電圧設定
型としたものである。
第８図は本発明の第５の実施例を示す回路図である。
この実施例は、第４の実施例における相補形インバー
タ回路3Aを、MOSFETMT3,MT4による相補形バッファ回路1
Bに置き換えたものである。
タ回路3Aを、MOSFETMT3,MT4による相補形バッファ回路1
Bに置き換えたものである。
以上説明した様に本発明は、バイポーラトランジスタ
のエミッタを相補形インバータ回路または相補形バッフ
ァ回路で駆動し、バイポーラトランジスタのベースには
エミッタを駆動する相補形回路の出力信号の振幅電圧範
囲内の電圧を供給する構成とすることにより、蓄積時間
を従来例の20分の１程度に大幅に短縮することができ、
高速動作を行うことができる効果がある。
のエミッタを相補形インバータ回路または相補形バッフ
ァ回路で駆動し、バイポーラトランジスタのベースには
エミッタを駆動する相補形回路の出力信号の振幅電圧範
囲内の電圧を供給する構成とすることにより、蓄積時間
を従来例の20分の１程度に大幅に短縮することができ、
高速動作を行うことができる効果がある。
第１図及び第２図はそれぞれ本発明の第１の実施例の回
路図及びその入力信号，出力信号の波形図、第３図及び
第４図はそれぞれ本発明の第２の実施例の回路図及びそ
の入力信号，出力信号の波形図、第５図及び第６図はそ
れぞれ本発明の第３の実施例の回路図及びその入力信
号，出力信号の波形図、第７図及び第８図はそれぞれ本
発明の第４及び第５の実施例の回路図、第９図及び第10
図はそれぞれ従来のドライバ回路の一例の回路図及びそ
の入力信号，出力信号の波形図である。 1,1A,1B……相補形バッファ回路、2,2A〜2C……ベース
バイアス電源回路、3,3A……相補形インバータ回路、4,
4A,5……入力回路、C1〜C5……コンデンサ、D1〜D5……
ダイオード、DR……定電圧ダイオード、E1〜E3……電
源、I1〜I4……インバータ、MT1〜MT4……MOSFET、Q1〜
Q7……バイポーラトランジスタ、R1〜R8……抵抗。
路図及びその入力信号，出力信号の波形図、第３図及び
第４図はそれぞれ本発明の第２の実施例の回路図及びそ
の入力信号，出力信号の波形図、第５図及び第６図はそ
れぞれ本発明の第３の実施例の回路図及びその入力信
号，出力信号の波形図、第７図及び第８図はそれぞれ本
発明の第４及び第５の実施例の回路図、第９図及び第10
図はそれぞれ従来のドライバ回路の一例の回路図及びそ
の入力信号，出力信号の波形図である。 1,1A,1B……相補形バッファ回路、2,2A〜2C……ベース
バイアス電源回路、3,3A……相補形インバータ回路、4,
4A,5……入力回路、C1〜C5……コンデンサ、D1〜D5……
ダイオード、DR……定電圧ダイオード、E1〜E3……電
源、I1〜I4……インバータ、MT1〜MT4……MOSFET、Q1〜
Q7……バイポーラトランジスタ、R1〜R8……抵抗。
Claims (2)
- 【請求項１】コレクタを出力端子と接続するバイポーラ
トランジスタと、入力端に入力信号を入力し出力端を前
記バイポーラトランジスタのエミッタと接続する相補形
回路と、前記バイポーラトランジスタのベースに前記相
補形回路の出力信号の振幅電圧範囲内の所定の電圧を供
給するベースバイアス電源回路とを有することを特徴と
するドライバ回路。 - 【請求項２】相補形回路が、相補形インバータ回路及び
相補形バッファ回路の何れか一方である請求項１記載の
ドライバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2038958A JP2583333B2 (ja) | 1990-02-19 | 1990-02-19 | ドライバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2038958A JP2583333B2 (ja) | 1990-02-19 | 1990-02-19 | ドライバ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03241919A JPH03241919A (ja) | 1991-10-29 |
| JP2583333B2 true JP2583333B2 (ja) | 1997-02-19 |
Family
ID=12539693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2038958A Expired - Fee Related JP2583333B2 (ja) | 1990-02-19 | 1990-02-19 | ドライバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2583333B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5858579B2 (ja) * | 2012-05-31 | 2016-02-10 | 尚英 笠原 | 送信機 |
-
1990
- 1990-02-19 JP JP2038958A patent/JP2583333B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03241919A (ja) | 1991-10-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |