JP3209522B2 - 入力遷移に応答して高速出力遷移を行う出力回路 - Google Patents

入力遷移に応答して高速出力遷移を行う出力回路

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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は一般的に集積回路に関し、より詳細には入力
遷移に応答して高速出力遷移を行う回路に関する。
［従来の技術］ 集積回路のデザインにおいて、回路の動作速度は非常
に強調される点である。ゲートスイッチング時間を短縮
するために、しばしばトランジスタ−トランジスタ論理
（TTL）に“トーテムポール”出力が接続される。
この最も基本的な形式において、トーテムポール出力
を有するTTLゲートは（分相器とも呼ばれる）入力トラ
ンジスタ及び２個の出力トランジスタを具備している。
分相器のベースはゲート入力として作用し、前のゲート
の出力に接続されている。分相器のコレクタは１つの出
力トランジスタ（上位出力トランジスタ）のベースに接
続され、エミッタは第２の出力トランジスタ（下位出力
トランジスタ）のベースに接続されている。上位出力ト
ランジスタのエミッタは下位出力トランジスタのコレク
タに接続され、このノードはゲート出力として作用す
る。バイアスのための他の回路素子も使用される。
分相器は上位出力トランジスタの共通エミッタとして
作用して入力がハイの時にそれをオフとし、且つ下位出
力トランジスタのエミッタフォロアとして作用して入力
がローである時にそれをオフとする。ゲートが高インピ
ーダンス状態（３状態）にあれば、両方の出力トランジ
スタがオフとなる。
TTLゲートの出力トランジスタ及び次のゲートの入力
トランジスタは、ゲートをスイッチできるようになる前
に充放電しなければならないある容量を含んでいる。上
位出力トランジスタは電流源として作用して容量を急速
に充電し、下位出力トランジスタは電流シンクとして作
用して容量を急速に放電させる。容量をより急速に充放
することができれば、ゲートの全体速度を高めることが
できる。
（ハイからローへの出力遷移中に）容量をより急速に
放電させるための現存する回路は、一般的に分相器のコ
レクタとゲート出力間のダイオードもしくはトランジス
タに依存している。ダイオードは出力電流の幾分かを分
相器へ帰還させ、分相器は次により多くの電流を強制的
に下位出力トランジスタへ供給して容量を放電させる。
この方法及び他の方法の重大な欠点は、出力電圧が臨界
測定電圧よりも高い時に一般的にスピードアップ回路が
オフとされることである。もう一つの欠点は、もはや必
要とされなくなった後でも、余分な電流が分相器のベー
スへ流れて、特に高周波数において、無駄な所要電力が
増大することである。さらに、ハイからローへの論理状
態の遷移中に使用するのに適したスピードアップ回路は
３状態からローへの遷移中は適切とはならないことがあ
る。
従って、電力効率を低下させることなく、ハイからロ
ーへ出力遷移及び３状態からローへの出力遷移の両方の
速度を高める回路に対するニーズが生じてきた。
本発明に従って、入力遷移に応答して高速出力遷移を
行う出力回路が提供され、それにより出力ゲートの動作
速度が実質的に向上する。
本発明において、出力回路は入力遷移に応答して状態
を切り替えるように作動する出力ジオメトリを有してい
る。第１のスピードアップ回路が入力遷移に応答して出
力ジオメトリを駆動するための振幅の大きくて持続時間
の短いインパルス状電流を発生し、第２のスピードアッ
プ回路が入力遷移に応答して出力ジオメトリを駆動する
ためのタイミングのとられた電流を発生する。入力遷移
に応答して出力ジオメトリを駆動するための電流を発生
する第３のスピードアップ回路も設けられている。第３
の回路は第１の回路よりも振幅が小さく持続時間の長い
電流を発生する。
本発明の第２の局面において、３状態入力遷移に応答
する出力回路が設けられ、それは３状態入力の遷移に応
答して出力ジオメトリへインパルス状電流を発生する。
ロー出力論理状態で遷移すると、スイッチングトランジ
スタがオンとされ容量性ダイオードが出力へ電流を放出
することができる。ダイオードが完全に放出されるかも
しくはタイミング回路によりスイッチングトランジスタ
がディセーブルされるまで電流は継続する。
本発明の出力回路により低直流電流ドライブを持続し
ながら高速出力遷移を行うという技術的利点が提供され
る。
［実施例］ 第１図は、一般的に参照番号10で示す、ダーリントン
出力を有する従来技術のTTLゲートの略図である。TTLゲ
ート10は入力信号（IN）を受信し、IN信号を追跡する出
力信号（OUT）を発生する。IN信号のローからハイへの
遷移中に、OUT信号もハイからローへ遷移する。TTL技術
を使用してより複雑なゲートを形成することができ、第
１図に示すTTLゲート10はその一例にすぎない。
TTLゲート10はNPNトランジスタ12及び３個のNPN出力
トランジスタ14,14A,16を具備している。入力トランジ
スタ12は分相器としても知られており、トランジスタ12
のエミッタにおける電流はIN信号と同相でありコレクタ
における電圧はIN信号とは位相がずれている。IN信号は
分相器12のベースに接続され、上位出力ダーリントント
ランジスタ14A,14のベースは分相器のコレクタに接続さ
れ、出力トランジスタ（下位出力トランジスタ）16のベ
ースは分相器12のエミッタに接続されている。上位出力
ダーリントントランジスタ14のエミッタは下位出力トラ
ンジスタ16のコレクタに接続され、このノードはTTLゲ
ートのOUT信号を発生する。下位出力トランジスタ16の
エミッタは接地され、分相器12のエミッタは抵抗器18を
介して接地されている。上位出力ダーリントントランジ
スタ14,14Aのコレクタは抵抗器20を介して電圧源VCCに
接続され、分相器12のコレクタは抵抗器22を介してVCC
に接続されている。抵抗器23がトランジスタ14のベース
からトランジスタ14のエミッタに接続されている。
動作上、分相器12はそのベースにIN信号を受信する。
入力信号INがハイからローへ遷移すると、上位出力ダー
リントントランジスタ14,14Aがオンとされ大電流を供給
して次のゲートの入力における容量を急速に充電する。
IN信号がローからハイへ遷移すると、上位出力ダーリン
トントランジスタ14,14Aがオフとされ下位出力トランジ
スタ16はオンとされて、出力容量に対する低インピーダ
ンス放電径路を提供する。
分相器12をより急速にオンオフすることができれば、
より急速な“プッシュプル”スイッチング動作を行うこ
とができる。従来技術の一実施例において、ダイオード
24のアノードは出力ノードOUTに接続され、カソードは
分相器12のコレクタに接続されている。ダイオード24は
分相器12へ戻る出力電流径炉を提供し、分相器トランジ
スタ12をよりハードに駆動してそのスイッチング時間を
短縮する。
第２図に本発明の実施例のTTLゲート26を示す。TTLゲ
ート26は第１図で検討したように分相器12、上位及び下
位出力トランジスタ14,14A,16、抵抗器18,20,22,23を具
備し、また分相器12に接続された３つのスピードアップ
回路28,30,32を含んでいる。
第１のスピードアップ回路28は、ショットキートラン
ジスタ34及び充電素子36からなる、スイッチング素子を
具備している。実施例において、スイッチングトランジ
スタ34にはスイッチングトランジスタ34のベースに配置
された抵抗器42からなる付加容量性素子、及びショット
キーダイオードからなる充電素子36が付随している。ト
ランジスタ34のエミッタは分相器12のコレクタに接続さ
れ、トランジスタ34のベースは充電ダイオード36のカソ
ードに接続されている。充電ダイオード36のアノードは
電流源38に接続されている。抵抗器40がトランジスタ34
のコレクタの電圧源VSとの間に接続されており、抵抗器
42はトランジスタ34のベースと電圧源VSとの間に接続さ
れている。
第２のスピードアップ回路30はスイッチング素子44、
容量素子46、及びタイミング回路48を具備している。タ
イミング回路48は抵抗器50及び２個のショットキーダイ
オード54,56からなる容量素子52を具備している。実施
例において、スイッチング素子44はNPNショットキトラ
ンジスタを具備しており、そのエミッタは分相器12のコ
レクタに接続されている。容量素子46はショットキダイ
オードを具備し、そのカソードは電圧源VSに接続されそ
のカソードはスイッチングトランジスタ44のコレクタに
接続されている。ダイオード54のアノードはダイオード
56のカソードに接続され、スイッチングトランジスタ44
のベースとダイオード56のカソードとの間には抵抗器50
が接続されている。ダイオード56のアノードは分相器12
のコレクタに接続され、ダイオード54のカソードは電圧
源VSに接続されている。抵抗器58がスイッチングトラン
ジスタ44のコレクタと電圧源VSとの間に接続されてい
る。
第３のスピードアップ回路32は、実施例において、シ
ョットキダイオードからなる容量素子60を具備してい
る。ダイオード60のアノードは接地され、ダイオード60
のカソードは分相器12のコレクタに接続されている。
第１のスピードアップ回路28は高インピーダンス状態
からロー論理レベルへの出力遷移中にゲートスイッチン
グ時間を短縮する付加回路を具備している。この付加回
路はスイッチング素子62、スイッチング素子64及び抵抗
器66を具備している。実施例において、スイッチング素
子62はショットキダイオードを具備し、スイッチング素
子64はNPNショットキトランジスタを具備している。ダ
イオード62のカソードはゲートの３状態入力に接続さ
れ、ダイオード62のアノードはトランジスタ64のベース
に接続されている。トランジスタ64のコレクタはトラン
ジスタ34のベースに接続され、トランジスタ64のエミッ
タはダイオード68のアノードに接続されている。トラン
ジスタ64のベースと電圧源VSとの間には抵抗器66が接続
されている。ダイオード72のアノードとダイオード68の
カソードとの間には抵抗器70が接続されており、それは
さらに出力トランジスタ14のベースに接続されている。
ダイオード72のカソードは出力トランジスタ14のエミッ
タに接続されている。
ダイオード74のアノードは出力トランジスタ14のベー
スに接続され、ダイオード74のカソードは３状態入力に
接続されている。ダイオード76のアノードは出力トラン
ジスタ14のベースに接続され、ダイオード76のカソード
は分相器12のコレクタに接続されている。
第３図に、回路内のさまざまなノードにおける電圧及
び電流を時間の関数として示す。IN信号がロー論理状態
からハイ論理状態へ遷移すると、OUT信号はハイ論理状
態からロー論理状態へ遷移する。電流78は第１のスピー
ドアップ回路28からの電流であり、電流80は第２のスピ
ードアップ回路30からの電流である。電流82は分相器12
へ流入する電流であって、第１のスピードアップ回路28
からの電流78と、第２のスピードアップ回路30からの電
流80と、（図示せぬ）第３のスピードアップ回路32から
の電流の和を表わす。
動作上、第１のスピードアップ回路28はハイからロー
への出力遷移に応答して、持続時間の短い、大電流78を
分相器12のコレクタへ供給する。同時に、第２のスピー
ドアップ回路30はタイミングのとられた電流80を分相器
12のコレクタへ供給する。第２のスピードアップ電流80
は第１のスピードアップ電流78よりも振幅は小さいが持
続時間は長い。第２のスピードアップ回路30は余分な電
力消費を防止するために、必要でなくなったら第２のス
ピードアップ電流80をオフとするタイミング回路48も含
んでいる。
第１及び第２のスピードアップ回路28,30の動作と同
時に、第３のスピードアップ回路32は分相器12のコレク
タへ付加電流を供給する。これらのスピードアップ電流
の和82により分相器12は下位出力トランジスタ16を非常
に急速にオンとすることができ、OUT信号はハイからロ
ー論理状態へ急速に遷移することができる。
第１のスピードアップ回路28は次のようにして分相器
12へインパルス状電流を供給する。ハイからローへの出
力遷移中に、分相器12のコレクタ電圧がトランジスタ34
のベースとエミッタ間の電位（VBE）に等しい量だけト
ランジスタのベース電圧から降下すると、抵抗器42によ
り形成されるコンデンサは分相器12を介して出力トラン
ジスタ16へ電流78を放電する。この電流は抵抗器42容量
が完全放電するかもしくはトランジスタ34がオフとされ
るまで継続し、それはOUT信号がダイオード72、抵抗器7
0、ダイオード68及びスイッチングトランジスタ64の回
路鎖を“プルダウン”する時に生じる。トランジスタ64
のコレクタはOUT信号がローである時にオフとされるト
ランジスタ34のベースに接続されている。
OUT信号がハイ論理状態にあると、ダイオード36に電
流が流れてトランジスタ34のベースの抵抗器42の容量を
充電し、次のハイからローへの出力遷移の準備を行う。
第２のスピードアップ回路30が次のようにして分相器
12へのタイミングのとられた電流を供給する。OUT信号
がハイ論理状態にあると、ダイオード46はそのアノード
−カソード接合の両端間に電荷を蓄積する。同時に、２
個のダイオード54,56からなる、容量素子52も充電す
る。分相器12のコレクタ電圧がVBEに等しい量だけトラ
ンジスタ44のベース電圧から降下すると、トランジスタ
44がオンとされてダイオード46は分相器12を介して電流
80を放電することができる。ダイオード54,56の容量値
及び抵抗器50の抵抗値は、所望の時間後にトランジスタ
44がオフとされるように選定されている。このようにし
て、スピードアップ回路30により供給される電流は余分
に電力消費することなく高速出力遷移を行うように調整
することができる。
第３のスピードアップ回路32は次のようにして分相器
12へ電流を供給する。OUT信号がハイ論理状態にある時
に、コンデンサとして作用する、ダイオード60の両端間
に電荷が蓄積され、OUT信号がロー論理状態へ遷移する
時に分相器12へ電流が放電される。
スピードアップ回路28はまた、両方の出力トランジス
タ14,16がオフである、高インピーダンス状態（３状
態）からロー論理状態への出力遷移中にスイッチング時
間を短縮するように作動する。OUT信号が高インピーダ
ンス状態にあると、３状態入力レベルはローであり第１
のスピードアップ回路28内のトランジスタ64はオフとさ
れる。従って、トランジスタ64のコレクタ（及びトラン
ジスタ34のベース）の電圧はハイ電圧レベルとなり、ト
ランジスタ34のベースの抵抗器42容量が充電される。OU
T信号がロー論理レベルへ遷移すると、分相器12のコレ
クタ電圧はトランジスタ34のベース電圧レベルからVBE
だけ降下し、抵抗器42容量がトランジスタ34のベースへ
放電するだけでなくダイオード62がトランジスタ64のベ
ースからコレクタへ放電して、トランジスタ34は分相器
12へ電流を放電することができる。
本発明について詳細に説明してきたが、特許請求の範
囲に記載された発明の精神及び範囲を逸脱することな
く、さまざまな修正、置換、及び変更が可能である。
以上の説明に関して更に以下の項を開示する。
（１） 入力遷移に応答して高速出力遷移を行う出力回
路において、該回路は、 入力遷移において出力状態を切り替えるように作動す
る出力ジオメトリと、 入力遷移に応答して前記出力ジオメトリを駆動するた
めの振幅の大きい持続時間の短いインパルス状電流を発
生する第１のスピードアップ回路と、 入力遷移に応答して前記出力ジオメトリを駆動するため
のタイミングのとられた電流を発生する第２のスピード
アップ回路、 を具備する、高速出力遷移出力回路。
（２） 第（１）項記載の回路において、さらに入力遷
移に応答して前記出力ジオメトリを駆動するための電流
を発生する第３のスピードアップ回路を具備する、高速
出力遷移出力回路。
（３） 第（２）項記載の回路において、さらに前記出
力ジオメトリを駆動するための分相器回路を具備し、前
記分相器は前記第１、第２、及び第３のスピードアップ
回路が発生する電流に応答する、高速出力遷移出力回
路。
（４） 第（３）項記載の回路において、前記第１のス
ピードアップ回路は、 前記分相器に接続され、前記分相器へ前記インパルス
状電流を放電するように作動する容量素子と、 前記容量素子に接続され、前記出力がハイ論理状態にあ
る時に前記容量素子を充電するように作動する充電素
子、 とを具備する、高速出力遷移出力回路。
（５） 第（４）項記載の回路において、前記容量素子
は、エミッタ、ベース、及びコレクタを有するNPNトラ
ンジスタのベース−エミッタ接合からなる、高速出力遷
移出力回路。
（６） 第（５）項記載の回路において、前記エミッタ
は前記分相器に接続され、前記ベースは前記充電素子に
接続され、前記コレクタは電圧源に接続されている、高
速出力遷移出力回路。
（７） 第（５）項記載の回路において、前記トランジ
スタは前記出力がロー論理状態である時にオフとするこ
とができる、高速出力遷移出力回路。
（８） 第（４）項記載の回路において、前記充電素子
はアノード及びカソードを有するショットキダイオード
からなる、高速出力遷移出力回路。
（９） 第（８）項記載の回路において、前記アノード
は電流源に接続され前記カソードは前記容量素子の前記
第２のノードに接続されている、高速出力遷移出力回
路。
（10） 第（３）項記載の回路において、前記第２のス
ピードアップ回路は、 出力がハイ論理状態にある時に電荷を蓄え、出力がロ
ー論理状態へ変化する時に前記分相器へ前記電荷を放電
するように作動する容量素子と、 第１、第２、及び第３のノードを有し、前記第１のノ
ードの信号に応答して前記第１のノードに接続された前
記容量素子を放電するように作動するスイッチング回路
と、 前記スイッチング素子をオフとするように作動する前
記スイッチング素子の前記第３のノードに接続された出
力を有するタイミング素子、 とを具備する、高速出力遷移出力回路。
（11） 第（10）項記載の回路において、前記容量素子
はアノード及びカソードを有するショットキダイオード
からなる、高速出力遷移出力回路。
（12） 第（11）項記載の回路において、前記アノード
は前記第１のノードに接続され前記カソードは電圧源に
接続されている、高速出力遷移出力回路。
（13） 第（10）項記載の回路において、前記スイッチ
ング回路は、コレクタ、エミッタ及びベースを有するNP
Nトランジスタを具備する、高速出力遷移出力回路。
（14） 第（13）項記載の回路において、前記コレクタ
は前記第１のノードに接続され、前記エミッタは前記第
２のノードに接続され、前記ベースは前記第３のノード
に接続されている、高速出力遷移出力回路。
（15） 第（10）項記載の回路において、前記タイミン
グ素子は容量素子及び抵抗素子を具備する、高速出力遷
移出力回路。
（16） 第（15）項記載の回路において、前記容量素子
は各々がアノード及びカソードを有する第１及び第２の
ショットキダイオードからなり、前記抵抗素子は抵抗器
からなる、高速出力遷移出力回路。
（17） 第（16）項記載の回路において、前記第１のダ
イオードの前記アノードは前記第２のダイオードの前記
カソードに接続され、前記第１のダイオードの前記カソ
ードは電圧源に接続され、前記第２のダイオードの前記
アノードは前記分相器に接続され、前記抵抗器は前記第
１のダイオードの前記アノードと前記スイッチング素子
の前記第３のノードとの間に接続されている、高速出力
遷移出力回路。
（18） 第（３）項記載の回路において、前記第３のス
ピードアップ回路はアノード及びカソードを有するショ
ットキダイオードを具備する、高速出力遷移出力回路。
（19） 第（18）項記載の回路において、前記アノード
は接地されており前記カソードは前記分相器に接続され
ている、高速出力遷移出力回路。
（20） 第（３）項記載の回路において、前記分相器は
ベース、エミッタ、及びコレクタを有するNPNトランジ
スタを具備する、高速出力遷移出力回路。
（21） 第（20）項記載の回路において、前記ベースは
入力に接続され、前記エミッタは前記出力ジオメトリに
接続され、前記コレクタは前記第１、第２及び第３のス
ピードアップ回路に接続されている、高速出力遷移出力
回路。
（22） 入力遷移に応答して高速出力遷移を行う出力回
路において、該回路は、 ３状態入力と、 前記３状態入力遷移に応答して出力状態を切り替える
ように作動する出力ジオメトリと、 前記３常態入力遷移に応答して前記出力ジオメトリを
駆動するためのインパルス状電流を発生するスピードア
ップ回路、 とを具備する、高速出力遷移出力回路。
（23） 第（22）項記載の回路において、さらに前記ス
ピードアップ回路が発生する電流に応答して前記出力ジ
オメトリを駆動する分相器回路を具備する、高速出力遷
移出力回路。
（24） 第（23）項記載の回路において、前記スピード
アップ回路は、 前記３常態入力がローである時に電荷を蓄え前記３状
態入力がハイに変化する時に前記電気を放電するように
作動する第１の容量素子と、 前記第１の容量素子に応答するスイッチング回路と、 前記スイッチング回路に応答し、前記分相器へ電流を
放電するように作動する第２の容量素子、 とを具備する、高速出力遷移出力回路。
（25） 第（24）項記載の回路において、前記スイッチ
ング回路はベース、エミッタ、及びコレクタを有するNP
Nトランジスタを具備する、高速出力遷移出力回路。
（26） 第（25）項記載の回路において、前記第１の容
量素子はアノード及びカソードを有するショットキダイ
オードを具備する、高速出力遷移出力回路。
（27） 第（26）項記載の回路において、前記アノード
は前記３状態入力に接続され、前記カソードは前記スイ
ッチングトランジスタの前記ベースに接続されている、
高速出力遷移出力回路。
（28） 第（25）項記載の回路において、前記第２の容
量素子はベース、エミッタ、及びコレクタを有するNPN
トランジスタに接続された抵抗付随容量からなる、高速
出力遷移出力回路。
（29） 第（28）項記載の回路において、前記NPNトラ
ンジスタの前記ベースは前記スイッチングトランジスタ
の前記コレクタに接続され、前記NPNトランジスタの前
記エミッタは前記分相器に接続され、前記NPNトランジ
スタの前記コレクタは電圧源に接続されている、高速出
力遷移出力回路。
（30） 第（23）項記載の回路において、前記分相器は
ベース、エミッタ、及びコレクタを有するNPNトランジ
スタを具備する、高速出力遷移出力回路。
（31） 第（30）項記載の回路において、前記ベースは
入力に接続され、前記エミッタは前記出力ジオメトリに
接続され、前記コレクタは前記スピードアップ回路に接
続されている、高速出力遷移出力回路。
（32） 入力遷移に応答して高速出力遷移を行う方法に
おいて、該方法は、 入力遷移に応答して出力を駆動するための振幅の大き
い持続時間の短い第１の電流を発生し、 前記入力遷移に応答して前記出力を駆動するための第
２の、タイミングのとられた電流を発生する、 ステップからなる、高速出力遷移法。
（33） 第（32）項記載の方法において、さらに前記入
力遷移に応答して前記出力を駆動するための第３の電流
を発生するステップを有する、高速出力遷移法。
（34） 第（32）項記載の方法において、前記第１の電
流を発生する前記ステップは、 前記出力がハイ論理状態にある時に容量素子に電荷を蓄
え、 ハイからローへの出力遷移に応答して前記出力に前記
容量素子を放電する、 ステップからなる、高速出力遷移法。
（35） 第（34）項記載の方法において、前記容量素子
に電荷を蓄える前記ステップはNPNトランジスタのベー
スに電荷を蓄えるステップからなる高速出力遷移法。
（36） 第（35）項記載の方法においては、前記容量素
子を放電させる前記ステップは前記ハイからローへの出
力遷移に応答して前記トランジスタのエミッタ電圧を低
下させ前記トランジスタをイネーブルするステップから
なる、高速出力遷移法。
（37） 第（32）項記載の方法において、前記第２の電
流を発生する前記ステップは、 前記出力がハイ論理状態にある時と容量素子に電荷を
蓄え、 前記ハイからローへの出力遷移に応答してスイッチン
グ回路が前記容量素子へ放電を行えるようにし、 所定時間後に前記スイッチ回路をディセーブルする、 ステップからなる、高速出力遷移法。
（38） 第（37）項記載の方法において、前記容量素子
に電荷を蓄える前記ステップは、ショットキダイオード
の接合に電荷を蓄えるステップからなる、高速出力遷移
法。
（39） 第（37）項記載の方法において、前記スイッチ
ング回路をイネーブルする前記ステップはハイからロー
への前記出力遷移に応答してNPNトランジスタをオンと
するステップからなる、高速出力遷移法。
（40） 第（37）ページ記載の方法において、前記スイ
ッチング回路をディセーブルする前記ステップは第２の
容量素子の完全放電ステップからなる、高速出力遷移
法。
（41） 第（33）項記載の方法において、前記第３の電
流を発生する前記ステップは、 出力がハイ論理状態にある時に容量素子に電荷を蓄
え、 ハイからローへの前記出力遷移に応答して前記容量素
子を放電させる、 ステップからなる、高速出力遷移法。
（42） 第（41）項記載の方法において、前記容量素子
に電荷を蓄える前記ステップはショットキダイオードに
電荷を蓄えることからなる、高速出力遷移法。
（43） 第（42）項記載の方法において、前記容量素子
を放電させる前記ステップはハイからローへの前記出力
遷移に応答して前記ダイオードのカソード電圧を低下さ
せ、前記ダイオードが放電できるようにするステップか
らなる、高速出力遷移法。
（44） 入力遷移に応答して高速出力遷移を行う方法に
おいて、高インピーダンス状態からロー論理レベルへの
３状態入力の遷移に応答して前記出力を駆動するための
振幅の大きい持続時間の短い電流を発生するステップか
らなる、高速出力遷移法。
（45） 第（44）項記載の方法において、前記電流を発
生する前記ステップは、 前記３状態入力がローレベルである時に容量素子に電
荷を備え、 前記第１の容量素子に応答してスイッチング回路をイ
ネーブルし、 前記スイッチング回路に応答して第２の容量素子を放
電させる、 ステップからなる、高速出力遷移法。
（46） 第（44）項記載の方法において、前記第１の容
量素子に電気を蓄える前記ステップは、ショットキダイ
オードの接合に電荷を蓄えるステップからなる、高速出
力遷移法。
（47） 第（44）項記載の方法において、前記スイッチ
ング回路をイネーブルする前記ステップはNPNトランジ
スタをオンとするステップからなる、高速出力遷移法。
（48） 第（44）項記載の方法において、前記第２の容
量素子を放電させる前記ステップはショットキダイオー
ドの接合を放電させるステップからなる、高速出力遷移
法。
（49） ダーリントン出力14,14A,16を有するTTLゲート
26はハイからロー論理状態及び高インピーダンス状態か
ら低論理状態への出力遷移中にゲートスイッチング時間
を短縮する３つの回路28,30,32を含んでいる。各スピー
ドアップ回路は異なる時間長だけゲート入力トランジス
タ12を駆動して下位出力トランジスタ16が急速にオンと
され出力遷移が完了するまでオンのままとされることを
保証する。しかしながら、この回路は付加駆動電流82が
時間制限されて余分な電力消費が回避されることを保証
する。
【図面の簡単な説明】
第１図は従来技術のTTL回路の略図、第２図は本発明の
スピードアップ回路を使用したTTLゲートの略図、第３
図はハイからローへの出力遷移中のさまざまなノードに
おける電流レベルを示すグラフ図である。 参照符号の説明 10,26……TTLゲート 12……NPNトランジスタ 14,14A,16……NPN出力トランジスタ 18,20,22,23,40,42,50,58,66,70……抵抗器 24,68,72,74,76……ダイオード 28,30,32……スピードアップ回路 34……スイッチトランジスタ 36……充電素子 38……電流源 44,62,64……スイッチング素子 46,52,60……容量素子 48……タイミング素子 54,56……ショットキダイオード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デール シー．アール アメリカ合衆国テキサス州ガーランド, アパートメント ナンバー 2003，アポ ロ ロード 1722 (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/0175

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】入力遷移に応答して高速出力遷移を行う出
    力バッファーにおいて、当該回路は、 入力遷移に応答して出力状態を切り替える出力回路であ
    って、当該出力回路は入力を受け入れる位相分割トラン
    ジスタと、当該位相分割トランジスタに結合された出力
    駆動トランジスタとをそなえ、 前記入力遷移に応答し、前記位相分割トランジスタのコ
    レクタに電流を供給して前記出力回路を駆動するため
    に、振幅が大きく持続時間の短いインパルス状電流を発
    生する第１のスピードアップ回路と、 前記入力遷移に応答し、前記位相分割トランジスタのコ
    レクタに付加的電流を供給して前記出力回路を駆動する
    ために、タイミングのとれた電流を発生する第２のスピ
    ードアップ回路と、 を具備する高速出力遷移出力回路。
  2. 【請求項２】３状態入力の入力遷移に応答して高インピ
    ーダンス状態から低インピーダンス状態へと高速出力遷
    移を行う出力バッファー回路であって、当該出力バッフ
    ァー回路は、 前記３状態入力と、 出力駆動トランジスタに接続された位相分割トランジス
    タと、前記３状態入力の遷移に応答して出力状態を高イ
    ンピーダンス状態から低インピーダンス状態へと切り替
    え可能な前記出力駆動トランジスタを備えた出力回路
    と、 前記位相分割トランジスタのコレクタに付加電流を供給
    することで前記３状態入力に応答して、前記出力回路を
    駆動するためにインパルス状電流を発生するスピードア
    ップ回路と、 を具備する出力バッファー回路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5672988A (en) * 1994-04-15 1997-09-30 Linear Technology Corporation High-speed switching regulator drive circuit
DE4438669C1 (de) * 1994-10-28 1996-08-01 Sgs Thomson Microelectronics Treiberschaltung
GB2309606A (en) * 1995-10-31 1997-07-30 Plessey Semiconductors Ltd Circuits for generating a current which is proportional to absolute temperature
US6259131B1 (en) 1998-05-27 2001-07-10 Taiwan Semiconductor Manufacturing Company Poly tip and self aligned source for split-gate flash cell
US6407617B1 (en) * 1999-11-19 2002-06-18 Matsushita Electric Industrial Co., Ltd. Bias circuit and method of fabricating semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4486674A (en) * 1983-07-05 1984-12-04 Motorola, Inc. Three state gate having enhanced transition to an active low
US4737665A (en) * 1985-01-15 1988-04-12 Texas Instruments Incorporated Adjustable speed up circuit for TTL-type gates
US4704548A (en) * 1985-01-31 1987-11-03 Texas Instruments Incorporated High to low transition speed up circuit for TTL-type gates
US4839538A (en) * 1986-12-16 1989-06-13 Texas Instruments Incorporated Impact bipolar integrated circuit designed to eliminate output glitches caused by negative chip ground spikes
US4871926A (en) * 1988-09-06 1989-10-03 Motorola, Inc. Low power, three state power up circuit
US4973862A (en) * 1989-03-07 1990-11-27 National Semiconductor Corporation High speed sense amplifier

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