JPH07193484A - ソース終了送信線ドライバ - Google Patents
ソース終了送信線ドライバInfo
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- JPH07193484A JPH07193484A JP4078746A JP7874692A JPH07193484A JP H07193484 A JPH07193484 A JP H07193484A JP 4078746 A JP4078746 A JP 4078746A JP 7874692 A JP7874692 A JP 7874692A JP H07193484 A JPH07193484 A JP H07193484A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/08—Modifications for reducing interference; Modifications for reducing effects due to line faults ; Receiver end arrangements for detecting or overcoming line faults
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01825—Coupling arrangements, impedance matching circuits
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Abstract
(57)【要約】 （修正有）
【目的】送信線を論理Ｈの状態から論理Ｌの状態に放電
する第１電流を供給すると共にこの送電線を論理Ｌの状
態に保持する第２電流を供給する送電線ドライバを提供
する。また入力信号に応答して、この入力に調整可能な
電流を供給する出力を有するパルス発信回路を提供す
る。 【構成】抵抗２２を介して送信線２４に結合された出力
を有するソース終了送信線ドライバ回路が提供される。
このドライバ回路は、第１および第２信号を発生するゲ
ート回路１２と前記ゲート回路の前記第２信号に応答
し、前記第２信号が第１論理状態から第２論理状態に切
り替えられる場合、出力にパルス電流を供給し、その他
の場合には、前記出力に静止電流を供給するパルス発生
回路を有する。
する第１電流を供給すると共にこの送電線を論理Ｌの状
態に保持する第２電流を供給する送電線ドライバを提供
する。また入力信号に応答して、この入力に調整可能な
電流を供給する出力を有するパルス発信回路を提供す
る。 【構成】抵抗２２を介して送信線２４に結合された出力
を有するソース終了送信線ドライバ回路が提供される。
このドライバ回路は、第１および第２信号を発生するゲ
ート回路１２と前記ゲート回路の前記第２信号に応答
し、前記第２信号が第１論理状態から第２論理状態に切
り替えられる場合、出力にパルス電流を供給し、その他
の場合には、前記出力に静止電流を供給するパルス発生
回路を有する。
Description
【０００１】
【産業上の利用分野】本発明は、ドライバに関し、例え
ば、ＥＣＬソース終了送信線ドライバに関する。
ば、ＥＣＬソース終了送信線ドライバに関する。
【０００２】
【従来の技術】ＥＣＬ送信線ドライバは、ＥＣＬゲート
の出力に現れる論理Ｈの電圧水準に応答して送信線に電
圧を帯電する。更に、ＥＣＬゲートの出力に現れる論理
Ｌの電圧水準に応答し、ＥＣＬ送信線ドライバは、この
送信線の電圧を論理Ｌの電圧水準に放電する。ＥＣＬド
ライバは一般的に優れた高周波性能を有していることが
よく知られている。しかし、ＥＣＬドライバは、定常状
態および１つの論理状態から他の論理状態に切り替わっ
た時に高い電力を消費する。
の出力に現れる論理Ｈの電圧水準に応答して送信線に電
圧を帯電する。更に、ＥＣＬゲートの出力に現れる論理
Ｌの電圧水準に応答し、ＥＣＬ送信線ドライバは、この
送信線の電圧を論理Ｌの電圧水準に放電する。ＥＣＬド
ライバは一般的に優れた高周波性能を有していることが
よく知られている。しかし、ＥＣＬドライバは、定常状
態および１つの論理状態から他の論理状態に切り替わっ
た時に高い電力を消費する。
【０００３】ＥＣＬ送信線ドライバの１つの例は、ＥＣ
Ｌゲートの出力に接続されたベースを有する第１トラン
ジスタを有している。この第１トランジスタのエミッタ
は、ソース終了抵抗を介して送信線に接続されている。
基準電圧に接続されたベースと第１トランジスタのエミ
ッタに接続されたコレクタを有する第２トランジスタ
は、そのコレクタで所定の電流を降下させる。簡単に説
明すれば、ＥＣＬゲートの出力が論理Ｈの状態に切り替
わると、第１トランジスタは動作状態になり、これによ
って第１トランジスタのエミッタと送信線で正の電圧の
遷移を引き起こす。更に、第２トランジスタによって降
下された所定の電流は、第１トランジスタのエミッタか
ら引き出される。一方、ＥＣＬゲートの出力が論理Ｌの
状態に切り替わると、第１トランジスタは非動作状態に
なり、一方第２トランジスタは送信線から所定の電流を
降下させ、この送信線に負の電圧遷移を発生する。した
がって、ＥＣＬゲートの出力に現れる電圧水準に関係な
く、第２トランジスタは常に所定の電流を降下させるこ
とを認識しなければならない。
Ｌゲートの出力に接続されたベースを有する第１トラン
ジスタを有している。この第１トランジスタのエミッタ
は、ソース終了抵抗を介して送信線に接続されている。
基準電圧に接続されたベースと第１トランジスタのエミ
ッタに接続されたコレクタを有する第２トランジスタ
は、そのコレクタで所定の電流を降下させる。簡単に説
明すれば、ＥＣＬゲートの出力が論理Ｈの状態に切り替
わると、第１トランジスタは動作状態になり、これによ
って第１トランジスタのエミッタと送信線で正の電圧の
遷移を引き起こす。更に、第２トランジスタによって降
下された所定の電流は、第１トランジスタのエミッタか
ら引き出される。一方、ＥＣＬゲートの出力が論理Ｌの
状態に切り替わると、第１トランジスタは非動作状態に
なり、一方第２トランジスタは送信線から所定の電流を
降下させ、この送信線に負の電圧遷移を発生する。した
がって、ＥＣＬゲートの出力に現れる電圧水準に関係な
く、第２トランジスタは常に所定の電流を降下させるこ
とを認識しなければならない。
【０００４】
【発明が解決しようとする課題】その結果、上述したソ
ース終了送信線ドライバは電力に対して効率が良くない
が、その理由は、第２トランジスタは常に所定の電流を
降下させなければならず、この場合、この所定の電流
は、例えＥＣＬゲートの出力が論理Ｈの電圧水準であっ
ても、この送信線に負の電圧遷移を引き起こすのに十分
大きくなけばならないからである。
ース終了送信線ドライバは電力に対して効率が良くない
が、その理由は、第２トランジスタは常に所定の電流を
降下させなければならず、この場合、この所定の電流
は、例えＥＣＬゲートの出力が論理Ｈの電圧水準であっ
ても、この送信線に負の電圧遷移を引き起こすのに十分
大きくなけばならないからである。
【０００５】したがって、電力消費を最小にしながら、
Ｈの電圧水準とＬの電圧水準にそれぞれ送信線を適当に
帯電および放電するソース終了送信線ドライバ回路に対
する必要性が存在する。
Ｈの電圧水準とＬの電圧水準にそれぞれ送信線を適当に
帯電および放電するソース終了送信線ドライバ回路に対
する必要性が存在する。
【０００６】
【課題を解決するための手段】簡単に説明すれば、抵抗
（２２）を介して送信線（２４）に結合された出力を有
するソース終了送信線ドライバ回路が提供され、このソ
ース終了送信線ドライバ回路は、第１および第２信号を
発生するゲート回路、前記ゲート回路の前記第２信号に
応答し、前記第２信号が第１論理状態から第２論理状態
に切り替えられる場合、出力にパルス電流を供給し、そ
の他の場合には、前記出力に静止電流を供給するパルス
発生回路、および前記ゲート回路の前記第１出力信号に
応答して前記ソース終了送信線ドライバ回路の前記出力
に電流を供給する第１回路であって、前記ゲート回路の
前記第２出力信号に応答して前記ソース終了送信線ドラ
イバ回路の前記出力で調整可能な電流を降下させる前記
第１回路によって構成され、前記第１回路は、コレク
タ，ベース，エミッタを有する第１トランジスタであっ
て、前記エミッタは前記ソース終了送信線ドライバ回路
の前記出力に結合され、前記ベースは前記ゲート回路の
前記第１信号に結合されてこの信号を受け取り、前記コ
レクタは前記第１電源端子に結合される前記第１トラン
ジスタ、コレクタ，ベース，エミッタを有する第２トラ
ンジスタであって、前記第２トランジスタの前記エミッ
タは前記ソース終了送信線ドライバ回路の前記出力に結
合され、前記第２トランジスタの前記ベースは前記パル
ス発生回路の前記出力に結合され、前記コレクタは第２
電源端子に結合される前記第２トランジスタ、コレク
タ，ベース，エミッタを有する第３トランジスタであっ
て、前記第３トランジスタの前記コレクタは前記第１電
源端子に結合され、前記第３トランジスタの前記ベース
は前記第１トランジスタの前記ベースに結合される前記
第３トランジスタ（１４）、およびコレクタ，ベース，
エミッタを有する第４トランジスタであって、前記第４
トランジスタの前記コレクタとベースは前記第３トラン
ジスタの前記エミッタに結合され、前記第４トランジス
タの前記エミッタは前記第２トランジスタの前記ベース
に結合される前記第４トランジスタによって構成され
る。
（２２）を介して送信線（２４）に結合された出力を有
するソース終了送信線ドライバ回路が提供され、このソ
ース終了送信線ドライバ回路は、第１および第２信号を
発生するゲート回路、前記ゲート回路の前記第２信号に
応答し、前記第２信号が第１論理状態から第２論理状態
に切り替えられる場合、出力にパルス電流を供給し、そ
の他の場合には、前記出力に静止電流を供給するパルス
発生回路、および前記ゲート回路の前記第１出力信号に
応答して前記ソース終了送信線ドライバ回路の前記出力
に電流を供給する第１回路であって、前記ゲート回路の
前記第２出力信号に応答して前記ソース終了送信線ドラ
イバ回路の前記出力で調整可能な電流を降下させる前記
第１回路によって構成され、前記第１回路は、コレク
タ，ベース，エミッタを有する第１トランジスタであっ
て、前記エミッタは前記ソース終了送信線ドライバ回路
の前記出力に結合され、前記ベースは前記ゲート回路の
前記第１信号に結合されてこの信号を受け取り、前記コ
レクタは前記第１電源端子に結合される前記第１トラン
ジスタ、コレクタ，ベース，エミッタを有する第２トラ
ンジスタであって、前記第２トランジスタの前記エミッ
タは前記ソース終了送信線ドライバ回路の前記出力に結
合され、前記第２トランジスタの前記ベースは前記パル
ス発生回路の前記出力に結合され、前記コレクタは第２
電源端子に結合される前記第２トランジスタ、コレク
タ，ベース，エミッタを有する第３トランジスタであっ
て、前記第３トランジスタの前記コレクタは前記第１電
源端子に結合され、前記第３トランジスタの前記ベース
は前記第１トランジスタの前記ベースに結合される前記
第３トランジスタ（１４）、およびコレクタ，ベース，
エミッタを有する第４トランジスタであって、前記第４
トランジスタの前記コレクタとベースは前記第３トラン
ジスタの前記エミッタに結合され、前記第４トランジス
タの前記エミッタは前記第２トランジスタの前記ベース
に結合される前記第４トランジスタによって構成され
る。
【０００７】本発明の利点は、送信線を論理Ｈの状態か
ら論理Ｌの状態に放電する第１電流を供給すると共にこ
の送電線を論理Ｌの状態に保持する第２電流を供給する
送電線ドライバを提供することであり、ここで、第１電
流の大きさは、第２電流の大きさよりも実質的に大き
い。また本発明の利点は、入力に加えられた入力信号に
応答してこの入力に調整可能な電流を供給する出力を有
するパルス発信回路を提供することである。
ら論理Ｌの状態に放電する第１電流を供給すると共にこ
の送電線を論理Ｌの状態に保持する第２電流を供給する
送電線ドライバを提供することであり、ここで、第１電
流の大きさは、第２電流の大きさよりも実質的に大き
い。また本発明の利点は、入力に加えられた入力信号に
応答してこの入力に調整可能な電流を供給する出力を有
するパルス発信回路を提供することである。
【０００８】本発明の上記の利点と特徴は、添付図と組
合わせてよりよく理解することができる。
合わせてよりよく理解することができる。
【０００９】
【実施例】 図１は、ＥＣＬゲート１２の第１および第
２出力に現れる相補的出力論理信号に応答するソース終
了送信線ドライバ１０を示す部分概略図である。送信線
ドライバ１０は、トランジスタ１４，１６によって構成
され、これらのトランジスタ１４，１６はＥＣＬゲート
１２の第１出力に結合されたベースを有する。ＮＰＮト
ランジスタ１４，１６のコレクタは第１電源端子に接続
され、動作電位ＶCCがこの端子に供給される。ＮＰＮト
ランジスタ１４のエミッタはダイオード接続されたＮＰ
Ｎトランジスタ１８のベースとコレクタに接続され、こ
こでＮＰＮトランジスタ１８のエミッタはＰＮＰトラン
ジスタ２０のベースに結合される。トランジスタ１６，
２０の共通エミッタはシリーズ終了抵抗２２の第１端子
に結合され、これによって、この抵抗２２の第２端子は
特性インピーダンスＺ0を有する送信線２４の第１端子
に結合される。最善のマッチングを行うには、抵抗２２
の値はこの特性インピーダンスＺ0と実質的に等しいこ
とが理解できる。更に、同軸線２４の第２端子は負荷ゲ
ート２６に結合され、この負荷ゲート２６は一般的に特
性インピーダンスＺ0に対して高い入力インピーダンス
を示す。トランジスタ２０のコレクタは第２電源端子に
結合され、動作電位ＶEEがこの第２電源端子に供給され
る。動作電位ＶCC，ＶEEの間に結合されたパルス発生回
路２８は、結合コンデンサ３０を介してＥＣＬゲート１
２の第２出力に結合された入力を有する。パルス発生回
路２８の出力はトランジスタ２０のベースに結合され
る。
２出力に現れる相補的出力論理信号に応答するソース終
了送信線ドライバ１０を示す部分概略図である。送信線
ドライバ１０は、トランジスタ１４，１６によって構成
され、これらのトランジスタ１４，１６はＥＣＬゲート
１２の第１出力に結合されたベースを有する。ＮＰＮト
ランジスタ１４，１６のコレクタは第１電源端子に接続
され、動作電位ＶCCがこの端子に供給される。ＮＰＮト
ランジスタ１４のエミッタはダイオード接続されたＮＰ
Ｎトランジスタ１８のベースとコレクタに接続され、こ
こでＮＰＮトランジスタ１８のエミッタはＰＮＰトラン
ジスタ２０のベースに結合される。トランジスタ１６，
２０の共通エミッタはシリーズ終了抵抗２２の第１端子
に結合され、これによって、この抵抗２２の第２端子は
特性インピーダンスＺ0を有する送信線２４の第１端子
に結合される。最善のマッチングを行うには、抵抗２２
の値はこの特性インピーダンスＺ0と実質的に等しいこ
とが理解できる。更に、同軸線２４の第２端子は負荷ゲ
ート２６に結合され、この負荷ゲート２６は一般的に特
性インピーダンスＺ0に対して高い入力インピーダンス
を示す。トランジスタ２０のコレクタは第２電源端子に
結合され、動作電位ＶEEがこの第２電源端子に供給され
る。動作電位ＶCC，ＶEEの間に結合されたパルス発生回
路２８は、結合コンデンサ３０を介してＥＣＬゲート１
２の第２出力に結合された入力を有する。パルス発生回
路２８の出力はトランジスタ２０のベースに結合され
る。
【００１０】簡単に説明すると動作上、ＥＣＬゲート１
２の第１出力が論理Ｌの水準に切り替わると、トランジ
スタ１６は非動作状態になり、もはや送信線２４に電流
を供給しない。これに対応して、ＥＣＬゲート１２の第
２出力は論理Ｌの電圧水準から論理Ｈの電圧水準に切り
替わり、これによって結合コンデンサ３０を介して電流
パルスを発生し、この電流パルスはパルス発生回路２８
の入力に供給される。この電流パルスに応答し、パルス
発生回路２８の出力は電流パルスＩPを発生し、この電
流パルスＩPはトランジスタ２０のベースの電圧を急速
に放電する機能を果たし、これにより、トランジスタ２
０のベースに適切な電圧を供給し、このトランジスタ２
０が線２４を論理Ｈの電圧水準から論理Ｌの電圧水準に
適当に放電することを可能にする。図２は、 で示すＥ
ＣＬゲート１２の第２出力で発生する論理信号と電流Ｉ
Pの間のタイミング関係を示し、ここでＴはＥＣＬゲー
ト１２の第２出力で発生する信号の期間を示す。図２か
らわかる通り、ＥＣＬゲート１２の第２出力の論理信号
が論理Ｌの電圧水準から論理Ｈの電圧水準に遷移する
と、電圧パルスＩPが供給される。更に、トランジスタ
３０がそのエミッタの電圧を十分に引き下げて論理Ｈの
電圧水準から論理Ｌの電圧水準への遷移を引き起こすこ
とを可能にするため、電流パルスをＩPは短い持続時間
の間のみ供給されることを認識しなければならない。ま
たは同様に、トランジスタ２０が送信線２４を論理Ｈの
電圧水準から論理Ｌの電圧水準に放電させることを必要
とする場合のみ、パルス発生回路２８は電流パルスＩP
を供給する。したがって、電流パルスＩPは短い持続時
間のみ供給されるので電力消費の実質的な節約が達成さ
れる。パルス発生回路２８の入力で発生される電流パル
スは、結合コンデンサ３０の値および上昇時間の値およ
びＥＣＬゲート１２の第２出力で発生する論理信号の電
圧水準のスィングの関数である。
２の第１出力が論理Ｌの水準に切り替わると、トランジ
スタ１６は非動作状態になり、もはや送信線２４に電流
を供給しない。これに対応して、ＥＣＬゲート１２の第
２出力は論理Ｌの電圧水準から論理Ｈの電圧水準に切り
替わり、これによって結合コンデンサ３０を介して電流
パルスを発生し、この電流パルスはパルス発生回路２８
の入力に供給される。この電流パルスに応答し、パルス
発生回路２８の出力は電流パルスＩPを発生し、この電
流パルスＩPはトランジスタ２０のベースの電圧を急速
に放電する機能を果たし、これにより、トランジスタ２
０のベースに適切な電圧を供給し、このトランジスタ２
０が線２４を論理Ｈの電圧水準から論理Ｌの電圧水準に
適当に放電することを可能にする。図２は、 で示すＥ
ＣＬゲート１２の第２出力で発生する論理信号と電流Ｉ
Pの間のタイミング関係を示し、ここでＴはＥＣＬゲー
ト１２の第２出力で発生する信号の期間を示す。図２か
らわかる通り、ＥＣＬゲート１２の第２出力の論理信号
が論理Ｌの電圧水準から論理Ｈの電圧水準に遷移する
と、電圧パルスＩPが供給される。更に、トランジスタ
３０がそのエミッタの電圧を十分に引き下げて論理Ｈの
電圧水準から論理Ｌの電圧水準への遷移を引き起こすこ
とを可能にするため、電流パルスをＩPは短い持続時間
の間のみ供給されることを認識しなければならない。ま
たは同様に、トランジスタ２０が送信線２４を論理Ｈの
電圧水準から論理Ｌの電圧水準に放電させることを必要
とする場合のみ、パルス発生回路２８は電流パルスＩP
を供給する。したがって、電流パルスＩPは短い持続時
間のみ供給されるので電力消費の実質的な節約が達成さ
れる。パルス発生回路２８の入力で発生される電流パル
スは、結合コンデンサ３０の値および上昇時間の値およ
びＥＣＬゲート１２の第２出力で発生する論理信号の電
圧水準のスィングの関数である。
【００１１】一方、ＥＣＬゲート１２の第１出力が論理
Ｈの状態であると、トランジスタ１６は動作状態にな
り、理解できるように、送信線２４に電流を供給してト
ランジスタ１６のエミッタの電圧を論理Ｈの電圧水準に
帯電する。更に、トランジスタ１４、１８はパルス発生
回路２８によってバイアスされ、トランジスタ１８，２
０のベースに所定の電圧を供給してトランジスタ１８，
２０をＬの静止電流でバイアスする。
Ｈの状態であると、トランジスタ１６は動作状態にな
り、理解できるように、送信線２４に電流を供給してト
ランジスタ１６のエミッタの電圧を論理Ｈの電圧水準に
帯電する。更に、トランジスタ１４、１８はパルス発生
回路２８によってバイアスされ、トランジスタ１８，２
０のベースに所定の電圧を供給してトランジスタ１８，
２０をＬの静止電流でバイアスする。
【００１２】図３は、ソース終了送信線ドライバ１０の
パルス発生回路２８を示す部分概略図である。図１に示
す部品と同一の部品は同一の番号によって示されている
ことが理解できる。パルス発生回路２８はダイオード結
合したトランジスタ３４，３６を有し、これにより、ト
ランジスタ３６のエミッタは動作電位ＶEEに結合され
る。トランジスタ３４のエミッタはトランジスタ３６の
ベースとコレクタおよびトランジスタ３８のベースに結
合される。トランジスタ３４のベースとコレクタは抵抗
４０の第１端子に結合され、この抵抗４０は端子４２に
結合された第２端子を有する。電圧（ＶREF＋２ＶBE）
が端子４２と動作電位ＶEEの間に供給される。トランジ
スタ３８のコレクタは、トランジスタ４４のエミッタと
トランジスタ４６のベースに結合される。トランジスタ
４４のベースはトランジスタ３４のベースに結合され、
一方トランジスタ４４のコレクタは動作電位ＶCCに結合
される。トランジスタ４６のベースは、結合コンデンサ
３０の第２端子に結合される。トランジスタ３８，４６
のエミッタは動作電位ＶEEに結合される。パルス発生回
路２８の出力を発生するトランジスタ４６のコレクタ
は、トランジスタ２０のベースに結合される。トランジ
スタ３４，３６，３８，４６のエミッタ領域は実質的に
等しくてＡE0で示され、一方トランジスタ４４のエミッ
タ領域は（ＫｘＡE0）であり、ここでＫは一般的に１以
上であり、領域ＡE0は形状が最小の素子を表す。
パルス発生回路２８を示す部分概略図である。図１に示
す部品と同一の部品は同一の番号によって示されている
ことが理解できる。パルス発生回路２８はダイオード結
合したトランジスタ３４，３６を有し、これにより、ト
ランジスタ３６のエミッタは動作電位ＶEEに結合され
る。トランジスタ３４のエミッタはトランジスタ３６の
ベースとコレクタおよびトランジスタ３８のベースに結
合される。トランジスタ３４のベースとコレクタは抵抗
４０の第１端子に結合され、この抵抗４０は端子４２に
結合された第２端子を有する。電圧（ＶREF＋２ＶBE）
が端子４２と動作電位ＶEEの間に供給される。トランジ
スタ３８のコレクタは、トランジスタ４４のエミッタと
トランジスタ４６のベースに結合される。トランジスタ
４４のベースはトランジスタ３４のベースに結合され、
一方トランジスタ４４のコレクタは動作電位ＶCCに結合
される。トランジスタ４６のベースは、結合コンデンサ
３０の第２端子に結合される。トランジスタ３８，４６
のエミッタは動作電位ＶEEに結合される。パルス発生回
路２８の出力を発生するトランジスタ４６のコレクタ
は、トランジスタ２０のベースに結合される。トランジ
スタ３４，３６，３８，４６のエミッタ領域は実質的に
等しくてＡE0で示され、一方トランジスタ４４のエミッ
タ領域は（ＫｘＡE0）であり、ここでＫは一般的に１以
上であり、領域ＡE0は形状が最小の素子を表す。
【００１３】本発明により、ＩPで示す第１電流とＫＩ
χによって表される第２電流が供給され、これらの電流
はいずれもトランジスタ４６のコレクタに現れ、ここで
第１電流の大きさは第２電流の大きさよりも実質的に大
きい。トランジスタ２０のエミッタにおける電圧水準が
論理Ｈの電圧水準から論理Ｌの電圧水準に適当に放電さ
れるように、第１電流を供給する。Ｌの値の第２電流は
これ以外のすべての場合に供給され、これにより結果と
して実質的に電力が節約される。
χによって表される第２電流が供給され、これらの電流
はいずれもトランジスタ４６のコレクタに現れ、ここで
第１電流の大きさは第２電流の大きさよりも実質的に大
きい。トランジスタ２０のエミッタにおける電圧水準が
論理Ｈの電圧水準から論理Ｌの電圧水準に適当に放電さ
れるように、第１電流を供給する。Ｌの値の第２電流は
これ以外のすべての場合に供給され、これにより結果と
して実質的に電力が節約される。
【００１４】動作上、電圧電位（ＶREF＋２ＶBE）が端
子４２と動作電位ＶEEの間に供給され、これによって電
圧ＶREFがバンドギャップ回路から発生され、これによ
り電圧ＶREFを実質的に温度と電源から独立させる。ト
ランジスタ３４，３６に接続された各ダイオードの両端
の電圧は電圧ＶBEと実質的に等しいため、抵抗４０とト
ランジスタ３４，３６を通って流れる電流Ｉχは下記の
ように計算することができる。 Ｉχ＝ＶREF／Ｒχ （１） ここで、Ｒχは抵抗４０の値であり、電流Ｉχはまた温
度と電源から実質的に独立している。
子４２と動作電位ＶEEの間に供給され、これによって電
圧ＶREFがバンドギャップ回路から発生され、これによ
り電圧ＶREFを実質的に温度と電源から独立させる。ト
ランジスタ３４，３６に接続された各ダイオードの両端
の電圧は電圧ＶBEと実質的に等しいため、抵抗４０とト
ランジスタ３４，３６を通って流れる電流Ｉχは下記の
ように計算することができる。 Ｉχ＝ＶREF／Ｒχ （１） ここで、Ｒχは抵抗４０の値であり、電流Ｉχはまた温
度と電源から実質的に独立している。
【００１５】電力を一定に保つために３０μＡに設計す
ることのできる低電流Ｉχは、トランジスタ３４，３６
を介してトランジスタ４４，３８にそれぞれ反射される
これにより、トランジスタ４６のベースに所定の電圧が
加えられ、これは簡単なトランジスタの理論により低電
流ＫＩχをトランジスタ４６のコレクタに流す。電流Ｋ
Ｉχはまたトランジスタ１４，１８を通って流れ、トラ
ンジスタ１６，２０のベースにバイアス電圧を加える。
更に、電流ＫＩχがトランジスタ１４，１８によって反
射されることにより、電流ＫＩχはまたトランジスタ１
６，２０を通って流れる。トランジスタ４４のエミッタ
領域を（ＫｘＡE0）に設計することにより、パルス発生
回路２８の電力消費量に影響を与えることなく、トラン
ジスタ４６のコレクタ電流を調整する（Ｋの調整によ
り）ことができることに留意することは重要である。
ることのできる低電流Ｉχは、トランジスタ３４，３６
を介してトランジスタ４４，３８にそれぞれ反射される
これにより、トランジスタ４６のベースに所定の電圧が
加えられ、これは簡単なトランジスタの理論により低電
流ＫＩχをトランジスタ４６のコレクタに流す。電流Ｋ
Ｉχはまたトランジスタ１４，１８を通って流れ、トラ
ンジスタ１６，２０のベースにバイアス電圧を加える。
更に、電流ＫＩχがトランジスタ１４，１８によって反
射されることにより、電流ＫＩχはまたトランジスタ１
６，２０を通って流れる。トランジスタ４４のエミッタ
領域を（ＫｘＡE0）に設計することにより、パルス発生
回路２８の電力消費量に影響を与えることなく、トラン
ジスタ４６のコレクタ電流を調整する（Ｋの調整によ
り）ことができることに留意することは重要である。
【００１６】ＥＣＬゲート１２の第１出力が論理Ｈの電
圧水準から論理Ｌの電圧水準に切り替わると、トランジ
スタ１４，１６のベースの電圧水準が低下し、トランジ
スタ１６はもはや電流を送信線２４に供給しない。これ
に対応してＥＣＬゲート１２の相補関係にある第２出力
は、論理Ｌの電圧水準から論理Ｈの電圧水準に切り替わ
る。これによって、電流パルスがコンデンサ３０を通っ
て流れ、このコンデンサ３０を帯電させる。その結果、
この電流パルスはＥＣＬゲート１２の第２出力から流
れ、トランジスタ４６のベースに流入する。この電流パ
ルスの大きさと持続時間は、ＥＣＬゲート１２の第２出
力で発生する論理信号の立ち上がり時間と電圧のスィン
グおよびコンデサ３０の値の関数であり、この関係は周
知の等式Ｉ＝ＣχｄＶ／ｄｔによって表されることが理
解できる。この電流パルスにより、トランジスタ４６の
コレクタにおける小さな静止電流（ＫＩχ）がより大き
な放電電流（ＩP）に実質的に増加され、これによっ
て、増加した放電電流がトランジスタ２０のベースから
引き出され、ここで寄生素子の容量を急速に放電する。
電流ＩPにより、トランジスタ１８のエミッタの電圧は
トランジスタ２０のベースの電圧に急速に追従すること
がまた可能になり、その結果、トランジスタ２０のベー
スの電圧は所定の電圧にクランプされる。トランジスタ
２０のベースにクランプされたこの所定の電圧によって
トランジスタ２０は実質的な電流の増分だけ降下するこ
とが可能になり、その結果、トランジスタ２０のエミッ
タの電圧はは既存の論理Ｈの電圧水準から論理Ｌの電圧
水準に放電されることができる。論理の遷移がトランジ
スタ２０のエミッタで発生すると、トランジスタ４６を
通る増加した放電電流が必要でなくなることを認識する
ことは非常に重要である。したがって、電流パルスはゼ
ロに戻りトランジスタ４６のコレクタの電流は静止電流
ＫＬχに戻ることが可能になり、これによって実質的に
電力を節約するという結果が生じる。トランジスタ１
４，１６，１８はトランジスタ２０を正しくバイアス状
態に保持し、その結果、送信線２４を介してトランジス
タ２０のエミッタに戻る可能性のある全ての反射はトラ
ンジスタ２０によって降下されることをまた認識しなけ
ればならない。ＰＮＰトランジスタ２０とＮＰＮトラン
ジスタ１８はＶBE（１８）＝ＶBE（２０）に設計を行う
ことによってマッチングされることに留意しなければな
らない。更に、もしＮＰＮトランジスタが絶縁したコレ
クタを有していれば、ＮＰＮトランジスタ１８はＰＮＰ
トランジスタであってもよいことに留意しなければなら
ない。
圧水準から論理Ｌの電圧水準に切り替わると、トランジ
スタ１４，１６のベースの電圧水準が低下し、トランジ
スタ１６はもはや電流を送信線２４に供給しない。これ
に対応してＥＣＬゲート１２の相補関係にある第２出力
は、論理Ｌの電圧水準から論理Ｈの電圧水準に切り替わ
る。これによって、電流パルスがコンデンサ３０を通っ
て流れ、このコンデンサ３０を帯電させる。その結果、
この電流パルスはＥＣＬゲート１２の第２出力から流
れ、トランジスタ４６のベースに流入する。この電流パ
ルスの大きさと持続時間は、ＥＣＬゲート１２の第２出
力で発生する論理信号の立ち上がり時間と電圧のスィン
グおよびコンデサ３０の値の関数であり、この関係は周
知の等式Ｉ＝ＣχｄＶ／ｄｔによって表されることが理
解できる。この電流パルスにより、トランジスタ４６の
コレクタにおける小さな静止電流（ＫＩχ）がより大き
な放電電流（ＩP）に実質的に増加され、これによっ
て、増加した放電電流がトランジスタ２０のベースから
引き出され、ここで寄生素子の容量を急速に放電する。
電流ＩPにより、トランジスタ１８のエミッタの電圧は
トランジスタ２０のベースの電圧に急速に追従すること
がまた可能になり、その結果、トランジスタ２０のベー
スの電圧は所定の電圧にクランプされる。トランジスタ
２０のベースにクランプされたこの所定の電圧によって
トランジスタ２０は実質的な電流の増分だけ降下するこ
とが可能になり、その結果、トランジスタ２０のエミッ
タの電圧はは既存の論理Ｈの電圧水準から論理Ｌの電圧
水準に放電されることができる。論理の遷移がトランジ
スタ２０のエミッタで発生すると、トランジスタ４６を
通る増加した放電電流が必要でなくなることを認識する
ことは非常に重要である。したがって、電流パルスはゼ
ロに戻りトランジスタ４６のコレクタの電流は静止電流
ＫＬχに戻ることが可能になり、これによって実質的に
電力を節約するという結果が生じる。トランジスタ１
４，１６，１８はトランジスタ２０を正しくバイアス状
態に保持し、その結果、送信線２４を介してトランジス
タ２０のエミッタに戻る可能性のある全ての反射はトラ
ンジスタ２０によって降下されることをまた認識しなけ
ればならない。ＰＮＰトランジスタ２０とＮＰＮトラン
ジスタ１８はＶBE（１８）＝ＶBE（２０）に設計を行う
ことによってマッチングされることに留意しなければな
らない。更に、もしＮＰＮトランジスタが絶縁したコレ
クタを有していれば、ＮＰＮトランジスタ１８はＰＮＰ
トランジスタであってもよいことに留意しなければなら
ない。
【００１７】一方、ＥＣＬゲート１２の第１出力が論理
Ｌの状態から論理Ｈの状態に切り替われば、Ｈの電圧水
準がトランジスタ１４，１６のベースに供給され、トラ
ンジスタ１６は送信線２４に電流を供給してトランジス
タ１６のエミッタの電圧を論理Ｈの電圧水準に帯電させ
る。トランジスタ１４，１６はマッチングされてＡE1で
示すエミッタ領域を有しているので、これらのエミッタ
領域は送信線２４に対して供給する必要があり、かつこ
の送信線２４から降下する必要のある電流を処理して送
信線２４でそれぞれ正の電圧の遷移と負の電圧の遷移を
発生させるために十分大きく設計しなければならない。
同時に、ＥＣＬゲート１２の第２出力は論理Ｈの状態か
ら論理Ｌの状態に切り替わり、これによってコンデンサ
３０を通って流れるパルス電流を発生する。その結果、
このパルス電流はトランジスタ４４のエミッタから流出
してＥＣＬゲート１２の第２出力に流入し、これによっ
てコンデンサ３０を放電する。更に、低電流のＫＩχは
トランジスタ４６のコレクタに流れる。上述したように
コンデサ３０を放電することによって、最大周波数の動
作を達成する方法が提供されると共にＥＣＬゲート１２
の出力信号に対して５０％のデューティ・サイクルが保
持され、これによって、理解できるように、Ｆ＝１／Ｔ
により動作周波数は図２のＥＣＬゲート１２の第２出力
に関係づけられことを理解しなければならない。更に、
コンデンサ３０を帯電させるのと実質的に同じ速度でこ
のコンデンサ３０を放電させるのが望ましいが、この理
由は、最大動作周波数がコンデンサ３０を放電および帯
電させるための合計時間によって決まるからであるとい
うことを理解しなければならない。更に、もしコンデン
サ３０がこれを帯電させる速度よりも実質的に遅い速度
で放電されれば、ＥＣＬゲート１２の出力信号に対して
非対称のデュティ・サイクルが一般的に必要とされる。
Ｌの状態から論理Ｈの状態に切り替われば、Ｈの電圧水
準がトランジスタ１４，１６のベースに供給され、トラ
ンジスタ１６は送信線２４に電流を供給してトランジス
タ１６のエミッタの電圧を論理Ｈの電圧水準に帯電させ
る。トランジスタ１４，１６はマッチングされてＡE1で
示すエミッタ領域を有しているので、これらのエミッタ
領域は送信線２４に対して供給する必要があり、かつこ
の送信線２４から降下する必要のある電流を処理して送
信線２４でそれぞれ正の電圧の遷移と負の電圧の遷移を
発生させるために十分大きく設計しなければならない。
同時に、ＥＣＬゲート１２の第２出力は論理Ｈの状態か
ら論理Ｌの状態に切り替わり、これによってコンデンサ
３０を通って流れるパルス電流を発生する。その結果、
このパルス電流はトランジスタ４４のエミッタから流出
してＥＣＬゲート１２の第２出力に流入し、これによっ
てコンデンサ３０を放電する。更に、低電流のＫＩχは
トランジスタ４６のコレクタに流れる。上述したように
コンデサ３０を放電することによって、最大周波数の動
作を達成する方法が提供されると共にＥＣＬゲート１２
の出力信号に対して５０％のデューティ・サイクルが保
持され、これによって、理解できるように、Ｆ＝１／Ｔ
により動作周波数は図２のＥＣＬゲート１２の第２出力
に関係づけられことを理解しなければならない。更に、
コンデンサ３０を帯電させるのと実質的に同じ速度でこ
のコンデンサ３０を放電させるのが望ましいが、この理
由は、最大動作周波数がコンデンサ３０を放電および帯
電させるための合計時間によって決まるからであるとい
うことを理解しなければならない。更に、もしコンデン
サ３０がこれを帯電させる速度よりも実質的に遅い速度
で放電されれば、ＥＣＬゲート１２の出力信号に対して
非対称のデュティ・サイクルが一般的に必要とされる。
【００１８】
【発明の効果】要約すれば、本発明は、トランジスタ２
０のエミッタの電圧を論理Ｈの電圧水準から論理Ｌの電
圧水準に放電させる場合のみ大電流が必要であることを
認識する。更に、論理Ｌの電圧水準が達成されると、実
質的に低くなった電流を使用してトランジスタ２０のバ
イアスに適切な電圧バイアスを保持することが可能であ
り、その結果、送信線２４からの全ての電圧の反射は吸
収することができる。したがって、パルス発生回路は２
８は、トランジスタ２０のエミッタの電圧を放電する場
合に、第１電流を供給し、これ以外の全ての場合には第
２電流を供給してトランジスタ２０のバイアスを保持
し、この場合、第２電流の大きさは第１電流の大きさよ
りも実質的に小さくなっている。
０のエミッタの電圧を論理Ｈの電圧水準から論理Ｌの電
圧水準に放電させる場合のみ大電流が必要であることを
認識する。更に、論理Ｌの電圧水準が達成されると、実
質的に低くなった電流を使用してトランジスタ２０のバ
イアスに適切な電圧バイアスを保持することが可能であ
り、その結果、送信線２４からの全ての電圧の反射は吸
収することができる。したがって、パルス発生回路は２
８は、トランジスタ２０のエミッタの電圧を放電する場
合に、第１電流を供給し、これ以外の全ての場合には第
２電流を供給してトランジスタ２０のバイアスを保持
し、この場合、第２電流の大きさは第１電流の大きさよ
りも実質的に小さくなっている。
【００１９】上述の議論から、新規なＥＣＬソース終了
送信線ドライバが提供され、これはＥＣＬゲートの出力
で発生する論理の遷移に応答して電流パルスを発生し、
これによりＥＣＬドライバ回路の出力で論理Ｈの電圧水
準が論理Ｌの電圧水準に遷移することが可能になること
が明らかになる。上述したところから、新規なパルス発
生回路が提供され、これは入力信号に応答して出力で調
整可能な電流を発生することがまた明らかである。
送信線ドライバが提供され、これはＥＣＬゲートの出力
で発生する論理の遷移に応答して電流パルスを発生し、
これによりＥＣＬドライバ回路の出力で論理Ｈの電圧水
準が論理Ｌの電圧水準に遷移することが可能になること
が明らかになる。上述したところから、新規なパルス発
生回路が提供され、これは入力信号に応答して出力で調
整可能な電流を発生することがまた明らかである。
【図１】本発明によるソース終了送信線ドライバを示す
部分概略図である。
部分概略図である。
【図２】ソース終了送信線ドライバ内で発生する代表的
な波形を示す図である。
な波形を示す図である。
【図３】本発明にょるソース終了送信線ドライバ内のパ
ルス発生回路を示す部分概略図である。
ルス発生回路を示す部分概略図である。
１２ ゲート回路 １６，１４，１８，２０ トランジスタ ２２ 抵抗 ２４ 送信線 ２８ パルス発生回路 ３０ コンデンサ
Claims (5)
- 【請求項１】 抵抗（２２）を介して送信線（２４）に
結合された出力を有するソース終了送信線ドライバにお
いて、前記ソース終了送信線ドライバは：第１および第
２信号を発生するゲート回路（１２）；前記ゲート回路
の前記第２信号に応答し、前記第２信号が第１論理状態
から第２論理状態に切り替えられる場合、出力にパルス
電流を供給し、その他の場合には、前記出力に静止電流
を供給するパルス発生回路（２８）；および前記ゲート
回路の前記第１出力信号に応答して前記ソース終了送信
線ドライバ回路の前記出力に電流を供給する回路手段で
あって、前記ゲート回路の前記第２出力信号に応答して
前記ソース終了送信線ドライバ回路の前記出力で調整可
能な電流を降下させる前記回路手段；によって構成さ
れ、前記回路手段は：コレクタ，ベース，エミッタを有
する第１トランジスタ（１６）であって、前記エミッタ
は前記ソース終了送信線ドライバ回路の前記出力に結合
され、前記ベースは前記ゲート回路の前記第１信号に結
合されてこの信号を受け取り、前記コレクタは前記第１
電源端子に結合される前記第１トランジスタ（１６）；
コレクタ，ベース，エミッタを有する第２トランジスタ
（２０）であって、前記第２トランジスタの前記エミッ
タは前記ソース終了送信線ドライバ回路の前記出力に結
合され、前記第２トランジスタの前記ベースは前記パル
ス発生回路の前記出力に結合され、前記コレクタは第２
電源端子に結合される前記第２トランジスタ（２０）；
コレクタ，ベース，エミッタを有する第３トランジスタ
（１４）であって、前記第３トランジスタの前記コレク
タは前記第１電源端子に結合され、前記第３トランジス
タの前記ベースは前記第１トランジスタの前記ベースに
結合される前記第３トランジスタ（１４）；およびコレ
クタ，ベース，エミッタを有する第４トランジスタ（１
８）であって、前記第４トランジスタの前記コレクタと
ベースは前記第３トランジスタの前記エミッタに結合さ
れ、前記第４トランジスタの前記エミッタは前記第２ト
ランジスタの前記ベースに結合される前記第４トランジ
スタ（１８）；によって構成されることを特徴とするソ
ース終了送信線ドライバ。 - 【請求項２】 前記パルス電流の大きさは前記静止電流
の大きさよりも実質的に大きいことを特徴とする請求項
１記載のソース終了送信線ドライバ。 - 【請求項３】 第１及び第２端子を有するコンデンサ
（３０）であって、前記コンデンサの前記第１端子は前
記ゲート回路の前記第２信号に結合されてこれを受け取
り、前記コンデンサの前記第２端子は前記パルス発生回
路に結合される前記コンデンサ（３０）を更に有し、前
記パルス電流の大きさと持続時間は、遷移時間および前
記ゲート回路の前記第２信号の電圧のスィングおよび前
記コンデンサの値の関数であることを特徴とする請求項
１記載のソース終了送信線ドライバ。 - 【請求項４】 前記回路手段の前記第１および第３トラ
ンジスタはマッチングしていることを特徴とする請求項
１記載のソース終了送信線ドライバ。 - 【請求項５】 前記回路手段の前記第２および第４トラ
ンジスタはマッチングしていることを特徴とする請求項
４記載のソース終了送信線ドライバ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US664896 | 1991-03-04 | ||
| US07/664,896 US5120998A (en) | 1991-03-04 | 1991-03-04 | Source terminated transmission line driver |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07193484A true JPH07193484A (ja) | 1995-07-28 |
Family
ID=24667891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4078746A Pending JPH07193484A (ja) | 1991-03-04 | 1992-03-02 | ソース終了送信線ドライバ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5120998A (ja) |
| JP (1) | JPH07193484A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9303137D0 (en) * | 1993-02-17 | 1993-03-31 | Plessey Semiconductors Ltd | Integrated circuit amplifiers |
| DE4430053C1 (de) * | 1994-08-24 | 1995-10-05 | Siemens Ag | Schaltungsanordnung mit mindestens zwei, unterschiedlichen Logikfamilien zugehörigen Schaltkreisen |
| US5793812A (en) * | 1996-02-21 | 1998-08-11 | Hewlett-Packard Company | Line driver circuit for redundant timing signal generators |
| US5764925A (en) * | 1996-06-27 | 1998-06-09 | Compaq Computer Corporation | Multiple long bus architecture having a non-terminal termination arrangement |
| US6952573B2 (en) * | 2003-09-17 | 2005-10-04 | Motorola, Inc. | Wireless receiver with stacked, single chip architecture |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4605870A (en) * | 1983-03-25 | 1986-08-12 | Ibm Corporation | High speed low power current controlled gate circuit |
| US4570240A (en) * | 1983-12-29 | 1986-02-11 | Motorola, Inc. | AC Transient driver for memory cells |
| US4680480A (en) * | 1984-08-31 | 1987-07-14 | Storage Technology Corporation | Output driver circuit for LSI and VLSI ECL chips with an active pulldown |
| US4668879A (en) * | 1986-02-10 | 1987-05-26 | International Business Machines Corporation | Dotted "or" function for current controlled gates |
| US4835420A (en) * | 1987-11-17 | 1989-05-30 | Applied Micro Circuits Corporation | Method and apparatus for signal level conversion with clamped capacitive bootstrap |
| US4874970A (en) * | 1988-05-11 | 1989-10-17 | Applied Micro Circuits Corporation | ECL output with Darlington or common collector-common emitter drive |
-
1991
- 1991-03-04 US US07/664,896 patent/US5120998A/en not_active Expired - Lifetime
-
1992
- 1992-03-02 JP JP4078746A patent/JPH07193484A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5120998A (en) | 1992-06-09 |
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