JPS61230425A - Ｍｏｓ型ｆｅｔのゲ−トドライブ回路 - Google Patents
Ｍｏｓ型ｆｅｔのゲ−トドライブ回路Info
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- JPS61230425A JPS61230425A JP60070429A JP7042985A JPS61230425A JP S61230425 A JPS61230425 A JP S61230425A JP 60070429 A JP60070429 A JP 60070429A JP 7042985 A JP7042985 A JP 7042985A JP S61230425 A JPS61230425 A JP S61230425A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明はインバータ装置等に好適するＭＯＳ型ＦＥＴの
ゲートドライブ回路に関する。
ゲートドライブ回路に関する。
［発明の技術的背景とその問題点］
最近、負荷たる交流電動機に交流電源を供給する例えば
パルス幅変調型インバータ装置としては、半導体スイッ
チング素子としてＭＯＳ型ＦＥＴを用いることが考えら
れているが、実用化に当たってはＭＯＳ型ＦＥＴのスイ
ッチング速度を速くすることが技術的課題となっている
。
パルス幅変調型インバータ装置としては、半導体スイッ
チング素子としてＭＯＳ型ＦＥＴを用いることが考えら
れているが、実用化に当たってはＭＯＳ型ＦＥＴのスイ
ッチング速度を速くすることが技術的課題となっている
。
Ｆ発明の目的Ｊ
本発明は上記事情に鑑みてなされたもので、その目的は
、ＭＯＳ型ＦＥＴのスイッチング速度を速くすことがで
きるＭＯＳ型ＦＥＴのゲートドライブ回路を提供するに
ある。
、ＭＯＳ型ＦＥＴのスイッチング速度を速くすことがで
きるＭＯＳ型ＦＥＴのゲートドライブ回路を提供するに
ある。
［発明の概要］
本発明は、直流電源の正及び負端子間に第１及び第２の
コンデンサの直列回路を接続するとともにその第１及び
第２のコンデンサの共通接続点に共通ラインを接続する
ことによって正及び負の二電源を得、この正及び負電源
をＭＯＳ型ＦＥＴのゲート電源にぜんとするものである
。
コンデンサの直列回路を接続するとともにその第１及び
第２のコンデンサの共通接続点に共通ラインを接続する
ことによって正及び負の二電源を得、この正及び負電源
をＭＯＳ型ＦＥＴのゲート電源にぜんとするものである
。
［発明の実施例］
以下本発明の一実施例につき図面を参照しながら説明す
る。
る。
先ず、第１図に従って全体の電気回路の構成につき述べ
る。
る。
１は直流電源であり、その正及び負端子には夫々正及び
負直流ライン２及び３が接続されている。
負直流ライン２及び３が接続されている。
そして、この正及び負直流ライン２及び３間には第１の
コンデンサ４と第２のコンデンサ５との直列回路が接続
されており、両コンデンサ４及び５の共通接続点には共
通ライン６が接続されている。
コンデンサ４と第２のコンデンサ５との直列回路が接続
されており、両コンデンサ４及び５の共通接続点には共
通ライン６が接続されている。
７はＮＰＮ型のトランジスタであり、そのコレクタは抵
抗８を介して正直流ライン２に接続され、エミッタは負
直流ライン３に接続され、ベースは抵抗９を介して正直
流ライン２に接続されている。
抗８を介して正直流ライン２に接続され、エミッタは負
直流ライン３に接続され、ベースは抵抗９を介して正直
流ライン２に接続されている。
１０は発光ダイオード１０ａとフォトトランジスタ１０
ｂとからなるフォトカブラであり、その発光ダイオード
１０ａにおいて、アノードは抵抗１１を介して電位ＶＣ
Ｃの直流電源ライン１２に接続され、カソードは信号ラ
イン１３に接続されており、又、フォトトランジスタ１
０ｂにおいて、コレクタはトランジスタ７のベースに接
続され、エミッタは負直流ライン３に接続されている。
ｂとからなるフォトカブラであり、その発光ダイオード
１０ａにおいて、アノードは抵抗１１を介して電位ＶＣ
Ｃの直流電源ライン１２に接続され、カソードは信号ラ
イン１３に接続されており、又、フォトトランジスタ１
０ｂにおいて、コレクタはトランジスタ７のベースに接
続され、エミッタは負直流ライン３に接続されている。
１４はＮＰＮ型のトランジスタ、１５はＰＮＰ型のトラ
ンジスタであり、これらの各ベースは共通に接続されて
その共通接続点は前記トランジスタ７のコレクタに接続
され、各エミッタも共通に接続されてその共通接続点は
抵抗１６を介してＭＯＳ型ＦＥＴ１７のゲートＧに接続
されている。又、トランジスタ１４のコレクタは正直流
ライン２に接続され、トランジスタ１５のコレクタは負
直流ライン３に接続されている。そして、ＭＯＳ型ＦＥ
ＴＩ ７において、ドレインＤは電位Ｖｄの直流電源ラ
イン１８に接続され、ソースＳは共通ライン６に接続さ
れている。
ンジスタであり、これらの各ベースは共通に接続されて
その共通接続点は前記トランジスタ７のコレクタに接続
され、各エミッタも共通に接続されてその共通接続点は
抵抗１６を介してＭＯＳ型ＦＥＴ１７のゲートＧに接続
されている。又、トランジスタ１４のコレクタは正直流
ライン２に接続され、トランジスタ１５のコレクタは負
直流ライン３に接続されている。そして、ＭＯＳ型ＦＥ
ＴＩ ７において、ドレインＤは電位Ｖｄの直流電源ラ
イン１８に接続され、ソースＳは共通ライン６に接続さ
れている。
次に、本実施例の作用につき第２図及び第３図をも参照
しながら説明するに、ここでは、直流電源１の電源電圧
をＥｄとし、コンデンサ４或いは５からみたＦＥＴ１７
のゲート回路側の静電容量を説明の便宜上ＦＥＴ１７の
ゲートＧ・ソースＳ間の静電容量Ｃｏと仮定し、コンデ
ンサ４及び５の静電容量を夫々上記静電容１１ Ｃｏの
値と略等しくなるように設定したものとする。
しながら説明するに、ここでは、直流電源１の電源電圧
をＥｄとし、コンデンサ４或いは５からみたＦＥＴ１７
のゲート回路側の静電容量を説明の便宜上ＦＥＴ１７の
ゲートＧ・ソースＳ間の静電容量Ｃｏと仮定し、コンデ
ンサ４及び５の静電容量を夫々上記静電容１１ Ｃｏの
値と略等しくなるように設定したものとする。
今、信号ライン１３の電位Ｖ１３がＯ（ボルト）の場合
について考えてみる。信号ライン１３の電位Ｖ１３が第
３図（ａ）のようにＯ（ボルト）の場合には、フォトカ
ブラ１０の発光ダイオード１０ａが発光してフォトトラ
ンジスタ１０ｂが導通（オン）しており、従って、トラ
ンジスタ７が非導通（オフ）でトランジスタ１４がオン
している。
について考えてみる。信号ライン１３の電位Ｖ１３が第
３図（ａ）のようにＯ（ボルト）の場合には、フォトカ
ブラ１０の発光ダイオード１０ａが発光してフォトトラ
ンジスタ１０ｂが導通（オン）しており、従って、トラ
ンジスタ７が非導通（オフ）でトランジスタ１４がオン
している。
これにより、ＦＥＴ１７のゲートＧにはコンデンサ４の
端子電圧Ｖａ （第３図（ｂ）参照）により電流が供
給され、ＦＥＴ１７のゲートＧ・ソースＳ間の静電容Ｉ
Ｃｏが充電完了されて、その端子電圧Ｖｏは第３図（
ｄ）で示すように前記コンデンサ４の端子電圧■４と等
しくなっている。この状態を示したのが第２図（ａ）で
ある。即ち、コンデンサ４の端子電圧ｖ４はＥｄ／３と
なり、コンデンサ５の端子電圧Ｖｓ （第３図（Ｃ）
参照〜但し、第３図（Ｃ）では共通ライン６を基準たる
０（ボルト）としているので負（−）として示している
。）は２Ｅｄ／３となり、ＦＥＴ１７のゲートＧ・ソー
スＳ間の静電容量Ｇｏの端子電圧ＶｏＧ＝ｔＥｄ／３と
なっている。これにより、ＦＥＴ１７は順バイアスされ
ていて第３図（ｅ）に示すようにオンである。
端子電圧Ｖａ （第３図（ｂ）参照）により電流が供
給され、ＦＥＴ１７のゲートＧ・ソースＳ間の静電容Ｉ
Ｃｏが充電完了されて、その端子電圧Ｖｏは第３図（
ｄ）で示すように前記コンデンサ４の端子電圧■４と等
しくなっている。この状態を示したのが第２図（ａ）で
ある。即ち、コンデンサ４の端子電圧ｖ４はＥｄ／３と
なり、コンデンサ５の端子電圧Ｖｓ （第３図（Ｃ）
参照〜但し、第３図（Ｃ）では共通ライン６を基準たる
０（ボルト）としているので負（−）として示している
。）は２Ｅｄ／３となり、ＦＥＴ１７のゲートＧ・ソー
スＳ間の静電容量Ｇｏの端子電圧ＶｏＧ＝ｔＥｄ／３と
なっている。これにより、ＦＥＴ１７は順バイアスされ
ていて第３図（ｅ）に示すようにオンである。
又、信号ライン１３の電位Ｖ１３がＶＣＣ（ボルト）の
場合には、フォトカブラ１０の発光ダイオード１０ａは
発光せずフォトトランジスタ１０ｂはオフであり、従っ
て、トランジスタ７はオンでトランジスタ１５がオンで
ある。これにより、ＦＥＴ１７のゲートＧ・ソースＳ間
にはコンデンサ５の共通ライン６を基準とする端子電圧
ｖ５が与えられ、静電容量 Ｃｏの端子電圧Ｖｏはその
端子電圧ｖ５と等しくなっている。こ状態を示したのが
第２図（ｂ）である。即ち、コンデンサ４の端子電圧Ｖ
４は２Ｅｄ／３となり、コンデンサ５の端子電圧Ｖ５は
Ｅｄ／３となり、静電容量Ｃ６の端子電圧Ｖｏは−Ｅｄ
／３となっている。これにより、ＦＥＴＩ ７は逆バイ
アスされていてオフである。
場合には、フォトカブラ１０の発光ダイオード１０ａは
発光せずフォトトランジスタ１０ｂはオフであり、従っ
て、トランジスタ７はオンでトランジスタ１５がオンで
ある。これにより、ＦＥＴ１７のゲートＧ・ソースＳ間
にはコンデンサ５の共通ライン６を基準とする端子電圧
ｖ５が与えられ、静電容量 Ｃｏの端子電圧Ｖｏはその
端子電圧ｖ５と等しくなっている。こ状態を示したのが
第２図（ｂ）である。即ち、コンデンサ４の端子電圧Ｖ
４は２Ｅｄ／３となり、コンデンサ５の端子電圧Ｖ５は
Ｅｄ／３となり、静電容量Ｃ６の端子電圧Ｖｏは−Ｅｄ
／３となっている。これにより、ＦＥＴＩ ７は逆バイ
アスされていてオフである。
さて、信号ライン１３の電位Ｖ１３が０からＶＣＣに立
上った直後の状態について考えてみる。
上った直後の状態について考えてみる。
この場合には、フォトカブラ１０の発光ダイオード１０
ａは発光状態から発光停止状態に移行してフォトトラン
ジスタ１０ｂがオンからオフに、トランジスタ７がオフ
からオンに、トランジスタ１５がオフからオンに夫々切
換わるようになり、全体は第２図（ａ）の状態から第２
図（Ｃ）の状態に切換わる。即ち、この第２図（Ｃ）の
状態では、ＦＥＴ１７のゲートＧ・ソースＳ間には静電
容量Ｃｏによって順方向にＥｄ／３の電圧が加わってお
り、この電圧Ｅｄ／３をコンデンサ５の端子電圧Ｖｓた
る２Ｅｄ／３の電圧で逆バイアスすることになる。この
時、抵抗１６は電流制限の作用を行なうようになり、Ｆ
ＥＴ１７のゲートＧ・ソースＳ間の静電容Ｉ Ｃｏは所
定の時定数をもって逆方向に充電され、ＦＥＴＩ ７を
オフ状態とする。
ａは発光状態から発光停止状態に移行してフォトトラン
ジスタ１０ｂがオンからオフに、トランジスタ７がオフ
からオンに、トランジスタ１５がオフからオンに夫々切
換わるようになり、全体は第２図（ａ）の状態から第２
図（Ｃ）の状態に切換わる。即ち、この第２図（Ｃ）の
状態では、ＦＥＴ１７のゲートＧ・ソースＳ間には静電
容量Ｃｏによって順方向にＥｄ／３の電圧が加わってお
り、この電圧Ｅｄ／３をコンデンサ５の端子電圧Ｖｓた
る２Ｅｄ／３の電圧で逆バイアスすることになる。この
時、抵抗１６は電流制限の作用を行なうようになり、Ｆ
ＥＴ１７のゲートＧ・ソースＳ間の静電容Ｉ Ｃｏは所
定の時定数をもって逆方向に充電され、ＦＥＴＩ ７を
オフ状態とする。
そして、この静電容Ｉ Ｃｏの逆方向への充電が完了し
た時点く信号ライン１３の電位Ｖ１３がＶｃＣに上立っ
た後充分なる時間が経過した時点）では第２図（ｂ）の
状態となり、ＦＥＴＩ ７のゲートＧ・ソースＳ間は−
Ｅｄ／３の電圧の逆バイアスとなる。
た時点く信号ライン１３の電位Ｖ１３がＶｃＣに上立っ
た後充分なる時間が経過した時点）では第２図（ｂ）の
状態となり、ＦＥＴＩ ７のゲートＧ・ソースＳ間は−
Ｅｄ／３の電圧の逆バイアスとなる。
更に、信号ライン１３の電位Ｖ１３がＶＣＣからＯに立
下った直後の状態を考えてみる。この場合には、フォト
カプラ１０の発光ダイオード１０ａは発光停止状態から
発光状態に移行してフォトトランジスタ１０ｂがオフか
らオンに、トランジスタ７がオンからオフに、トランジ
スタ１４がオフからオンに夫々切換わるようになり、全
体は第２図（ｂ）の状態から第２図（ｄ）の状態に切換
わる。即ち、この第２図（ｄ）の状態では、ＦＥＴ１７
のゲートＧ・ソースＳ間には静電容１４ Ｃａにより−
Ｅｄ／３の逆バイアスが加わっており、この電圧−Ｅｄ
／３をコンデンサ４の端子電圧■４たる２Ｅｄ／３で順
バイアスすることになる。
下った直後の状態を考えてみる。この場合には、フォト
カプラ１０の発光ダイオード１０ａは発光停止状態から
発光状態に移行してフォトトランジスタ１０ｂがオフか
らオンに、トランジスタ７がオンからオフに、トランジ
スタ１４がオフからオンに夫々切換わるようになり、全
体は第２図（ｂ）の状態から第２図（ｄ）の状態に切換
わる。即ち、この第２図（ｄ）の状態では、ＦＥＴ１７
のゲートＧ・ソースＳ間には静電容１４ Ｃａにより−
Ｅｄ／３の逆バイアスが加わっており、この電圧−Ｅｄ
／３をコンデンサ４の端子電圧■４たる２Ｅｄ／３で順
バイアスすることになる。
この時も、抵抗１６は電流制限の作用を行なうようにな
り、ＦＥＴ１７のゲートＧ・ソースＳ間の静電容量Ｃａ
は所定の時定数をもって順方向に充電され、その充電電
圧がＦＥＴＩ ７のスレッシュホールド電圧ＶＳ（第３
図（ｄ）参照）以上となるとＦＥＴ１７がオンする。そ
して、静電容ＩＣ０の順方向への充電が完了した時点（
信号ライン１３の電位Ｖ１３がＯに立下った後充分なる
時間が経過した時点）では第２図＜ａ）の状態となり、
ＦＥＴ１７のゲートＧ・ソースＳ間はＥｄ／３の電圧の
順バイアスとなる。
り、ＦＥＴ１７のゲートＧ・ソースＳ間の静電容量Ｃａ
は所定の時定数をもって順方向に充電され、その充電電
圧がＦＥＴＩ ７のスレッシュホールド電圧ＶＳ（第３
図（ｄ）参照）以上となるとＦＥＴ１７がオンする。そ
して、静電容ＩＣ０の順方向への充電が完了した時点（
信号ライン１３の電位Ｖ１３がＯに立下った後充分なる
時間が経過した時点）では第２図＜ａ）の状態となり、
ＦＥＴ１７のゲートＧ・ソースＳ間はＥｄ／３の電圧の
順バイアスとなる。
以下同様にして、信号ライン１３の電位Ｖ１３に応じて
正及び負の二電源たるコンデンサ４及び５の端子電圧ｖ
４及びｖ５がＦＥＴ１７のゲートＧ・ソースＳ間に交互
に与えられるようになって、そのＦＥＴＩ ７がオン、
オフを繰返すことになる。
正及び負の二電源たるコンデンサ４及び５の端子電圧ｖ
４及びｖ５がＦＥＴ１７のゲートＧ・ソースＳ間に交互
に与えられるようになって、そのＦＥＴＩ ７がオン、
オフを繰返すことになる。
このように本実施例によれば、ＦＥＴ１７をオンからオ
フ状態にする場合には、ＦＥＴ１７のゲートＧ・ソース
Ｓ間の静電容ｔｉ Ｇ ｏの充電電圧Ｅｄ／３に対して
コンデンサ５の端子電圧２Ｅｄ／３で逆バイアスをかけ
、又、ＦＥＴ１７をオフからオン状態にする場合には、
ＦＥＴ１７のゲートＧ・ソースＳ間の静電容量Ｃｏの充
電電圧−Ｅｄ／３に対してコンデンサ４の端子電圧２Ｅ
ｄ／３で順バイアスをかけるようにしたので、ＦＥＴ１
７のオン、オフのスイッチング速度を速くすることがで
き、インバータ装置への応用が可能となる。
フ状態にする場合には、ＦＥＴ１７のゲートＧ・ソース
Ｓ間の静電容ｔｉ Ｇ ｏの充電電圧Ｅｄ／３に対して
コンデンサ５の端子電圧２Ｅｄ／３で逆バイアスをかけ
、又、ＦＥＴ１７をオフからオン状態にする場合には、
ＦＥＴ１７のゲートＧ・ソースＳ間の静電容量Ｃｏの充
電電圧−Ｅｄ／３に対してコンデンサ４の端子電圧２Ｅ
ｄ／３で順バイアスをかけるようにしたので、ＦＥＴ１
７のオン、オフのスイッチング速度を速くすることがで
き、インバータ装置への応用が可能となる。
尚、上記実施例ではコンデンサ４及び５の静電容量をそ
のコンデンサ４或いは５からＦＥＴ１７のゲート回路側
をみた静電容量（実施例ではＦＥＴ１７のゲートＧ・ソ
ースＳ間の静電容１ｔｃｏ）の値と等しく設定するのよ
うにしたが、これらの静電容量はＦＥＴ１７のスイッチ
ング速度の設定に応じて適宜選定し得るものである。
のコンデンサ４或いは５からＦＥＴ１７のゲート回路側
をみた静電容量（実施例ではＦＥＴ１７のゲートＧ・ソ
ースＳ間の静電容１ｔｃｏ）の値と等しく設定するのよ
うにしたが、これらの静電容量はＦＥＴ１７のスイッチ
ング速度の設定に応じて適宜選定し得るものである。
その他、本発明は上記し且つ図面に示す実施例にのみ限
定されるものではなく、要旨を逸脱しない範囲内で適宜
変形して実施し得ることは勿論である。
定されるものではなく、要旨を逸脱しない範囲内で適宜
変形して実施し得ることは勿論である。
［発明の効果］
本発明のＭＯＳ型ＦＥＴのゲートドライブ回路は以上説
明したように、直流電源の正及び負端子間に直列に接続
された第１及び第２のコンデンサにより正及び負の二電
源を得てこれらをＭＯＳ型ＦＥＴのゲート電源とするよ
うにしたので、ＭＯＳ型ＦＥＴのスイッチング速度を速
くすることができるという優れた効果を奏するものであ
る。
明したように、直流電源の正及び負端子間に直列に接続
された第１及び第２のコンデンサにより正及び負の二電
源を得てこれらをＭＯＳ型ＦＥＴのゲート電源とするよ
うにしたので、ＭＯＳ型ＦＥＴのスイッチング速度を速
くすることができるという優れた効果を奏するものであ
る。
図面は本発明の一実施例を示し、第１図は電気回路図、
第２図（ａ）乃至（ｄ）は作用説明図、第３図（ａ）乃
至（ｅ）は各部の電圧波形図である。 図面中、１は直流電源、４は第１のコンデンサ、５は第
２のコンデンサ、６は共通ライン、１７はＦＥＴを示す
。 出願人 株式会社 東 芝 第 １ 口 １日 ？＋２１！１ 第３図
第２図（ａ）乃至（ｄ）は作用説明図、第３図（ａ）乃
至（ｅ）は各部の電圧波形図である。 図面中、１は直流電源、４は第１のコンデンサ、５は第
２のコンデンサ、６は共通ライン、１７はＦＥＴを示す
。 出願人 株式会社 東 芝 第 １ 口 １日 ？＋２１！１ 第３図
Claims (1)
- 【特許請求の範囲】 １、直流電源の正及び負端子間に第１及び第２のコンデ
ンサの直列回路を接続するとともにその第１及び第２の
コンデンサの共通接続点に共通ラインを接続することに
よって正及び負の二電源を得、この正及び負電源をＭＯ
Ｓ型ＦＥＴのゲートに交互に与えるようにしてなるＭＯ
Ｓ型ＦＥＴのゲートドライブ回路。 ２、第１及び第２のコンデンサの静電容量はこれらのコ
ンデンサからＭＯＳ型ＦＥＴのゲート回路側をみた静電
容量と略等しい値に設定されていることを特徴とする特
許請求の範囲第１項に記載のＭＯＳ型ＦＥＴのゲートド
ライブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070429A JPH0779229B2 (ja) | 1985-04-03 | 1985-04-03 | Ｍｏｓ型ｆｅｔのゲ−トドライブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070429A JPH0779229B2 (ja) | 1985-04-03 | 1985-04-03 | Ｍｏｓ型ｆｅｔのゲ−トドライブ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61230425A true JPS61230425A (ja) | 1986-10-14 |
| JPH0779229B2 JPH0779229B2 (ja) | 1995-08-23 |
Family
ID=13431226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60070429A Expired - Lifetime JPH0779229B2 (ja) | 1985-04-03 | 1985-04-03 | Ｍｏｓ型ｆｅｔのゲ−トドライブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779229B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01272317A (ja) * | 1988-04-25 | 1989-10-31 | Funai Electric Co Ltd | スイッチング電源回路 |
| US4906876A (en) * | 1988-10-25 | 1990-03-06 | Msi Corporation | Base drive circuit |
| US5625323A (en) * | 1995-02-15 | 1997-04-29 | Fujitsu Limited | FET gate bias circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5846724A (ja) * | 1981-09-14 | 1983-03-18 | Matsushita Electric Works Ltd | 半導体スイツチング素子のドライブ回路 |
-
1985
- 1985-04-03 JP JP60070429A patent/JPH0779229B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5846724A (ja) * | 1981-09-14 | 1983-03-18 | Matsushita Electric Works Ltd | 半導体スイツチング素子のドライブ回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01272317A (ja) * | 1988-04-25 | 1989-10-31 | Funai Electric Co Ltd | スイッチング電源回路 |
| JPH0561808B2 (ja) * | 1988-04-25 | 1993-09-07 | Funai Electric Co | |
| US4906876A (en) * | 1988-10-25 | 1990-03-06 | Msi Corporation | Base drive circuit |
| US5625323A (en) * | 1995-02-15 | 1997-04-29 | Fujitsu Limited | FET gate bias circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0779229B2 (ja) | 1995-08-23 |
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