JPH0779229B2 - Ｍｏｓ型ｆｅｔのゲ−トドライブ回路 - Google Patents
Ｍｏｓ型ｆｅｔのゲ−トドライブ回路Info
- Publication number
- JPH0779229B2 JPH0779229B2 JP60070429A JP7042985A JPH0779229B2 JP H0779229 B2 JPH0779229 B2 JP H0779229B2 JP 60070429 A JP60070429 A JP 60070429A JP 7042985 A JP7042985 A JP 7042985A JP H0779229 B2 JPH0779229 B2 JP H0779229B2
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- gate
- capacitance
- positive
- capacitor
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Description
【発明の詳細な説明】 ［発明の技術分野］ 本発明はインバータ装置等に好適するMOS型FETのゲート
ドライブ回路に関する。
ドライブ回路に関する。
［発明の技術的背景とその問題点］ 最近、負荷たる交流電動機に交流電源を供給する例えば
パルス幅変調型インバータ装置としては、半導体スイッ
チング素子としてMOS型FETを用いることが考えられてい
るが、実用化に当たってはMOS型FETのスイッチング速度
を速くすることが技術的課題となっている。
パルス幅変調型インバータ装置としては、半導体スイッ
チング素子としてMOS型FETを用いることが考えられてい
るが、実用化に当たってはMOS型FETのスイッチング速度
を速くすることが技術的課題となっている。
［発明の目的］ 本発明は上記事情に鑑みてなされたもので、その目的
は、MOS型FETのスイッチング速度を速くすることができ
るMOS型FETのゲートドライブ回路を提供するにある。
は、MOS型FETのスイッチング速度を速くすることができ
るMOS型FETのゲートドライブ回路を提供するにある。
［発明の概要］ 本発明は、直流電源の正及び負端子間にMOS型FETのゲー
ト回路側をみた静電容量と略等しい静電容量を有する第
１及び第２のコンデンサの直列回路を接続するとともに
その第１及び第２のコンデンサの共通接続点に共通ライ
ンを接続することによって正及び負の二電源を得、この
正及び負電源をMOS型FETのゲート電源にせんとするもの
である。
ト回路側をみた静電容量と略等しい静電容量を有する第
１及び第２のコンデンサの直列回路を接続するとともに
その第１及び第２のコンデンサの共通接続点に共通ライ
ンを接続することによって正及び負の二電源を得、この
正及び負電源をMOS型FETのゲート電源にせんとするもの
である。
［発明の実施例］ 以下本発明の一実施例につき図面を参照しながら説明す
る。
る。
先ず、第１図に従って全体の電気回路の構成につき述べ
る。
る。
１は直流電源であり、その正及び負端子には夫々正及び
負直流ライン２及び３が接続されている。そして、この
正及び負直流ライン２及び３間には第１のコンデンサ４
と第２のコンデンサ５との直列回路が接続されており、
両コンデンサ４及び５の共通接続点には共通ライン６が
接続されている。７はNPN型のトランジスタであり、そ
のコレクタは抵抗８を介して正直流ライン２に接続さ
れ、エミッタは負直流ライン３に接続され、ベースは抵
抗９を介して正直流ライン２に接続されている。10は発
光ダイオード10aとフォトトランジスタ10bとからなるフ
ォトカプラであり、その発光ダイオード10aにおいて、
アノードは抵抗11を介して電位Vccの直流電源ライン12
に接続され、カソードは信号ライン13に接続されてお
り、又、フォトトランジスタ10bにおいて、コレクタは
トランジスタ７のベースに接続され、エミッタは負直流
ライン３に接続されている。14はNPN型のトランジス
タ、15はPNP型のトランジスタであり、これらの各ベー
スは共通に接続されてその共通接続点は前記トランジス
タ７のコレクタに接続され、各エミッタも共通に接続さ
れてその共通接続点は抵抗16を介してMOS型FET17のゲー
トＧに接続されている。又、トランジスタ14のコレクタ
は正直流ライン２に接続され、トランジスタ15のコレク
タは負直流ライン３に接続されている。そして、MOS型F
ET17において、ドレインＤは電位VDの直流電源ライン18
に接続され、ソースＳは共通ライン６に接続されてい
る。
負直流ライン２及び３が接続されている。そして、この
正及び負直流ライン２及び３間には第１のコンデンサ４
と第２のコンデンサ５との直列回路が接続されており、
両コンデンサ４及び５の共通接続点には共通ライン６が
接続されている。７はNPN型のトランジスタであり、そ
のコレクタは抵抗８を介して正直流ライン２に接続さ
れ、エミッタは負直流ライン３に接続され、ベースは抵
抗９を介して正直流ライン２に接続されている。10は発
光ダイオード10aとフォトトランジスタ10bとからなるフ
ォトカプラであり、その発光ダイオード10aにおいて、
アノードは抵抗11を介して電位Vccの直流電源ライン12
に接続され、カソードは信号ライン13に接続されてお
り、又、フォトトランジスタ10bにおいて、コレクタは
トランジスタ７のベースに接続され、エミッタは負直流
ライン３に接続されている。14はNPN型のトランジス
タ、15はPNP型のトランジスタであり、これらの各ベー
スは共通に接続されてその共通接続点は前記トランジス
タ７のコレクタに接続され、各エミッタも共通に接続さ
れてその共通接続点は抵抗16を介してMOS型FET17のゲー
トＧに接続されている。又、トランジスタ14のコレクタ
は正直流ライン２に接続され、トランジスタ15のコレク
タは負直流ライン３に接続されている。そして、MOS型F
ET17において、ドレインＤは電位VDの直流電源ライン18
に接続され、ソースＳは共通ライン６に接続されてい
る。
次に、本実施例の作用につき第２図及び第３図をも参照
しながら説明するに、ここでは、直流電源１の電源電圧
をEdとし、コンデンサ４或いは５からみたFET17のゲー
ト回路側の静電容量を説明の便宜上FET17のゲートＧ・
ソースＳ間の静電容量C0と仮定し、コンデンサ４及び５
の静電容量を夫々上記静電容量C0の値と略等しくなるよ
うに設定したものとする。
しながら説明するに、ここでは、直流電源１の電源電圧
をEdとし、コンデンサ４或いは５からみたFET17のゲー
ト回路側の静電容量を説明の便宜上FET17のゲートＧ・
ソースＳ間の静電容量C0と仮定し、コンデンサ４及び５
の静電容量を夫々上記静電容量C0の値と略等しくなるよ
うに設定したものとする。
今、信号ライン13の電位V13が０（ボルト）の場合につ
いて考えてみる。信号ライン13の電位V13が第３図
（ａ）のように０（ボルト）の場合には、フォトカプラ
10の発光ダイオード10aが発光してフォトトランジスタ1
0bが導通（オン）しており、従って、トランジスタ７が
非導通（オフ）でトランジスタ14がオンしている。これ
により、FET17のゲートＧにはコンデンサ４の端子電圧V
4（第３図（ｂ）参照）により電流が供給され、FET17の
ゲートＧ・ソースＳ間の静電容量C0が充電完了されて、
その端子電圧V0は第３図（ｄ）で示すように前記コンデ
ンサ４の端子電圧V4と等しくなっている。この状態を示
したのが第２図（ａ）である。即ち、コンデンサ４の端
子電圧V4はEd/3となり、コンデンサ５の端子電圧V5（第
３図（ｃ）参照〜但し、第３図（ｃ）では共通ライン６
を基準たる０（ボルト）としているので負（−）として
示している。）は2Ed/3となり、FET17のゲートＧ・ソー
スＳ間の静電容量C0の端子電圧V0はEd/3となっている。
これにより、FET17は順バイアスされていて第３図
（ｅ）に示すようにオンである。
いて考えてみる。信号ライン13の電位V13が第３図
（ａ）のように０（ボルト）の場合には、フォトカプラ
10の発光ダイオード10aが発光してフォトトランジスタ1
0bが導通（オン）しており、従って、トランジスタ７が
非導通（オフ）でトランジスタ14がオンしている。これ
により、FET17のゲートＧにはコンデンサ４の端子電圧V
4（第３図（ｂ）参照）により電流が供給され、FET17の
ゲートＧ・ソースＳ間の静電容量C0が充電完了されて、
その端子電圧V0は第３図（ｄ）で示すように前記コンデ
ンサ４の端子電圧V4と等しくなっている。この状態を示
したのが第２図（ａ）である。即ち、コンデンサ４の端
子電圧V4はEd/3となり、コンデンサ５の端子電圧V5（第
３図（ｃ）参照〜但し、第３図（ｃ）では共通ライン６
を基準たる０（ボルト）としているので負（−）として
示している。）は2Ed/3となり、FET17のゲートＧ・ソー
スＳ間の静電容量C0の端子電圧V0はEd/3となっている。
これにより、FET17は順バイアスされていて第３図
（ｅ）に示すようにオンである。
又、信号ライン13の電位V13がVcc（ボルト）の場合に
は、フォトカプラ10の発光ダイオード10aは発光せずフ
ォトトランジスタ10bはオフであり、従って、トランジ
スタ７はオンでトランジスタ15がオンである。これによ
り、FET17のゲートＧ・ソースＳ間にはコンデンサ５の
共通ライン６を基準とする端子電圧V5が与えられ、静電
容量C0の端子電圧V0はその端子電圧V5と等しくなってい
る。この状態を示したのが第２図（ｂ）である。即ち、
コンデンサ４の端子電圧V4は2Ed/3となり、コンデンサ
５の端子電圧V5はEd/3となり、静電容量C0の端子電圧V0
は−Ed/3となっている。これにより、FET17は逆バイア
スされていてオフである。
は、フォトカプラ10の発光ダイオード10aは発光せずフ
ォトトランジスタ10bはオフであり、従って、トランジ
スタ７はオンでトランジスタ15がオンである。これによ
り、FET17のゲートＧ・ソースＳ間にはコンデンサ５の
共通ライン６を基準とする端子電圧V5が与えられ、静電
容量C0の端子電圧V0はその端子電圧V5と等しくなってい
る。この状態を示したのが第２図（ｂ）である。即ち、
コンデンサ４の端子電圧V4は2Ed/3となり、コンデンサ
５の端子電圧V5はEd/3となり、静電容量C0の端子電圧V0
は−Ed/3となっている。これにより、FET17は逆バイア
スされていてオフである。
さて、信号ライン13の電位V13が０からVccに立上った直
後の状態について考えてみる。この場合には、フォトカ
プラ10の発光ダイオード10aは発光状態から発光停止状
態に移行してフォトトランジスタ10bがオンからオフ
に、トランジスタ７がオフからオンに、トランジスタ15
がオフからオンに夫々切換わるようになり、全体は第２
図（ａ）の状態から第２図（ｃ）の状態に切換わる。即
ち、この第２図（ｃ）の状態では、FET17のゲートＧ・
ソースＳ間には静電容量C0によって順方向にEd/3の電圧
が加わっており、この電圧Ed/3をコンデンサ５の端子電
圧V5たる2Ed/3の電圧で逆バイアスすることになる。こ
の時、抵抗16は電流制限の作用を行なうようになり、FE
T17のゲートＧ・ソースＳ間の静電容量C0は所定の時定
数をもって逆方向に充電され、FET17をオフ状態とす
る。そして、この静電容量C0の逆方向への充電が完了し
た時点（信号ライン13の電位V13がVccに上立った後充分
なる時間が経過した時点）では第２図（ｂ）の状態とな
り、FET17のゲートＧ・ソースＳ間は−Ed/3の電圧の逆
バイアスとなる。
後の状態について考えてみる。この場合には、フォトカ
プラ10の発光ダイオード10aは発光状態から発光停止状
態に移行してフォトトランジスタ10bがオンからオフ
に、トランジスタ７がオフからオンに、トランジスタ15
がオフからオンに夫々切換わるようになり、全体は第２
図（ａ）の状態から第２図（ｃ）の状態に切換わる。即
ち、この第２図（ｃ）の状態では、FET17のゲートＧ・
ソースＳ間には静電容量C0によって順方向にEd/3の電圧
が加わっており、この電圧Ed/3をコンデンサ５の端子電
圧V5たる2Ed/3の電圧で逆バイアスすることになる。こ
の時、抵抗16は電流制限の作用を行なうようになり、FE
T17のゲートＧ・ソースＳ間の静電容量C0は所定の時定
数をもって逆方向に充電され、FET17をオフ状態とす
る。そして、この静電容量C0の逆方向への充電が完了し
た時点（信号ライン13の電位V13がVccに上立った後充分
なる時間が経過した時点）では第２図（ｂ）の状態とな
り、FET17のゲートＧ・ソースＳ間は−Ed/3の電圧の逆
バイアスとなる。
更に、信号ライン13の電位V13がVccから０に立下った直
後の状態を考えてみる。この場合には、フォトカプラ10
の発光ダイオード10aは発光停止状態から発光状態に移
行してフォトトランジスタ10bがオフからオンに、トラ
ンジスタ７がオンからオフに、トランジスタ14がオフか
らオンに夫々切換わるようになり、全体は第２図（ｂ）
の状態から第２図（ｄ）の状態に切換わる。即ち、この
第２図（ｄ）の状態では、FET17のゲートＧ・ソースＳ
間には静電容量C0により−Ed/3の逆バイアスが加わって
おり、この電圧−Ed/3をコンデンサ４の端子電圧V4たる
2Ed/3で順バイアスすることになる。この時も、抵抗16
は電流制限の作用を行なうようになり、FET17のゲート
Ｇ・ソースＳ間の静電容量C0は所定の時定数をもって順
方向に充電され、その充電電圧がFET17のスレッシュホ
ールド電圧Vs（第３図（ｄ）参照）以上となるとFET17
がオンする。そして、静電容量C0の順方向への充電が完
了した時点（信号ライン13の電位V13が０に立下った後
充分なる時間が経過した時点）では第２図（ａ）の状態
となり、FET17のゲートＧ・ソースＳ間はEd/3の電圧の
順バイアスとなる。
後の状態を考えてみる。この場合には、フォトカプラ10
の発光ダイオード10aは発光停止状態から発光状態に移
行してフォトトランジスタ10bがオフからオンに、トラ
ンジスタ７がオンからオフに、トランジスタ14がオフか
らオンに夫々切換わるようになり、全体は第２図（ｂ）
の状態から第２図（ｄ）の状態に切換わる。即ち、この
第２図（ｄ）の状態では、FET17のゲートＧ・ソースＳ
間には静電容量C0により−Ed/3の逆バイアスが加わって
おり、この電圧−Ed/3をコンデンサ４の端子電圧V4たる
2Ed/3で順バイアスすることになる。この時も、抵抗16
は電流制限の作用を行なうようになり、FET17のゲート
Ｇ・ソースＳ間の静電容量C0は所定の時定数をもって順
方向に充電され、その充電電圧がFET17のスレッシュホ
ールド電圧Vs（第３図（ｄ）参照）以上となるとFET17
がオンする。そして、静電容量C0の順方向への充電が完
了した時点（信号ライン13の電位V13が０に立下った後
充分なる時間が経過した時点）では第２図（ａ）の状態
となり、FET17のゲートＧ・ソースＳ間はEd/3の電圧の
順バイアスとなる。
以下同様にして、信号ライン13の電位V13に応じて正及
び負の二電源たるコンデンサ４及び５の端子電圧V4及び
V5がFET17のゲートＧ・ソースＳ間に交互に与えられる
ようになって、そのFET17がオン，オフを繰返すことに
なる。
び負の二電源たるコンデンサ４及び５の端子電圧V4及び
V5がFET17のゲートＧ・ソースＳ間に交互に与えられる
ようになって、そのFET17がオン，オフを繰返すことに
なる。
このように本実施例によれば、FET17をオンからオフ状
態にする場合には、FET17のゲートＧ・ソースＳ間の静
電容量C0充電電圧Ed/3に対してコンデンサ５の端子電圧
2Ed/3で逆バイアスをかけ、又、FET17をオフからオン状
態にする場合には、FET17のゲートＧ・ソースＳ間の静
電容量C0の充電電圧−Ed/3に対してコンデンサ４の端子
電2Ed/3で順バイアスをかけるようにしたので、FET17の
オン，オフのスイッチング速度を速くすることができ、
インバータ装置への応用が可能となる。
態にする場合には、FET17のゲートＧ・ソースＳ間の静
電容量C0充電電圧Ed/3に対してコンデンサ５の端子電圧
2Ed/3で逆バイアスをかけ、又、FET17をオフからオン状
態にする場合には、FET17のゲートＧ・ソースＳ間の静
電容量C0の充電電圧−Ed/3に対してコンデンサ４の端子
電2Ed/3で順バイアスをかけるようにしたので、FET17の
オン，オフのスイッチング速度を速くすることができ、
インバータ装置への応用が可能となる。
尚、上記実施例ではコンデンサ４及び５の静電容量をそ
のコンデンサ４或いは５からFET17のゲート回路側をみ
た静電容量（実施例ではFET17のゲートＧ・ソースＳ間
の静電容量C0）の値と等しく設定するようにしたが、こ
れらの静電容量はFET17のスイッチング速度の設定に応
じて適宜選定し得るものである。
のコンデンサ４或いは５からFET17のゲート回路側をみ
た静電容量（実施例ではFET17のゲートＧ・ソースＳ間
の静電容量C0）の値と等しく設定するようにしたが、こ
れらの静電容量はFET17のスイッチング速度の設定に応
じて適宜選定し得るものである。
その他、本発明は上記し且つ図面に示す実施例にのみ限
定されるものではなく、要旨を逸脱しない範囲内で適宜
変形して実施し得ることは勿論である。
定されるものではなく、要旨を逸脱しない範囲内で適宜
変形して実施し得ることは勿論である。
［発明の効果］ 本発明のMOS型FETのゲートドライブ回路は以上説明した
ように、直流電源の正及び負端子間に直列に接続された
MOS型FETのゲート回路側をみた静電容量と略等しい静電
容量を有する第１及び第２のコンデンサにより正及び負
の二電源を得てこれらをMOS型FETのゲート電源とするよ
うにしたので、MOS型FETのスイッチング速度を速くする
ことができるという優れた効果を奏するものである。
ように、直流電源の正及び負端子間に直列に接続された
MOS型FETのゲート回路側をみた静電容量と略等しい静電
容量を有する第１及び第２のコンデンサにより正及び負
の二電源を得てこれらをMOS型FETのゲート電源とするよ
うにしたので、MOS型FETのスイッチング速度を速くする
ことができるという優れた効果を奏するものである。
図面は本発明の一実施例を示し、第１図は電気回路図、
第２図（ａ）乃至（ｄ）は作用説明図、第３図（ａ）乃
至（ｅ）は各部の電圧波形図である。 図面中、１は直流電源、４は第１のコンデンサ、５は第
２のコンデンサ、６は共通ライン、17はFETを示す。
第２図（ａ）乃至（ｄ）は作用説明図、第３図（ａ）乃
至（ｅ）は各部の電圧波形図である。 図面中、１は直流電源、４は第１のコンデンサ、５は第
２のコンデンサ、６は共通ライン、17はFETを示す。
Claims (1)
- 【請求項１】直流電源の正及び負端子間にMOS型FETのゲ
ート回路側をみた静電容量と略等しい静電容量を有する
第１及び第２のコンデンサの直列回路を接続するととも
にその第１及び第２のコンデンサの共通接続点に共通ラ
インを接続することによって正及び負の二電源を得、こ
の正及び負電源を前記MOS型FETのゲートに交互に与える
ようにしてなるMOS型FETのゲートドライブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070429A JPH0779229B2 (ja) | 1985-04-03 | 1985-04-03 | Ｍｏｓ型ｆｅｔのゲ−トドライブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070429A JPH0779229B2 (ja) | 1985-04-03 | 1985-04-03 | Ｍｏｓ型ｆｅｔのゲ−トドライブ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61230425A JPS61230425A (ja) | 1986-10-14 |
| JPH0779229B2 true JPH0779229B2 (ja) | 1995-08-23 |
Family
ID=13431226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60070429A Expired - Lifetime JPH0779229B2 (ja) | 1985-04-03 | 1985-04-03 | Ｍｏｓ型ｆｅｔのゲ−トドライブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779229B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01272317A (ja) * | 1988-04-25 | 1989-10-31 | Funai Electric Co Ltd | スイッチング電源回路 |
| US4906876A (en) * | 1988-10-25 | 1990-03-06 | Msi Corporation | Base drive circuit |
| JPH08222967A (ja) * | 1995-02-15 | 1996-08-30 | Fujitsu Ltd | Ｆｅｔゲートバイアス回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5846724A (ja) * | 1981-09-14 | 1983-03-18 | Matsushita Electric Works Ltd | 半導体スイツチング素子のドライブ回路 |
-
1985
- 1985-04-03 JP JP60070429A patent/JPH0779229B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61230425A (ja) | 1986-10-14 |
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