JP2947998B2 - スイッチング回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明はスイッチング電源やＣＣ
Ｄドライブ回路等の大電流高周波スイッチング回路の損
失の低減に関するものである。
Ｄドライブ回路等の大電流高周波スイッチング回路の損
失の低減に関するものである。
【０００２】
【従来の技術】スイッチング電源のスイッチ回路に用い
られるトランジスタの高速化の従来の技術としては、例
えば図７のように、電源Ｖccと負荷ＺLと、スイッチ回
路ＳＷを構成する第１のトランジスタＱ１とパルス電源
Ｅ１と、抵抗Ｒ１、Ｒ２の他に第２のトランジスタＱ２
と抵抗Ｒ３、Ｒ４と容量Ｃ１を設けたものがある。図７
を用いてこの動作を説明する。パルス電源Ｅ１が高レベ
ルになり、トランジスタＱ１をオフさせるときは、パル
ス電源Ｅ１の正方向の微分波形がトランジスタＱ２のベ
ースに加わり、トランジスタＱ２が急速にオンすること
により、トランジスタＱ１のベース電流を引き抜き、ト
ランジスタＱ１のオフを高速化させる。トランジスタＱ
１がオフした後に、トランジスタＱ２も抵抗Ｒ４により
ベース電流が引き抜かれオフする。また、パルス電源Ｅ
１が低レベルとなり、トランジスタＱ１がオンする時は
（トランジスタＱ２のベースにパルス電源Ｅ1の負方向
の微分波形が加わるが）、トランジスタＱ２はオフした
ままであり、トランジスタＱ１のオンを邪魔しない。
られるトランジスタの高速化の従来の技術としては、例
えば図７のように、電源Ｖccと負荷ＺLと、スイッチ回
路ＳＷを構成する第１のトランジスタＱ１とパルス電源
Ｅ１と、抵抗Ｒ１、Ｒ２の他に第２のトランジスタＱ２
と抵抗Ｒ３、Ｒ４と容量Ｃ１を設けたものがある。図７
を用いてこの動作を説明する。パルス電源Ｅ１が高レベ
ルになり、トランジスタＱ１をオフさせるときは、パル
ス電源Ｅ１の正方向の微分波形がトランジスタＱ２のベ
ースに加わり、トランジスタＱ２が急速にオンすること
により、トランジスタＱ１のベース電流を引き抜き、ト
ランジスタＱ１のオフを高速化させる。トランジスタＱ
１がオフした後に、トランジスタＱ２も抵抗Ｒ４により
ベース電流が引き抜かれオフする。また、パルス電源Ｅ
１が低レベルとなり、トランジスタＱ１がオンする時は
（トランジスタＱ２のベースにパルス電源Ｅ1の負方向
の微分波形が加わるが）、トランジスタＱ２はオフした
ままであり、トランジスタＱ１のオンを邪魔しない。
【０００３】
【発明が解決しようとする課題】前述の従来技術には、
トランジスタＱ１のオンを積極的に高速化する手段がな
い。また、バイポーラトランジスタのベース・エミッタ
逆耐圧は通常５Ｖ前後なので、トランジスタＱ２のベー
スに印加する微分波形電圧の振幅を大きくできない。そ
のため、トランジスタＱ２のオン、オフを高速化でき
ず、トランジスタＱ１のオフの高速化も不完全である。
本発明はこれらの欠点を除去し、トランジスタのオン、
オフの高速化とトランジスタのベース・エミッタ間逆耐
圧保護とを両立させることを目的とする。
トランジスタＱ１のオンを積極的に高速化する手段がな
い。また、バイポーラトランジスタのベース・エミッタ
逆耐圧は通常５Ｖ前後なので、トランジスタＱ２のベー
スに印加する微分波形電圧の振幅を大きくできない。そ
のため、トランジスタＱ２のオン、オフを高速化でき
ず、トランジスタＱ１のオフの高速化も不完全である。
本発明はこれらの欠点を除去し、トランジスタのオン、
オフの高速化とトランジスタのベース・エミッタ間逆耐
圧保護とを両立させることを目的とする。
【０００４】
【課題を解決するための手段】図１は本発明の全体構成
を示すスイッチング回路のブロック図である。直流電源
Ｖccをスイッチ回路ＳＷ１により負荷ＺLに印加する。
パルス電源Ｅ１とトランジスタＱ１のベースまたはゲー
トＧ１を抵抗Ｒ１で接続し、トランジスタＱ１のエミッ
タまたはソースＳ１とベースまたはゲートＧ１とを抵抗
Ｒ２で接続する。パルス電源Ｅ１とトランジスタＱ２の
ベースまたはゲートＧ２を抵抗Ｒ３と容量Ｃ１で接続
し、トランジスタＱ２のエミッタまたはソースＳ２とベ
ースまたはゲートＧ２とを抵抗Ｒ４で接続する。そし
て、トランジスタＱ１のエミッタまたはソースＳ１とト
ランジスタＱ２のコレクタまたはドレインＤ２とを接続
し、トランジスタＱ１のベースまたはゲートＧ１とトラ
ンジスタＱ２のエミッタまたはソースＳ２とを接続す
る。さらにダイオードＤ１でトランジスタＱ１、Ｑ２の
ベースまたはゲートＧ１、Ｇ２間を接続する。
を示すスイッチング回路のブロック図である。直流電源
Ｖccをスイッチ回路ＳＷ１により負荷ＺLに印加する。
パルス電源Ｅ１とトランジスタＱ１のベースまたはゲー
トＧ１を抵抗Ｒ１で接続し、トランジスタＱ１のエミッ
タまたはソースＳ１とベースまたはゲートＧ１とを抵抗
Ｒ２で接続する。パルス電源Ｅ１とトランジスタＱ２の
ベースまたはゲートＧ２を抵抗Ｒ３と容量Ｃ１で接続
し、トランジスタＱ２のエミッタまたはソースＳ２とベ
ースまたはゲートＧ２とを抵抗Ｒ４で接続する。そし
て、トランジスタＱ１のエミッタまたはソースＳ１とト
ランジスタＱ２のコレクタまたはドレインＤ２とを接続
し、トランジスタＱ１のベースまたはゲートＧ１とトラ
ンジスタＱ２のエミッタまたはソースＳ２とを接続す
る。さらにダイオードＤ１でトランジスタＱ１、Ｑ２の
ベースまたはゲートＧ１、Ｇ２間を接続する。
【０００５】
【作用】本発明の動作について図１を用いて説明する
と、パルス電源Ｅ１が高レベルとなり、トランジスタＱ
１をオフさせるときは、パルス電源Ｅ１の正方向の微分
波形がトランジスタＱ２のベースまたはゲートＧ２に加
わり、トランジスタＱ２を急速にオンさせてトランジス
タＱ１のベースまたはゲートＧ１の電荷を引き抜き、ト
ランジスタＱ１のオフを高速化させる。トランジスタＱ
１がオフした後にトランジスタＱ２も抵抗Ｒ４によりベ
ースまたはゲートＧ２の電荷を引き抜かれオフする。
と、パルス電源Ｅ１が高レベルとなり、トランジスタＱ
１をオフさせるときは、パルス電源Ｅ１の正方向の微分
波形がトランジスタＱ２のベースまたはゲートＧ２に加
わり、トランジスタＱ２を急速にオンさせてトランジス
タＱ１のベースまたはゲートＧ１の電荷を引き抜き、ト
ランジスタＱ１のオフを高速化させる。トランジスタＱ
１がオフした後にトランジスタＱ２も抵抗Ｒ４によりベ
ースまたはゲートＧ２の電荷を引き抜かれオフする。
【０００６】また、パルス電源Ｅ１が低レベルとなり、
トランジスタＱ１がオンする時は、容量Ｃ１と抵抗Ｒ３
により、トランジスタＱ２のベースまたはゲートＧ２に
パルス電源Ｅ１の負方向の微分波形が印加される。ここ
で、トランジスタＱ２はオフしているので、ダイオード
Ｄ１がオンし、トランジスタＱ１のベースまたはゲート
Ｇ１にパルス電源Ｅ１の負方向の微分波形が印加され、
トランジスタＱ１のオンを高速化する。さらに、トラン
ジスタＱ２のベース、エミッタまたはゲート、ソースの
逆耐圧はダイオードＤ１で保護されているので、容量Ｃ
１と抵抗Ｒ３のインピーダンスが下げられ、パルス電源
Ｅ１の微分波形の強度が増やせる。その結果、トランジ
スタＱ１、Ｑ２のオン、オフともに高速化できる。
トランジスタＱ１がオンする時は、容量Ｃ１と抵抗Ｒ３
により、トランジスタＱ２のベースまたはゲートＧ２に
パルス電源Ｅ１の負方向の微分波形が印加される。ここ
で、トランジスタＱ２はオフしているので、ダイオード
Ｄ１がオンし、トランジスタＱ１のベースまたはゲート
Ｇ１にパルス電源Ｅ１の負方向の微分波形が印加され、
トランジスタＱ１のオンを高速化する。さらに、トラン
ジスタＱ２のベース、エミッタまたはゲート、ソースの
逆耐圧はダイオードＤ１で保護されているので、容量Ｃ
１と抵抗Ｒ３のインピーダンスが下げられ、パルス電源
Ｅ１の微分波形の強度が増やせる。その結果、トランジ
スタＱ１、Ｑ２のオン、オフともに高速化できる。
【０００７】
【実施例】以下にまず、この発明のスイッチング回路の
実施例の概要を図２〜図６を用いて説明する。図２、図
３はスイッチング回路の負荷ＺLの実施例の電圧変換回
路である。図２はダウンコンバート回路、図３はフライ
バック回路であるが、アップコンバート回路、インバー
トコンバート回路（共に図示しない）でも同様で、その
回路でも入力端子１にスイッチング波形が加わると、負
荷抵抗ＲLに直流電圧が供給される。図４はＣＣＤドラ
イブ回路例で、ＣＣＤの端子間容量ＣCCDが負荷ＺLとな
り、パルス電源Ｅ１に基づき、スイッチング回路ＳＷ
１、ＳＷ２により電源Ｖcc1、Ｖcc2が交互に印加され
る。（この場合、電源Ｖcc2は短絡されることが多
い）。
実施例の概要を図２〜図６を用いて説明する。図２、図
３はスイッチング回路の負荷ＺLの実施例の電圧変換回
路である。図２はダウンコンバート回路、図３はフライ
バック回路であるが、アップコンバート回路、インバー
トコンバート回路（共に図示しない）でも同様で、その
回路でも入力端子１にスイッチング波形が加わると、負
荷抵抗ＲLに直流電圧が供給される。図４はＣＣＤドラ
イブ回路例で、ＣＣＤの端子間容量ＣCCDが負荷ＺLとな
り、パルス電源Ｅ１に基づき、スイッチング回路ＳＷ
１、ＳＷ２により電源Ｖcc1、Ｖcc2が交互に印加され
る。（この場合、電源Ｖcc2は短絡されることが多
い）。
【０００８】図５、図６は、この発明のスイッチング回
路の実施例である。図５ではパルス電源Ｅ１に基づき負
荷ＺＬに正電源を印加する。また図５では、Ｑ１がＮＰ
Ｎトランジスタ、Ｑ２がＰＮＰトランジスタであるが、
図８のようにトランジスタＱ１がＮチャンネルのＭＯＳ
・ＦＥＴ、Ｑ２がＰチャンネルＭＯＳ・ＦＥＴでも、Ｑ
１が図１０のようなＰ形ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ
Ｇａｔｅ Ｂｉ−ｐｏｌａｒ Ｔｒａｎｓｉｓｔｏ
ｒ）でもよい。図６はパルス電源Ｅ１に基づき、負荷Ｚ
Ｌに接地電圧を印加する。また、図６ではＱ１がＮＰＮ
トランジスタ、Ｑ２はＰＮＰトランジスタであるが、Ｑ
１がＮチャンネルのＭＯＳ・ＦＥＴ、Ｑ２がＰチャンネ
ルＭＯＳ・ＦＥＴでも、Ｑ１は図９のようなＮ形ＩＧＢ
Ｔでもよい。
路の実施例である。図５ではパルス電源Ｅ１に基づき負
荷ＺＬに正電源を印加する。また図５では、Ｑ１がＮＰ
Ｎトランジスタ、Ｑ２がＰＮＰトランジスタであるが、
図８のようにトランジスタＱ１がＮチャンネルのＭＯＳ
・ＦＥＴ、Ｑ２がＰチャンネルＭＯＳ・ＦＥＴでも、Ｑ
１が図１０のようなＰ形ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ
Ｇａｔｅ Ｂｉ−ｐｏｌａｒ Ｔｒａｎｓｉｓｔｏ
ｒ）でもよい。図６はパルス電源Ｅ１に基づき、負荷Ｚ
Ｌに接地電圧を印加する。また、図６ではＱ１がＮＰＮ
トランジスタ、Ｑ２はＰＮＰトランジスタであるが、Ｑ
１がＮチャンネルのＭＯＳ・ＦＥＴ、Ｑ２がＰチャンネ
ルＭＯＳ・ＦＥＴでも、Ｑ１は図９のようなＮ形ＩＧＢ
Ｔでもよい。
【０００９】次に各実施例を図２、図３、図５、図６を
用いて説明する。図５の負荷ＺLに図２に示すものが接
続された場合、ダウンコンバートスイッチング電源とな
る。直流電源ＶccとトランジスタＱ１のエミッタを接続
し、トランジスタＱ１のコレクタは負荷ＺL内のダイオ
ードＤ２のカソードとコイルＬ１に接続される。コイル
Ｌ１の他端は容量Ｃ２と負荷抵抗ＲLに接続され、ダイ
オードＤ２のアノードと容量Ｃ２の他端と負荷抵抗ＲL
の他端は接地される。パルス電源Ｅ１とトランジスタＱ
１のベースとを抵抗Ｒ１で接続し、トランジスタＱ１の
エミッタとベースとを抵抗Ｒ２で接続する。さらにパル
ス電源Ｅ１とトランジスタＱ２のベースとを抵抗Ｒ３と
容量Ｃ１で直列接続し、トランジスタＱ２のエミッタと
ベースとを抵抗Ｒ４とダイオードＤ１とで並列接続す
る。そして、トランジスタＱ１のエミッタとトランジス
タＱ２のコレクタとを接続し、トランジスタＱ１のベー
スとトランジスタＱ２のソースとを接続する。
用いて説明する。図５の負荷ＺLに図２に示すものが接
続された場合、ダウンコンバートスイッチング電源とな
る。直流電源ＶccとトランジスタＱ１のエミッタを接続
し、トランジスタＱ１のコレクタは負荷ＺL内のダイオ
ードＤ２のカソードとコイルＬ１に接続される。コイル
Ｌ１の他端は容量Ｃ２と負荷抵抗ＲLに接続され、ダイ
オードＤ２のアノードと容量Ｃ２の他端と負荷抵抗ＲL
の他端は接地される。パルス電源Ｅ１とトランジスタＱ
１のベースとを抵抗Ｒ１で接続し、トランジスタＱ１の
エミッタとベースとを抵抗Ｒ２で接続する。さらにパル
ス電源Ｅ１とトランジスタＱ２のベースとを抵抗Ｒ３と
容量Ｃ１で直列接続し、トランジスタＱ２のエミッタと
ベースとを抵抗Ｒ４とダイオードＤ１とで並列接続す
る。そして、トランジスタＱ１のエミッタとトランジス
タＱ２のコレクタとを接続し、トランジスタＱ１のベー
スとトランジスタＱ２のソースとを接続する。
【００１０】以下この動作について説明する。図５のト
ランジスタＱ１がオンすると、図２のコイルＬ１に図５
の直流電源Ｖｃｃが加わり、トランジスタＱ１がオフと
なると、コイルＬ１に電流が流れ続けるため、図２のダ
イオードＤ２のカソード電位が下がり、接地電位より下
がるとダイオードＤ２がオンする。また、図２の負荷抵
抗ＲＬに加わる出力電圧Ｖｏは、コイルＬ１と容量Ｃ２
で平滑化される。その結果、直流電源Ｖｃｃにパルス電
源Ｅ１のデューティー比をかけた電圧と出力電圧Ｖｏが
ほぼ等しくなる。
ランジスタＱ１がオンすると、図２のコイルＬ１に図５
の直流電源Ｖｃｃが加わり、トランジスタＱ１がオフと
なると、コイルＬ１に電流が流れ続けるため、図２のダ
イオードＤ２のカソード電位が下がり、接地電位より下
がるとダイオードＤ２がオンする。また、図２の負荷抵
抗ＲＬに加わる出力電圧Ｖｏは、コイルＬ１と容量Ｃ２
で平滑化される。その結果、直流電源Ｖｃｃにパルス電
源Ｅ１のデューティー比をかけた電圧と出力電圧Ｖｏが
ほぼ等しくなる。
【００１１】パルス電源Ｅ１が高レベルとなり、トラン
ジスタＱ１をオフさせるときは、パルス電源Ｅ１の正方
向の微分波形がトランジスタＱ２のベースに加わり、ト
ランジスタＱ２を急速にオンさせてトランジスタＱ１の
ベース電流を引き抜き、トランジスタＱ１のオフを高速
化させる。トランジスタＱ１がオフした後に、トランジ
スタＱ２も図５の抵抗Ｒ４により、ベース電流を引き抜
かれオフする。また、パルス電源Ｅ１が低レベルとな
り、トランジスタＱ１がオンする時は、図５の容量Ｃ１
と抵抗Ｒ３により、トランジスタＱ２のベースにパルス
電源Ｅ１の負方向の微分波形が印加される。トランジス
タＱ２はオフしているので、図５のダイオードＤ１がオ
ンし、トランジスタＱ１のベースにパルス電源Ｅ１の負
方向の微分波形が印加され、トランジスタＱ１のオンを
高速化する。
ジスタＱ１をオフさせるときは、パルス電源Ｅ１の正方
向の微分波形がトランジスタＱ２のベースに加わり、ト
ランジスタＱ２を急速にオンさせてトランジスタＱ１の
ベース電流を引き抜き、トランジスタＱ１のオフを高速
化させる。トランジスタＱ１がオフした後に、トランジ
スタＱ２も図５の抵抗Ｒ４により、ベース電流を引き抜
かれオフする。また、パルス電源Ｅ１が低レベルとな
り、トランジスタＱ１がオンする時は、図５の容量Ｃ１
と抵抗Ｒ３により、トランジスタＱ２のベースにパルス
電源Ｅ１の負方向の微分波形が印加される。トランジス
タＱ２はオフしているので、図５のダイオードＤ１がオ
ンし、トランジスタＱ１のベースにパルス電源Ｅ１の負
方向の微分波形が印加され、トランジスタＱ１のオンを
高速化する。
【００１２】次に、図６の負荷ＺＬに図３に示すものが
接続された場合、フライバック電源となる。直流電源Ｖ
ｃｃと負荷ＺＬ内のトランスＴ１の片方の入力端子とを
接続し、トランスＴ１の他方の入力端をトランジスタＱ
１のコレクタに接続する。図３の負荷ＺＬ内の接続は、
トランスＴ１の出力端の片方はダイオードＤ３のアノー
ドに接続し、ダイオードＤ３のカソードは容量Ｃ２と負
荷抵抗ＲＬに接続する。トランスＴ１の出力端の他方と
容量Ｃ２と負荷抵抗ＲＬの他方を接続する。
接続された場合、フライバック電源となる。直流電源Ｖ
ｃｃと負荷ＺＬ内のトランスＴ１の片方の入力端子とを
接続し、トランスＴ１の他方の入力端をトランジスタＱ
１のコレクタに接続する。図３の負荷ＺＬ内の接続は、
トランスＴ１の出力端の片方はダイオードＤ３のアノー
ドに接続し、ダイオードＤ３のカソードは容量Ｃ２と負
荷抵抗ＲＬに接続する。トランスＴ１の出力端の他方と
容量Ｃ２と負荷抵抗ＲＬの他方を接続する。
【００１３】図６の接続は、パルス電源Ｅ１とトランジ
スタＱ１のベースとを抵抗Ｒ１で接続し、トランジスタ
Ｑ１のエミッタとベースとを抵抗Ｒ２で接続する。パル
ス電源Ｅ１とトランジスタＱ２のベースとを抵抗Ｒ３と
容量Ｃ１で直列接続し、トランジスタＱ２のエミッタと
ベースとを抵抗Ｒ４とダイオードＤ１で並列接続する。
そしてトランジスタＱ１のエミッタとトランジスタＱ２
のコレクタとを接続し、トランジスタＱ１のベースとト
ランジスタＱ２のソースとを接続する。
スタＱ１のベースとを抵抗Ｒ１で接続し、トランジスタ
Ｑ１のエミッタとベースとを抵抗Ｒ２で接続する。パル
ス電源Ｅ１とトランジスタＱ２のベースとを抵抗Ｒ３と
容量Ｃ１で直列接続し、トランジスタＱ２のエミッタと
ベースとを抵抗Ｒ４とダイオードＤ１で並列接続する。
そしてトランジスタＱ１のエミッタとトランジスタＱ２
のコレクタとを接続し、トランジスタＱ１のベースとト
ランジスタＱ２のソースとを接続する。
【００１４】以下この動作について説明する。図６のト
ランジスタＱ１がオンすると、図３のトランスＴ１の入
力端子の両端に、直流電圧Ｖｃｃが加わり、トランスＴ
１の１次巻線に電流が流れる。トランジスタＱ１がオフ
すると、トランスＴ１が電流を保とうとして、端子両端
にフライバックパルス電圧が生じ、図３のダイオードＤ
３がオンする。また、図３の負荷抵抗ＲＬに加わる出力
電圧Ｖｏは容量Ｃ２で平滑化される。その結果、トラン
ジスタＱ１のオン時間ＴＯＮとオフ時間ＴＯＦＦとの比
と、トランスＴ１の巻線ｎ１とｎ２との比と直流電源Ｖ
ｃｃとを掛けた電圧が、出力電圧Ｖｏとほぼ等しくな
る。 Ｖｏ≒Ｖｃｃ×（ＴＯＮ／ＴＯＦＦ）×（ｎ２／ｎ１）
ランジスタＱ１がオンすると、図３のトランスＴ１の入
力端子の両端に、直流電圧Ｖｃｃが加わり、トランスＴ
１の１次巻線に電流が流れる。トランジスタＱ１がオフ
すると、トランスＴ１が電流を保とうとして、端子両端
にフライバックパルス電圧が生じ、図３のダイオードＤ
３がオンする。また、図３の負荷抵抗ＲＬに加わる出力
電圧Ｖｏは容量Ｃ２で平滑化される。その結果、トラン
ジスタＱ１のオン時間ＴＯＮとオフ時間ＴＯＦＦとの比
と、トランスＴ１の巻線ｎ１とｎ２との比と直流電源Ｖ
ｃｃとを掛けた電圧が、出力電圧Ｖｏとほぼ等しくな
る。 Ｖｏ≒Ｖｃｃ×（ＴＯＮ／ＴＯＦＦ）×（ｎ２／ｎ１）
【００１５】図６内の動作は、図５の動作と極性が異な
るだけで、下記のようになる。パルス電源Ｅ１が低レベ
ルとなり、トランジスタＱ１をオフさせるときは、パル
ス電源Ｅ１の負方向の微分波形がトランジスタＱ２のベ
ースに加わり、トランジスタＱ２が急速にオンすること
により、トランジスタＱ１のベース電流を引き抜き、ト
ランジスタＱ１のオフを高速化させる。トランジスタＱ
１がオフした後に、トランジスタＱ２も抵抗Ｒ４により
ベース電流を引き抜かれオフする。また、パルス電源Ｅ
１が高レベルとなり、トランジスタＱ１がオンする時
は、容量Ｃ１と抵抗Ｒ３により、トランジスタＱ２のベ
ースにパルス電源Ｅ１の正方向の微分波形が印加され
る。トランジスタＱ２はオフしているので、ダイオード
Ｄ１がオンし、トランジスタＱ１のベースに、パルス電
源Ｅ１の正方向の微分波形が印加され、トランジスタＱ
１のオンを高速化する。
るだけで、下記のようになる。パルス電源Ｅ１が低レベ
ルとなり、トランジスタＱ１をオフさせるときは、パル
ス電源Ｅ１の負方向の微分波形がトランジスタＱ２のベ
ースに加わり、トランジスタＱ２が急速にオンすること
により、トランジスタＱ１のベース電流を引き抜き、ト
ランジスタＱ１のオフを高速化させる。トランジスタＱ
１がオフした後に、トランジスタＱ２も抵抗Ｒ４により
ベース電流を引き抜かれオフする。また、パルス電源Ｅ
１が高レベルとなり、トランジスタＱ１がオンする時
は、容量Ｃ１と抵抗Ｒ３により、トランジスタＱ２のベ
ースにパルス電源Ｅ１の正方向の微分波形が印加され
る。トランジスタＱ２はオフしているので、ダイオード
Ｄ１がオンし、トランジスタＱ１のベースに、パルス電
源Ｅ１の正方向の微分波形が印加され、トランジスタＱ
１のオンを高速化する。
【００１６】実施例特有の効果としては、Ｑ１、Ｑ２が
バイポーラトランジスタの場合、トランジスタＱ１のベ
ース、エミッタ間逆耐圧は、ダイオードＤ１とトランジ
スタＱ２のベース・コレクタ接合により保護される。Ｑ
１、Ｑ２がＭＯＳ・ＦＥＴの場合は、ＭＯＳ・ＦＥＴ、
Ｑ１のゲート、ソース間逆耐圧はＭＯＳ・ＦＥＴ、Ｑ２
の寄生ダイオードにより保護される。その結果、容量Ｃ
１と抵抗Ｒ３のインピーダンスが下げられ、パルス電源
Ｅ１の微分波形の強度が増やせる。また、ダイオードＤ
１にトランジスタのベース、エミッタ接合を用いれば、
ダイオードＤ１とトランジスタＱ２とは、チップトラン
ジスタアレイで実現でき、損失が少ない事と合わせて、
高密度実装が容易になる。
バイポーラトランジスタの場合、トランジスタＱ１のベ
ース、エミッタ間逆耐圧は、ダイオードＤ１とトランジ
スタＱ２のベース・コレクタ接合により保護される。Ｑ
１、Ｑ２がＭＯＳ・ＦＥＴの場合は、ＭＯＳ・ＦＥＴ、
Ｑ１のゲート、ソース間逆耐圧はＭＯＳ・ＦＥＴ、Ｑ２
の寄生ダイオードにより保護される。その結果、容量Ｃ
１と抵抗Ｒ３のインピーダンスが下げられ、パルス電源
Ｅ１の微分波形の強度が増やせる。また、ダイオードＤ
１にトランジスタのベース、エミッタ接合を用いれば、
ダイオードＤ１とトランジスタＱ２とは、チップトラン
ジスタアレイで実現でき、損失が少ない事と合わせて、
高密度実装が容易になる。
【００１７】
【発明の効果】本発明によれば、スイッチング回路を構
成するトランジスタのドライブ電流の平均値を増加させ
る事なく、小容量のトランジスタ、ダイオード、抵抗、
容量の追加で、スイッチング用トランジスタのオン、オ
フともに高速化できるため、大電流高周波スイッチング
回路の損失が低減できる。そのため、スイッチング電源
や高画素ＣＣＤドライブ回路の低消費電力化、小型化ま
たは温度上昇の低下による長寿命化が図れる。
成するトランジスタのドライブ電流の平均値を増加させ
る事なく、小容量のトランジスタ、ダイオード、抵抗、
容量の追加で、スイッチング用トランジスタのオン、オ
フともに高速化できるため、大電流高周波スイッチング
回路の損失が低減できる。そのため、スイッチング電源
や高画素ＣＣＤドライブ回路の低消費電力化、小型化ま
たは温度上昇の低下による長寿命化が図れる。
【図１】本発明の全体構成を示すブロック図。
【図２】本発明のスイッチング回路の負荷ＺLの一実施
例の回路図。
例の回路図。
【図３】本発明のスイッチング回路の負荷ＺLの他の実
施例の回路図。
施例の回路図。
【図４】本発明のスイッチング回路のＣＣＤドライブ回
路適用例のブロック図。
路適用例のブロック図。
【図５】本発明の一実施例を示す回路図。
【図６】本発明の他の実施例を示す回路図。
【図７】従来技術を示す回路図。
【図８】本発明の実施例に用いる素子の一例を示す図。
【図９】本発明の実施例に用いる素子の一例を示す図。
【図１０】本発明の実施例に用いる素子の一例を示す図
である。
である。
Ｖcc，Ｖcc1，Ｖcc2 直流電源 ＺL 負荷 ＳＷ１，ＳＷ２ スイッチング回路 Ｅ１ パルス電源 Ｑ１，Ｑ２ トランジスタ Ｄ１，Ｄ２，Ｄ３ ダイオード
Claims (1)
- 【請求項１】 電源を開閉する第１のトランジスタのベ
ースあるいはゲート等の電極に該第１のトランジスタと
逆極性の第２のトランジスタのエミッタあるいはソース
等の電極と抵抗を介してパルス電源とを接続し、上記第
２のトランジスタのベースあるいはゲート等の電極には
上記パルス電源の微分波形を容量結合で印加し、上記第
１のトランジスタのベースあるいはゲート等の電極と上
記第２のトランジスタのベースあるいはゲート等の電極
とを抵抗とダイオードとで並列接続したことを特徴とす
るスイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3299745A JP2947998B2 (ja) | 1991-10-18 | 1991-10-18 | スイッチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3299745A JP2947998B2 (ja) | 1991-10-18 | 1991-10-18 | スイッチング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05110400A JPH05110400A (ja) | 1993-04-30 |
| JP2947998B2 true JP2947998B2 (ja) | 1999-09-13 |
Family
ID=17876462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3299745A Expired - Lifetime JP2947998B2 (ja) | 1991-10-18 | 1991-10-18 | スイッチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2947998B2 (ja) |
-
1991
- 1991-10-18 JP JP3299745A patent/JP2947998B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05110400A (ja) | 1993-04-30 |
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