JPH0746836A - スイッチング電源回路 - Google Patents
スイッチング電源回路Info
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- JPH0746836A JPH0746836A JP5208982A JP20898293A JPH0746836A JP H0746836 A JPH0746836 A JP H0746836A JP 5208982 A JP5208982 A JP 5208982A JP 20898293 A JP20898293 A JP 20898293A JP H0746836 A JPH0746836 A JP H0746836A
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- mos fet
- mos
- drive
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- Inverter Devices (AREA)
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Abstract
(57)【要約】
【目的】 ＭＯＳ ＦＥＴをスイッチ素子としたスイッ
チング電源回路において、ＭＯＳ ＦＥＴのゲート駆動
電圧を小さくしてＭＯＳ ＦＥＴのドライブ損失を低減
し、かつ、ゲートを保護する。 【構成】 駆動電源ＶｄとグランドＧＮＤ間にトーテム
ポール回路１を接続する。このトーテムポール回路１の
コレクタ接続部Ａをゲート入力コンデンサＣ１を介して
ＭＯＳ ＦＥＴＱ１のゲート側に接続する。ゲート入力
コンデンサＣ１とＭＯＳ ＦＥＴＱ１のゲート側が直列
に接続しているので、ＭＯＳ ＦＥＴＱ１の見かけ上の
入力容量は小さくなり、ＭＯＳ ＦＥＴＱ１のドライブ
損失は小さくされ、さらに、ＭＯＳ ＦＥＴＱ１のゲー
ト駆動電圧は駆動電圧Ｖｄよりも小さくなり、ＭＯＳ
ＦＥＴＱ１のゲートは保護される。
チング電源回路において、ＭＯＳ ＦＥＴのゲート駆動
電圧を小さくしてＭＯＳ ＦＥＴのドライブ損失を低減
し、かつ、ゲートを保護する。 【構成】 駆動電源ＶｄとグランドＧＮＤ間にトーテム
ポール回路１を接続する。このトーテムポール回路１の
コレクタ接続部Ａをゲート入力コンデンサＣ１を介して
ＭＯＳ ＦＥＴＱ１のゲート側に接続する。ゲート入力
コンデンサＣ１とＭＯＳ ＦＥＴＱ１のゲート側が直列
に接続しているので、ＭＯＳ ＦＥＴＱ１の見かけ上の
入力容量は小さくなり、ＭＯＳ ＦＥＴＱ１のドライブ
損失は小さくされ、さらに、ＭＯＳ ＦＥＴＱ１のゲー
ト駆動電圧は駆動電圧Ｖｄよりも小さくなり、ＭＯＳ
ＦＥＴＱ１のゲートは保護される。
Description
【０００１】
【産業上の利用分野】本発明は、パソコン等の電子機器
に使用されるスイッチング電源回路に関するものであ
る。
に使用されるスイッチング電源回路に関するものであ
る。
【０００２】
【従来の技術】スイッチ素子としてＭＯＳ ＦＥＴ（電
界効果トランジスタ）を用いたスイッチング電源回路の
第１の従来例の部分構成が図５に示されている。同図に
おいて、駆動電源ＶｄとグランドＧＮＤ間には、ｐｎｐ
形の第１のトランジスタＱ３と、ｎｐｎ形の第２のトラ
ンジスタＱ４とのそれぞれのコレクタ同士を接続して構
成されるトーテムポール回路１が接続されており、各ト
ランジスタＱ３，Ｑ４のコレクタ接続部分Ａは、スイッ
チ素子としてのＭＯＳ ＦＥＴＱ１のゲート側に抵抗体
Ｒ２を介して接続されている。トーテムポール回路１
は、ＭＯＳ ＦＥＴＱ１のオン・オフドライブを高速に
行うためのものである。ＭＯＳ ＦＥＴＱ１のゲート−
ソース間にはゲート保護用の抵抗体Ｒ１が接続されてい
る。ドライブ信号発生回路２は、スイッチング電源回路
から出力される電圧が常に一定となるようトーテムポー
ル回路１を介してＭＯＳ ＦＥＴＱ１をスイッチ駆動
し、ＭＯＳ ＦＥＴＱ１のオン・オフのタイミングやパ
ルス幅を制御する。
界効果トランジスタ）を用いたスイッチング電源回路の
第１の従来例の部分構成が図５に示されている。同図に
おいて、駆動電源ＶｄとグランドＧＮＤ間には、ｐｎｐ
形の第１のトランジスタＱ３と、ｎｐｎ形の第２のトラ
ンジスタＱ４とのそれぞれのコレクタ同士を接続して構
成されるトーテムポール回路１が接続されており、各ト
ランジスタＱ３，Ｑ４のコレクタ接続部分Ａは、スイッ
チ素子としてのＭＯＳ ＦＥＴＱ１のゲート側に抵抗体
Ｒ２を介して接続されている。トーテムポール回路１
は、ＭＯＳ ＦＥＴＱ１のオン・オフドライブを高速に
行うためのものである。ＭＯＳ ＦＥＴＱ１のゲート−
ソース間にはゲート保護用の抵抗体Ｒ１が接続されてい
る。ドライブ信号発生回路２は、スイッチング電源回路
から出力される電圧が常に一定となるようトーテムポー
ル回路１を介してＭＯＳ ＦＥＴＱ１をスイッチ駆動
し、ＭＯＳ ＦＥＴＱ１のオン・オフのタイミングやパ
ルス幅を制御する。
【０００３】図６には、同期整流型のスイッチング電源
回路の第２の従来例が示されており、この回路は、共振
リセットフォワードコンバータと呼ばれる構成となって
いる。同図において、トランスＴ１の一次側は入力回
路、二次側は出力回路となっており、トランスＴ１の一
次コイルＮ１の巻き終わり側は駆動電源Ｖinに接続され
ており、一次コイルＮ１の巻き始め側と入力側グランド
ＧＮＤ１間には、スイッチ素子としての第１のＭＯＳ
ＦＥＴＱ１が接続されている。第１のＭＯＳ ＦＥＴＱ
１のドレイン−ソース間には、等価的に共振コンデンサ
Ｃ３が並列に接続されている。
回路の第２の従来例が示されており、この回路は、共振
リセットフォワードコンバータと呼ばれる構成となって
いる。同図において、トランスＴ１の一次側は入力回
路、二次側は出力回路となっており、トランスＴ１の一
次コイルＮ１の巻き終わり側は駆動電源Ｖinに接続され
ており、一次コイルＮ１の巻き始め側と入力側グランド
ＧＮＤ１間には、スイッチ素子としての第１のＭＯＳ
ＦＥＴＱ１が接続されている。第１のＭＯＳ ＦＥＴＱ
１のドレイン−ソース間には、等価的に共振コンデンサ
Ｃ３が並列に接続されている。
【０００４】一方、トランスＴ１の二次側にもスイッチ
素子として機能する第２のＭＯＳＦＥＴＱ２が設けられ
ている。この第２のＭＯＳ ＦＥＴＱ２のゲート側を直
接トランスＴ１の二次コイルＮ２の巻き終わり側Ａに接
続すると、ＭＯＳ ＦＥＴＱ２のゲートに過電圧が加わ
るので、二次コイルＮ２に中間タップＰを設けて二次コ
イルＮ２を第１のコイルＮ12と第２のコイルＮ13に分割
し、中間タップＰにＭＯＳ ＦＥＴＱ２のゲート側を接
続している。
素子として機能する第２のＭＯＳＦＥＴＱ２が設けられ
ている。この第２のＭＯＳ ＦＥＴＱ２のゲート側を直
接トランスＴ１の二次コイルＮ２の巻き終わり側Ａに接
続すると、ＭＯＳ ＦＥＴＱ２のゲートに過電圧が加わ
るので、二次コイルＮ２に中間タップＰを設けて二次コ
イルＮ２を第１のコイルＮ12と第２のコイルＮ13に分割
し、中間タップＰにＭＯＳ ＦＥＴＱ２のゲート側を接
続している。
【０００５】この第２のＭＯＳ ＦＥＴＱ２のドレイン
側は二次コイルＮ２の巻き始め側に接続されている。Ｍ
ＯＳ ＦＥＴＱ２のドレイン−ソース間には、ダイオー
ドＤ１が接続されており、このダイオードＤ１に順方向
電圧が加わる期間に、ＭＯＳＦＥＴＱ２がオンされるこ
とにより同期整流が行われるよう構成されている。ま
た、ＭＯＳ ＦＥＴＱ２のソース側には、フライホィー
ルダイオードＤ２のアノード側が接続され、このフライ
ホィールダイオードＤ２のカソード側は二次コイルＮ２
の巻き終わり側が接続されている。さらに、フライホィ
ールダイオードＤ２のアノード側とＭＯＳ ＦＥＴＱ２
のゲート側はゲート保護用の抵抗体Ｒ１により接続され
ている。
側は二次コイルＮ２の巻き始め側に接続されている。Ｍ
ＯＳ ＦＥＴＱ２のドレイン−ソース間には、ダイオー
ドＤ１が接続されており、このダイオードＤ１に順方向
電圧が加わる期間に、ＭＯＳＦＥＴＱ２がオンされるこ
とにより同期整流が行われるよう構成されている。ま
た、ＭＯＳ ＦＥＴＱ２のソース側には、フライホィー
ルダイオードＤ２のアノード側が接続され、このフライ
ホィールダイオードＤ２のカソード側は二次コイルＮ２
の巻き終わり側が接続されている。さらに、フライホィ
ールダイオードＤ２のアノード側とＭＯＳ ＦＥＴＱ２
のゲート側はゲート保護用の抵抗体Ｒ１により接続され
ている。
【０００６】また、フライホィールダイオードＤ２の両
端間には、第１のインダクタＬ１と平滑コンデンサＣ２
との直列回路が接続されている。そして、出力回路の出
力端ＶOUT と出力側グランドＧＮＤ２間には、抵抗体Ｒ
２，Ｒ３の直列回路が接続されており、この抵抗体Ｒ
２，Ｒ３に抵抗分割されて取り出される出力電圧の検出
電圧が制御回路３に加えられている。
端間には、第１のインダクタＬ１と平滑コンデンサＣ２
との直列回路が接続されている。そして、出力回路の出
力端ＶOUT と出力側グランドＧＮＤ２間には、抵抗体Ｒ
２，Ｒ３の直列回路が接続されており、この抵抗体Ｒ
２，Ｒ３に抵抗分割されて取り出される出力電圧の検出
電圧が制御回路３に加えられている。
【０００７】制御回路３は、出力電圧の検出信号を受
け、出力電圧が一定になるように第１のＭＯＳ ＦＥＴ
Ｑ１のオン・オフのタイミングおよびパルス幅を制御す
るものである。
け、出力電圧が一定になるように第１のＭＯＳ ＦＥＴ
Ｑ１のオン・オフのタイミングおよびパルス幅を制御す
るものである。
【０００８】
【発明が解決しようとする課題】第１の従来例におい
て、ＭＯＳ ＦＥＴＱ１をオンさせるときには、第１の
トランジスタＱ３はオンとなり、第２のトランジスタＱ
４がオフとなっており、ＭＯＳ ＦＥＴＱ１の寄生容量
Ｃi に駆動電源Ｖｄから第１のトランジスタＱ３を通る
経路で充電が行われる。このスイッチ素子Ｑ１がオン時
のドライブ損失ＰCは、
て、ＭＯＳ ＦＥＴＱ１をオンさせるときには、第１の
トランジスタＱ３はオンとなり、第２のトランジスタＱ
４がオフとなっており、ＭＯＳ ＦＥＴＱ１の寄生容量
Ｃi に駆動電源Ｖｄから第１のトランジスタＱ３を通る
経路で充電が行われる。このスイッチ素子Ｑ１がオン時
のドライブ損失ＰCは、
【０００９】ＰC ＝Ｃi ・（Ｖｄ）2 ・ｆSW／２
【００１０】と表される。また、ＭＯＳ ＦＥＴＱ１を
オフさせるときは、第１のトランジスタＱ３はオフとな
り、第２のトランジスタＱ４はオンとなっており、ＭＯ
ＳＦＥＴＱ１の寄生容量Ｃi に充電されたエネルギが、
ＭＯＳ ＦＥＴＱ１から抵抗体Ｒ１と第２のトランジス
タＱ４を経てグランドＧＮＤに至る経路で放電する。こ
のＭＯＳ ＦＥＴＱ１のオフ時のドライブ損失ＰD はＰ
C と同じ値であり、結局、ＭＯＳ ＦＥＴＱ１がオン・
オフするときのドライブ損失ＰDRは、
オフさせるときは、第１のトランジスタＱ３はオフとな
り、第２のトランジスタＱ４はオンとなっており、ＭＯ
ＳＦＥＴＱ１の寄生容量Ｃi に充電されたエネルギが、
ＭＯＳ ＦＥＴＱ１から抵抗体Ｒ１と第２のトランジス
タＱ４を経てグランドＧＮＤに至る経路で放電する。こ
のＭＯＳ ＦＥＴＱ１のオフ時のドライブ損失ＰD はＰ
C と同じ値であり、結局、ＭＯＳ ＦＥＴＱ１がオン・
オフするときのドライブ損失ＰDRは、
【００１１】 ＰDR＝ＰD ＋ＰC ＝（Ｃi ・（Ｖｄ）2 ・ｆSW／２）・２＝Ｃi ・（Ｖｄ）2 ・ｆSW ・・・・・（１）
【００１２】と表され、駆動電圧Ｖｄに大きく依存して
いることがわかる。
いることがわかる。
【００１３】一方、この駆動電圧Ｖｄは、電源効率が最
も高くなるように最適な値に、例えば、８〜10Ｖに設定
すれば、このとき、ＭＯＳ ＦＥＴＱ１のスイッチング
電力損失や、ＭＯＳ ＦＥＴＱ１のオン抵抗による電圧
降下分としての導通損失や、前記したドライブ損失ＰDR
は最も小さくなる。
も高くなるように最適な値に、例えば、８〜10Ｖに設定
すれば、このとき、ＭＯＳ ＦＥＴＱ１のスイッチング
電力損失や、ＭＯＳ ＦＥＴＱ１のオン抵抗による電圧
降下分としての導通損失や、前記したドライブ損失ＰDR
は最も小さくなる。
【００１４】しかしながら、回路設計の都合上、最適な
ドライブ電圧を供給できない場合もある。例えば、図１
の従来例においては、ドライブ信号発生回路２に組み込
まれている集積回路等を駆動させるには、12〜15Ｖもの
電圧が必要であり、上記のように、駆動電圧Ｖｄを最適
値８〜10Ｖに設定すると、ドライブ信号発生回路２が作
動しなくなるため、駆動電圧を15Ｖと大きく設定する必
要があり、このときドライブ損失ＰDRは、前記式（１）
に示すよう駆動電圧の２乗に比例して大きくなるため、
非常に大きなドライブ損失となり、電源効率が低下する
という問題があった。例えば、駆動電圧Ｖｄ＝15Ｖ、Ｍ
ＯＳ ＦＥＴＱ１の入力容量Ｃi ＝1000pF、スイッチン
グ周波数ｆSW＝500 KHZ とすると、ドライブ損失Ｐ
DRは、
ドライブ電圧を供給できない場合もある。例えば、図１
の従来例においては、ドライブ信号発生回路２に組み込
まれている集積回路等を駆動させるには、12〜15Ｖもの
電圧が必要であり、上記のように、駆動電圧Ｖｄを最適
値８〜10Ｖに設定すると、ドライブ信号発生回路２が作
動しなくなるため、駆動電圧を15Ｖと大きく設定する必
要があり、このときドライブ損失ＰDRは、前記式（１）
に示すよう駆動電圧の２乗に比例して大きくなるため、
非常に大きなドライブ損失となり、電源効率が低下する
という問題があった。例えば、駆動電圧Ｖｄ＝15Ｖ、Ｍ
ＯＳ ＦＥＴＱ１の入力容量Ｃi ＝1000pF、スイッチン
グ周波数ｆSW＝500 KHZ とすると、ドライブ損失Ｐ
DRは、
【００１５】ＰDR＝Ｃi ・（Ｖｄ）2 ・ｆSW＝1000×10
-12 ×（15）2 ×500 ×103 ＝0.113 Ｗとなる。
-12 ×（15）2 ×500 ×103 ＝0.113 Ｗとなる。
【００１６】一方、第２の従来例においては、第２のＭ
ＯＳ ＦＥＴＱ２のゲート側に高圧が加わらないよう
に、トランスＴ１の二次コイルＮ２に中間タップを設け
ているが、この中間タップを設ける作業が非常に煩雑な
ので、トランスＴ１の製造コストが高くなり、スイッチ
ング電源回路がコスト高となるという問題があった。
ＯＳ ＦＥＴＱ２のゲート側に高圧が加わらないよう
に、トランスＴ１の二次コイルＮ２に中間タップを設け
ているが、この中間タップを設ける作業が非常に煩雑な
ので、トランスＴ１の製造コストが高くなり、スイッチ
ング電源回路がコスト高となるという問題があった。
【００１７】本発明は、上記従来の課題を解決するため
になされたものであり、その目的は、スイッチ素子とし
てのＭＯＳ ＦＥＴのゲートに過電圧が加わらないよう
にしてゲートを保護し、かつ、ＭＯＳ ＦＥＴのドライ
ブ損失を小さく抑えることのできる低コストのスイッチ
ング電源回路を提供することである。
になされたものであり、その目的は、スイッチ素子とし
てのＭＯＳ ＦＥＴのゲートに過電圧が加わらないよう
にしてゲートを保護し、かつ、ＭＯＳ ＦＥＴのドライ
ブ損失を小さく抑えることのできる低コストのスイッチ
ング電源回路を提供することである。
【００１８】
【課題を解決するための手段】本発明は上記目的を達成
するために、次のように構成されている。すなわち、本
発明は、１個以上のＭＯＳ ＦＥＴをスイッチ素子とし
たスイッチング電源回路において、少くとも１個のＭＯ
Ｓ ＦＥＴのゲート側には該ＭＯＳ ＦＥＴのスイッチ
駆動を行うドライブ信号発生回路が設けられ、このドラ
イブ信号発生回路と該ＭＯＳ ＦＥＴのゲート間には、
該ＭＯＳ ＦＥＴの見かけ上の入力容量を小さくしてゲ
ート駆動電圧を低くするためのゲート入力コンデンサが
介設されていることを特徴として構成されている。
するために、次のように構成されている。すなわち、本
発明は、１個以上のＭＯＳ ＦＥＴをスイッチ素子とし
たスイッチング電源回路において、少くとも１個のＭＯ
Ｓ ＦＥＴのゲート側には該ＭＯＳ ＦＥＴのスイッチ
駆動を行うドライブ信号発生回路が設けられ、このドラ
イブ信号発生回路と該ＭＯＳ ＦＥＴのゲート間には、
該ＭＯＳ ＦＥＴの見かけ上の入力容量を小さくしてゲ
ート駆動電圧を低くするためのゲート入力コンデンサが
介設されていることを特徴として構成されている。
【００１９】
【作用】ドライブ信号発生回路とＭＯＳ ＦＥＴのゲー
ト側間に、ゲート入力コンデンサを介設しているので、
ＭＯＳ ＦＥＴの見かけ上の入力容量は小さくなる。そ
のため、ドライブ信号発生回路のスイッチ駆動によりＭ
ＯＳ ＦＥＴに加わるゲート駆動電圧は、ＭＯＳ ＦＥ
Ｔの見かけ上の入力容量が小さくされるに従って小さく
なり、ＭＯＳ ＦＥＴのゲートは保護される。また、ド
ライブ信号発生回路のスイッチ駆動により、ＭＯＳ Ｆ
ＥＴにおけるドライブ損失も、ＭＯＳ ＦＥＴの見かけ
上の入力容量が小さくされるに従って小さく抑えられ
る。
ト側間に、ゲート入力コンデンサを介設しているので、
ＭＯＳ ＦＥＴの見かけ上の入力容量は小さくなる。そ
のため、ドライブ信号発生回路のスイッチ駆動によりＭ
ＯＳ ＦＥＴに加わるゲート駆動電圧は、ＭＯＳ ＦＥ
Ｔの見かけ上の入力容量が小さくされるに従って小さく
なり、ＭＯＳ ＦＥＴのゲートは保護される。また、ド
ライブ信号発生回路のスイッチ駆動により、ＭＯＳ Ｆ
ＥＴにおけるドライブ損失も、ＭＯＳ ＦＥＴの見かけ
上の入力容量が小さくされるに従って小さく抑えられ
る。
【００２０】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。なお、本実施例の説明において、従来例と同一の
名称部分には同一符号を付し、その詳細な重複説明は省
略する。図１には、本発明に係るスイッチング電源回路
の第１の実施例が示されている。この実施例は第１の従
来例に対応するものであり、この実施例が第１の従来例
と異なるところは、トーテムポール回路１とスイッチ素
子としてのＭＯＳＦＥＴＱ１のゲート側との間、つま
り、ドライブ信号発生回路２とＭＯＳ ＦＥＴＱ１のゲ
ート側との間に、第１の従来例では抵抗体Ｒ２を直列に
接続したが、この実施例ではゲート入力コンデンサＣ１
を直列に接続したことであり、さらに、この実施例では
ＭＯＳ ＦＥＴＱ１のゲート保護用の抵抗体Ｒ１と並列
にダイオードＤ１を接続したことである。その他の構成
は前記第１の従来例と同様である。つまり、この実施例
ではＭＯＳ ＦＥＴＱ１のゲート側にゲート入力コンデ
ンサＣ１を直列に接続することによって、ＭＯＳ ＦＥ
ＴＱ１の見かけ上の入力容量を小さくするようにしてい
る。
する。なお、本実施例の説明において、従来例と同一の
名称部分には同一符号を付し、その詳細な重複説明は省
略する。図１には、本発明に係るスイッチング電源回路
の第１の実施例が示されている。この実施例は第１の従
来例に対応するものであり、この実施例が第１の従来例
と異なるところは、トーテムポール回路１とスイッチ素
子としてのＭＯＳＦＥＴＱ１のゲート側との間、つま
り、ドライブ信号発生回路２とＭＯＳ ＦＥＴＱ１のゲ
ート側との間に、第１の従来例では抵抗体Ｒ２を直列に
接続したが、この実施例ではゲート入力コンデンサＣ１
を直列に接続したことであり、さらに、この実施例では
ＭＯＳ ＦＥＴＱ１のゲート保護用の抵抗体Ｒ１と並列
にダイオードＤ１を接続したことである。その他の構成
は前記第１の従来例と同様である。つまり、この実施例
ではＭＯＳ ＦＥＴＱ１のゲート側にゲート入力コンデ
ンサＣ１を直列に接続することによって、ＭＯＳ ＦＥ
ＴＱ１の見かけ上の入力容量を小さくするようにしてい
る。
【００２１】次に、上記構成の第１の実施例の回路動作
を図２に示すタイムチャートを用いて説明する。この実
施例において、スイッチング周波数ｆSWは、500 KHZ 、
ゲート入力コンデンサの容量Ｃ１は1500pF、駆動電圧Ｖ
ｄは15Ｖ、ＭＯＳ ＦＥＴＱ１の寄生容量Ｃi はゲート
−ソース間電圧等によって変化するが、説明を簡略化す
るためにＣi ＝1000pFとし、また、ダイオードＤ１の順
方向の電圧降下は零とする。
を図２に示すタイムチャートを用いて説明する。この実
施例において、スイッチング周波数ｆSWは、500 KHZ 、
ゲート入力コンデンサの容量Ｃ１は1500pF、駆動電圧Ｖ
ｄは15Ｖ、ＭＯＳ ＦＥＴＱ１の寄生容量Ｃi はゲート
−ソース間電圧等によって変化するが、説明を簡略化す
るためにＣi ＝1000pFとし、また、ダイオードＤ１の順
方向の電圧降下は零とする。
【００２２】この実施例において、ＭＯＳ ＦＥＴＱ１
のゲート側には、ゲート入力コンデンサＣ１が直列に接
続されているので、トーテムポール回路１によって充放
電されるＭＯＳ ＦＥＴＱ１の見かけ上の入力容量Ｃa
は、
のゲート側には、ゲート入力コンデンサＣ１が直列に接
続されているので、トーテムポール回路１によって充放
電されるＭＯＳ ＦＥＴＱ１の見かけ上の入力容量Ｃa
は、
【００２３】 Ｃa ＝Ｃ１・Ｃi ／（Ｃ１＋Ｃi ）＝（1500×10-12 ×1000×10-12 ）／（15 00×10-12 ＋1000×10-12 ）＝600 ×10-12 （Ｆ）＝600 （pF）
【００２４】となる。このように、ＭＯＳ ＦＥＴＱ１
の見かけ上の入力容量600 pFは、ＭＯＳ ＦＥＴＱ１の
寄生容量Ｃi ＝1000pFに比べて低減されている。
の見かけ上の入力容量600 pFは、ＭＯＳ ＦＥＴＱ１の
寄生容量Ｃi ＝1000pFに比べて低減されている。
【００２５】つまり、ＭＯＳ ＦＥＴＱ１におけるドラ
イブ損失ＰDRは、
イブ損失ＰDRは、
【００２６】 ＰDR＝Ｃa ・（Ｖｄ）2 ｆSW＝600 ×10-12 ×（15）2 ×500 ×103 ＝0.068 （Ｗ）
【００２７】となり、前記第１の従来例の場合における
ＭＯＳ ＦＥＴＱ１のドライブ損失ＰDR＝0.113 （Ｗ）
に比べて低減している。なお、このときＭＯＳ ＦＥＴ
Ｑ１のゲート−ソース間に加わるゲート駆動電圧のピー
ク時の電圧Ｖgpは、
ＭＯＳ ＦＥＴＱ１のドライブ損失ＰDR＝0.113 （Ｗ）
に比べて低減している。なお、このときＭＯＳ ＦＥＴ
Ｑ１のゲート−ソース間に加わるゲート駆動電圧のピー
ク時の電圧Ｖgpは、
【００２８】 Ｖgp＝Ｖｄ・Ｃ１／（Ｃ１＋Ｃi ）＝15×1500／2500＝9.0 （Ｖ）
【００２９】となる。すなわち、第２のトランジスタＱ
４のコレクタ−エミッタ間電圧が、図２の（ａ）に示さ
れるように、ピーク時で15Ｖとなっても、ＭＯＳ ＦＥ
ＴＱ１のゲート駆動電圧は同図の（ｂ）に示すように、
ピーク時で９Ｖであり、ＭＯＳ ＦＥＴＱ１のゲート側
には、従来のように15Ｖもの電圧が加わることはない。
４のコレクタ−エミッタ間電圧が、図２の（ａ）に示さ
れるように、ピーク時で15Ｖとなっても、ＭＯＳ ＦＥ
ＴＱ１のゲート駆動電圧は同図の（ｂ）に示すように、
ピーク時で９Ｖであり、ＭＯＳ ＦＥＴＱ１のゲート側
には、従来のように15Ｖもの電圧が加わることはない。
【００３０】このように、この実施例ではＭＯＳ ＦＥ
ＴＱ１のドライブ損失ＰDRは、従来に比べて低減されて
おり、電源効率は高くなる。
ＴＱ１のドライブ損失ＰDRは、従来に比べて低減されて
おり、電源効率は高くなる。
【００３１】図３には、本発明の第２の実施例が示され
ている。この実施例が前記第１の実施例と異なるところ
は、第１の実施例では、第１の抵抗体Ｒ１にダイオード
Ｄ１を並列接続させているが、この実施例では、ダイオ
ードＤ１を省略したことであり、その他の構成は前記第
１の実施例を同様である。
ている。この実施例が前記第１の実施例と異なるところ
は、第１の実施例では、第１の抵抗体Ｒ１にダイオード
Ｄ１を並列接続させているが、この実施例では、ダイオ
ードＤ１を省略したことであり、その他の構成は前記第
１の実施例を同様である。
【００３２】この実施例の場合には、デューティーが大
きくなったときにＭＯＳ ＦＥＴＱ１に加わるゲート駆
動電圧が下がる虞があるが、デューティーが小さいとき
には、このような簡易な回路構成にて前記第１の実施例
と近似した回路動作が行われ、前記第１の実施例と同様
な効果を奏することができる。
きくなったときにＭＯＳ ＦＥＴＱ１に加わるゲート駆
動電圧が下がる虞があるが、デューティーが小さいとき
には、このような簡易な回路構成にて前記第１の実施例
と近似した回路動作が行われ、前記第１の実施例と同様
な効果を奏することができる。
【００３３】図４には、本発明の第３の実施例が示され
ている。この実施例は図６に示す従来例に対応してお
り、第２の従来例を異なるところは、第２の従来例で
は、第２のＭＯＳ ＦＥＴＱ２のゲート側を二次コイル
Ｎ２の中間タップＰに接続したが、この実施例では、第
２のＭＯＳ ＦＥＴＱ２のゲート側をＭＯＳ ＦＥＴＱ
２の見かけ上の入力容量を小さくするゲート入力コンデ
ンサＣ１を介して、二次コイルＮ２の巻き終わり側に接
続しており、二次コイルＮ２には中間タップＰを設けて
いないことである。それ以外の構成は前記第２の従来例
と同様である。この実施例においては、ＭＯＳ ＦＥＴ
Ｑ２をスイッチ駆動するドライブ信号発生回路２は、図
４の点線で示すように、二次コイルＮ２の巻き終わり側
と、ゲート入力コンデンサＣ１の入力側と、フライホィ
ールダイオードＤ２のカソード側とより構成されてい
る。この場合、駆動電圧は通常24Ｖ以上で電源入力電圧
によって変化する。
ている。この実施例は図６に示す従来例に対応してお
り、第２の従来例を異なるところは、第２の従来例で
は、第２のＭＯＳ ＦＥＴＱ２のゲート側を二次コイル
Ｎ２の中間タップＰに接続したが、この実施例では、第
２のＭＯＳ ＦＥＴＱ２のゲート側をＭＯＳ ＦＥＴＱ
２の見かけ上の入力容量を小さくするゲート入力コンデ
ンサＣ１を介して、二次コイルＮ２の巻き終わり側に接
続しており、二次コイルＮ２には中間タップＰを設けて
いないことである。それ以外の構成は前記第２の従来例
と同様である。この実施例においては、ＭＯＳ ＦＥＴ
Ｑ２をスイッチ駆動するドライブ信号発生回路２は、図
４の点線で示すように、二次コイルＮ２の巻き終わり側
と、ゲート入力コンデンサＣ１の入力側と、フライホィ
ールダイオードＤ２のカソード側とより構成されてい
る。この場合、駆動電圧は通常24Ｖ以上で電源入力電圧
によって変化する。
【００３４】この実施例の場合には、ドライブ信号発生
回路２とＭＯＳ ＦＥＴＱ２の間にゲート入力コンデン
サＣ１が直列に接続されているため、フライホィールダ
イオードＤ２の端子間電圧が、ゲート入力コンデンサＣ
１により分圧されて低くされたゲート駆動電圧がＭＯＳ
ＦＥＴＱ２に加わることになる。
回路２とＭＯＳ ＦＥＴＱ２の間にゲート入力コンデン
サＣ１が直列に接続されているため、フライホィールダ
イオードＤ２の端子間電圧が、ゲート入力コンデンサＣ
１により分圧されて低くされたゲート駆動電圧がＭＯＳ
ＦＥＴＱ２に加わることになる。
【００３５】このように、第２の従来例の如く、ＭＯＳ
ＦＥＴＱ２のゲート側を二次コイルＮ２の中間タップ
Ｐに接続せずに、ＭＯＳ ＦＥＴＱ２のゲート側を直接
二次コイルＮ２の巻き終わり側Ａに接続しても、ＭＯＳ
ＦＥＴＱ２のゲート駆動電圧が低くされゲートが保護
される。したがって、第２の従来例のように、二次コイ
ルＮ２に中間タップＰを設けるために高い製造コストを
かける必要がなく、スイッチング電源回路を低コストに
提供できる。
ＦＥＴＱ２のゲート側を二次コイルＮ２の中間タップ
Ｐに接続せずに、ＭＯＳ ＦＥＴＱ２のゲート側を直接
二次コイルＮ２の巻き終わり側Ａに接続しても、ＭＯＳ
ＦＥＴＱ２のゲート駆動電圧が低くされゲートが保護
される。したがって、第２の従来例のように、二次コイ
ルＮ２に中間タップＰを設けるために高い製造コストを
かける必要がなく、スイッチング電源回路を低コストに
提供できる。
【００３６】また、ＭＯＳ ＦＥＴＱ２のゲート−ソー
ス間に加わるゲート駆動電圧は、スイッチ駆動されるの
に理想的な電圧となり、ＭＯＳ ＦＥＴＱ２のドライブ
損失も小さくなる。
ス間に加わるゲート駆動電圧は、スイッチ駆動されるの
に理想的な電圧となり、ＭＯＳ ＦＥＴＱ２のドライブ
損失も小さくなる。
【００３７】本発明は上記実施例に限定されることはな
く、様々な実施の態様を採り得る。例えば、上記各実施
例において、スイッチ素子をＭＯＳ ＦＥＴとして構成
したが、本明細書では、ＭＯＳ ＦＥＴを広い概念で用
いており、通常のＭＯＳ ＦＥＴを含むことは勿論、Ｉ
ＧＢＴ等も含んでおり、スイッチ素子にこのＩＧＢＴを
用いても上記各実施例同様の効果を奏する。
く、様々な実施の態様を採り得る。例えば、上記各実施
例において、スイッチ素子をＭＯＳ ＦＥＴとして構成
したが、本明細書では、ＭＯＳ ＦＥＴを広い概念で用
いており、通常のＭＯＳ ＦＥＴを含むことは勿論、Ｉ
ＧＢＴ等も含んでおり、スイッチ素子にこのＩＧＢＴを
用いても上記各実施例同様の効果を奏する。
【００３８】また、図４に示す第３の実施例において、
第２のＭＯＳ ＦＥＴＱ２のゲート側にのみゲート入力
コンデンサＣ１を接続したが、制御回路３を第１のＭＯ
ＳＦＥＴＱ１のドライブ信号発生回路とみなして、制御
回路３とＭＯＳ ＦＥＴＱ１のゲートとの間にもゲート
入力コンデンサを接続してもよい。この場合には、第２
のＭＯＳ ＦＥＴＱ２に加えて第１のＭＯＳ ＦＥＴＱ
１にも最適なゲート駆動電圧が加わり、ＭＯＳ ＦＥＴ
Ｑ１のドライブ損失は小さくなる。一般に、スイッチン
グ電源回路として、上記各実施例の他に様々な回路構成
を採り得ることができ、ＭＯＳ ＦＥＴからなる多数の
スイッチ素子が組み込んだスイッチング電源回路におい
て、少くとも１つのＭＯＳ ＦＥＴのゲート側にゲート
入力コンデンサを接続することにより、前記各実施例同
様にＭＯＳ ＦＥＴのドライブ損失を小さくでき、ま
た、ゲートを保護することができる。
第２のＭＯＳ ＦＥＴＱ２のゲート側にのみゲート入力
コンデンサＣ１を接続したが、制御回路３を第１のＭＯ
ＳＦＥＴＱ１のドライブ信号発生回路とみなして、制御
回路３とＭＯＳ ＦＥＴＱ１のゲートとの間にもゲート
入力コンデンサを接続してもよい。この場合には、第２
のＭＯＳ ＦＥＴＱ２に加えて第１のＭＯＳ ＦＥＴＱ
１にも最適なゲート駆動電圧が加わり、ＭＯＳ ＦＥＴ
Ｑ１のドライブ損失は小さくなる。一般に、スイッチン
グ電源回路として、上記各実施例の他に様々な回路構成
を採り得ることができ、ＭＯＳ ＦＥＴからなる多数の
スイッチ素子が組み込んだスイッチング電源回路におい
て、少くとも１つのＭＯＳ ＦＥＴのゲート側にゲート
入力コンデンサを接続することにより、前記各実施例同
様にＭＯＳ ＦＥＴのドライブ損失を小さくでき、ま
た、ゲートを保護することができる。
【００３９】
【発明の効果】本発明は、ドライブ信号発生回路とＭＯ
Ｓ ＦＥＴのゲート間にゲート入力コンデンサを介設し
ているので、ＭＯＳ ＦＥＴの見かけ上の入力容量は小
さくなるため、ＭＯＳ ＦＥＴのドライブ損失は小さく
なり、電源効率を高めることができる。また、ＭＯＳ
ＦＥＴのゲートに加わるスイッチ駆動電圧も小さくなっ
て、ＭＯＳ ＦＥＴのゲートの保護が図れる。
Ｓ ＦＥＴのゲート間にゲート入力コンデンサを介設し
ているので、ＭＯＳ ＦＥＴの見かけ上の入力容量は小
さくなるため、ＭＯＳ ＦＥＴのドライブ損失は小さく
なり、電源効率を高めることができる。また、ＭＯＳ
ＦＥＴのゲートに加わるスイッチ駆動電圧も小さくなっ
て、ＭＯＳ ＦＥＴのゲートの保護が図れる。
【図１】本発明に係るスイッチング電源回路の第１の実
施例を示す回路構成図である。
施例を示す回路構成図である。
【図２】同実施例におけるＭＯＳ ＦＥＴとトランジス
タに印加する電圧を示すタイムチャートである。
タに印加する電圧を示すタイムチャートである。
【図３】本発明の第２の実施例を示す回路構成図であ
る。
る。
【図４】本発明の第３の実施例を示す回路構成図であ
る。
る。
【図５】スイッチング制御回路の第１の従来例の部分構
成を示す説明図である。
成を示す説明図である。
【図６】同期整流型のスイッチング制御回路の第２の従
来例を示す説明図である。
来例を示す説明図である。
２ ドライブ信号発生回路 Ｑ１，Ｑ２ ＭＯＳ ＦＥＴ（スイッチ素子） Ｃ１ ゲート入力コンデンサ
Claims (1)
- 【請求項１】 １個以上のＭＯＳ ＦＥＴをスイッチ素
子としたスイッチング電源回路において、少くとも１個
のＭＯＳ ＦＥＴのゲート側には該ＭＯＳＦＥＴのスイ
ッチ駆動を行うドライブ信号発生回路が設けられ、この
ドライブ信号発生回路と該ＭＯＳ ＦＥＴのゲート間に
は、該ＭＯＳ ＦＥＴの見かけ上の入力容量を小さくし
てゲート駆動電圧を低くするためのゲート入力コンデン
サが介設されていることを特徴とするスイッチング電源
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5208982A JPH0746836A (ja) | 1993-07-29 | 1993-07-29 | スイッチング電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5208982A JPH0746836A (ja) | 1993-07-29 | 1993-07-29 | スイッチング電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0746836A true JPH0746836A (ja) | 1995-02-14 |
Family
ID=16565379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5208982A Pending JPH0746836A (ja) | 1993-07-29 | 1993-07-29 | スイッチング電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746836A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009272415A (ja) * | 2008-05-07 | 2009-11-19 | Toshiba Corp | 半導体装置 |
| CN103825436A (zh) * | 2014-03-18 | 2014-05-28 | 无锡研奥电子科技有限公司 | 一种高速大电流的功率场效应管驱动电路 |
| CN108879638A (zh) * | 2018-08-09 | 2018-11-23 | 浙江泰福泵业股份有限公司 | 峰值电压保护电路 |
| CN117674606A (zh) * | 2023-11-02 | 2024-03-08 | 山东航天电子技术研究所 | 一种适用于GaN功率器件的全国产化同步整流及驱动电路 |
-
1993
- 1993-07-29 JP JP5208982A patent/JPH0746836A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009272415A (ja) * | 2008-05-07 | 2009-11-19 | Toshiba Corp | 半導体装置 |
| CN103825436A (zh) * | 2014-03-18 | 2014-05-28 | 无锡研奥电子科技有限公司 | 一种高速大电流的功率场效应管驱动电路 |
| CN108879638A (zh) * | 2018-08-09 | 2018-11-23 | 浙江泰福泵业股份有限公司 | 峰值电压保护电路 |
| CN117674606A (zh) * | 2023-11-02 | 2024-03-08 | 山东航天电子技术研究所 | 一种适用于GaN功率器件的全国产化同步整流及驱动电路 |
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