JP4745043B2

JP4745043B2 - 電源回路

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Publication number: JP4745043B2
Application number: JP2005360454A
Authority: JP
Inventors: 和也鈴木; 敦木道
Original assignee: Origin Electric Co Ltd
Current assignee: Origin Electric Co Ltd
Priority date: 2005-12-14
Filing date: 2005-12-14
Publication date: 2011-08-10
Anticipated expiration: 2025-12-14
Also published as: JP2007166794A

Description

本発明は、同期整流式の整流回路を備える電源回路、特に整流素子として動作する電界効果トランジスタを駆動する駆動回路の構成に関する。

近年、電子機器の小型化に伴い、電子機器にエネルギーを供給する電源回路にも小型化が要請されている。この要請に応えるために、電源としてＤＣ／ＤＣコンバータ方式が用いられており、不図示のトランスの１次巻線に接続されるインバータ部によって直流電圧を高周波交流の電圧に一旦変換した後に電力損失の小さい同期整流方式の整流部で再び直流電圧に変換することが行われている。つまり、小型の電源で負荷に見合った十分なエネルギーを供給するためには、電源装置の高効率化が必要とされる。電源装置の高効率化を達成するために、整流回路としては電界効果トランジスタ（以下、ＦＥＴという。）を整流素子として用いる同期整流回路が広く知られている。

図示しないが、従来の同期整流回路は、トランスの２次巻線の一端に整流素子として動作するＦＥＴを直列に接続し、前記２次巻線の他端にその整流用ＦＥＴのゲートを接続することによって、整流用ＦＥＴを２次巻線に現出する電圧に同期させて駆動する回路が基本的なものとして広く知られている（例えば、特許文献１参照）。また、別の駆動方式として、トランスに第３の巻線を設け、その第３の巻線に生じる電圧をダイオードなどによって直流電圧に変換し、整流用ＦＥＴのゲートに印加して駆動する方式がある（例えば、特許文献２参照）。さらに、トランスに第３の巻線を設け、その第３の巻線に生じる電圧をダイオードなどによって直流電圧に変換し、その直流電圧をトランジスタを介して整流用ＦＥＴのゲートに印加して駆動する方式もある（例えば、特許文献３参照）。
特開２００３−１８９６２２公報特開２００３−１２５５７９公報特開２００３−１８９６０８公報

しかし、前掲特許文献１に記載されているような電源回路にあっては、トランスの２次巻線に発生する電圧で駆動しているので、出力電圧の大きさの影響を直接的に受け、特に出力電圧が低い、例えば３．３Ｖ以下の電源回路にあっては整流用ＦＥＴを駆動するための駆動電圧が不足することがあり、不足する駆動電圧でＦＥＴを駆動すると、ＦＥＴの電力損失が大きくなり、結果として電源回路全体の電力損失が大きくなる。逆に負荷電圧がかなり大きい場合には、制限抵抗器などによる駆動回路の損失が増大するという問題がある。また、更に駆動電圧が低い領域では整流用ＦＥＴがオンせず、同期整流動作が不可能になり、また駆動損失が大きくなるという問題がある。

次に、前掲特許文献１、２に記載されているような電源回路にあっては、トランスに第３の巻線を備え、第３の巻線に発生する電圧で整流用ＦＥＴを駆動しているので、第３の巻線の巻数を適切に選択することによって、出力電圧の影響を受けずに前掲の問題点は解決することができる。しかしながら、第３の巻線の電圧をダイオード又はダイオードとトランジスタなどを介して整流用ＦＥＴのゲートに印加しているだけであるので、１次巻線に直列に接続されているスイッチング素子がオンするとき、一方の整流用ＦＥＴのオフに遅れが生じ、電力損失が増えることがある。また、スイッチング素子がオフするときに他方の整流用ＦＥＴのオフが遅く、電力損失が増えることがある。

したがって、本発明は前述の問題点を解決し、簡単な構成の駆動回路でもって整流用ＦＥＴの動作を速めて電力損失を低減すると共に、定格出力電圧が低い電源回路であっても整流用ＦＥＴを飽和させてその電力損失を低減し、また、定格出力電圧がかなり高い場合でも第３の巻線の巻数を適切に選定することによって、特別の保護部材を備えることなく整流用ＦＥＴを破損することなく安定に動作させることを主目的としている。

第１の発明は、１次巻線と２次巻線と第３の巻線とを有するトランスと、前記１次巻線に直列に接続されているスイッチング半導体素子と、該スイッチング半導体素子を制御する制御回路と、前記２次巻線と直列に接続されている第１の整流素子と、前記２次巻線と前記第１の整流素子とに跨って接続されている第２の整流素子と、駆動回路と、前記第２の整流素子に跨って接続されている出力平滑用回路とを備える電源回路において、前記第１の整流素子及び前記第２の整流素子の少なくとも一方は整流用ＦＥＴとして働くＮチャネル型の電界効果トランジスタからなり、前記駆動回路は、前記電界効果トランジスタを駆動するものであって、前記第３の巻線と、該第３の巻線のそれぞれの端子にカソードが接続され、かつアノード同士が一緒に接続された第１のダイオードと第２のダイオードと、該第２のダイオードに並列で、かつ互いに直列に接続されたインダクタンス素子とインピーダンス素子とからなり、前記電界効果トランジスタのゲートは、前記第３の巻線の一方の端子又は他方の端子に接続され、前記電界効果トランジスタのソースは、前記第１のダイオード及び前記第２のアノード同士の接続側に接続され、前記スイッチング半導体素子がオフすることにより、前記第３の巻線から前記インダクタンス素子に流れていた電流がゼロになり、前記インダクタンス素子に蓄えられていたエネルギーは前記スイッチング半導体素子がオフすることで順バイアスされる前記第２のダイオードを流れ、該第２のダイオードの順方向電圧降下が前記電界効果トランジスタのゲート電圧をソース電圧よりも低下させることを特徴とする電源回路を提供する。

第２の発明は、１次巻線と２次巻線と第３の巻線とを有するトランスと、前記１次巻線に直列に接続されているスイッチング半導体素子と、該スイッチング半導体素子を制御する制御回路と、前記２次巻線と直列に接続されている第１の整流素子と、前記２次巻線と前記第１の整流素子とに跨って接続されている第２の整流素子と、駆動回路と、前記第２の整流素子に跨って接続されている出力平滑用回路とを備える電源回路において、前記第１の整流素子及び前記第２の整流素子の少なくとも一方は整流用ＦＥＴとして働くＰチャネル型の電界効果トランジスタからなり、前記駆動回路は、前記電界効果トランジスタを駆動するものであって、前記第３の巻線と、該第３の巻線のそれぞれの端子にアノードが接続され、かつカソード同士が一緒に接続された第１のダイオードと第２のダイオードと、該第２のダイオードに並列で、かつ互いに直列に接続されたインダクタンス素子とインピーダンス素子とからなり、前記電界効果トランジスタのゲートは、前記第３の巻線の一方の端子又は他方の端子に接続され、前記電界効果トランジスタのソースは、前記第１のダイオード及び前記第２のカソード同士の接続側に接続され、前記スイッチング半導体素子がオフすることにより、前記第３の巻線から前記インダクタンス素子に流れていた電流がゼロになり、前記インダクタンス素子に蓄えられていたエネルギーは前記スイッチング半導体素子がオフすることで順バイアスされる前記第２のダイオードを流れ、該第２のダイオードの順方向電圧降下が前記電界効果トランジスタのゲート電圧をソース電圧よりも高くすることを特徴とする電源回路を提供する。

本発明は、簡単な構成の駆動回路でもって整流用ＦＥＴのオフ動作を高速化して電力損失を低減すると共に、定格出力電圧が低い電源回路であっても整流用ＦＥＴを飽和させてその電力損失を低減し、また、定格出力電圧がかなり高い場合でも第３の巻線の巻数を適切に選定することによって、特別な保護部材を備えることなく整流用ＦＥＴを破損することなく安定かつ確実に動作する電源回路を提供することができる。

[実施形態１]
図１及び図２によって本発明に係る電源装置の実施形態１について説明する。図１はこの電源装置１００の回路構成を示す図、図２は電源装置１００の各部の電圧波形又は電流波形を示す図である。図１において、直流入力端子１と２とに直列にトランス３の１次巻線３ａとスイッチング用電界効果トランジスタ（以下、スイッチング用ＦＥＴという。）４とが直列に接続されている。スイッチング用ＦＥＴ４は一般的な電力用のＭＯＳＦＥＴなどであって、ボディダイオード（寄生ダイオード）を有するが、ボディダイオードは図示するのを省略する。直流入力端子１と２との間には、スイッチング用ＦＥＴ４を制御する制御回路５が接続されている。トランス３の２次巻線３ｂに直列に第１の整流素子として働く整流用ＦＥＴ６が接続され、トランス３の２次巻線３ｂと整流用ＦＥＴ６とに跨って第２の整流素子として働く整流用ＦＥＴ７が接続されている。整流用ＦＥＴ６、７はボディダイオード（寄生ダイオード）をそれぞれ有するが、ボディダイオードは図示するのを省略する。以下の実施形態でも同様である。

トランス３は、１次巻線３ａと２次巻線３ｂとに磁気的に結合されている第３の巻線３ｃを有する。第３の巻線３ｃは、負荷に要求される電圧、つまり２次巻線３ｂの巻数に関係なく、整流用ＦＥＴ６と７とを飽和させて好ましい状態でオンオフ動作を行わせるのに適した電圧を得ることができる巻数に設定されている。この第３の巻線３ｃには第１のダイオードＤ１と第２のダイオードＤ２とからなる整流回路８が接続されている。第１のダイオードＤ１は第３の巻線３ｃの一端ａにカソードが接続され、その他端ｂに第２のダイオードＤ２のカソードが接続され、アノード同士が互いに接続されている。また、第２のダイオードＤ２は第３の巻線３ｃと第１のダイオードＤ１とに跨って接続されている。整流回路８の出力側にはインダクタ９及びインピーダンス素子１０が接続されている。実施形態１ではインピーダンス素子１０は、互いに並列接続されているコンデンサ１０ａと抵抗１０ｂとからなる。そして、整流用ＦＥＴ６のゲートは第３の巻線３ｃの一端ｂに制限用抵抗１１を通して接続され、整流用ＦＥＴ７のゲートは第３の巻線３ｃの一端ａに制限用抵抗１２を通して接続されている。これら第３の巻線３ｃと整流回路８とインダクタ９とインピーダンス素子１０とは、整流用ＦＥＴ６、７を好ましい状態で動作させる駆動回路を構成する。

一般的な同期整流回路と同様に、整流用ＦＥＴ６、７の出力側には出力平滑回路を構成する平滑用チョークコイル１３と平滑用コンデンサ１４とが接続され、直流出力端子１５と１６との間には電圧検出回路１７及び負荷１８が接続されている。電圧検出回路１７により検出された電圧検出信号は、図示しないホトカプラ又はパルストランスのような１次−２次間を絶縁する絶縁回路１９を通して制御回路５に帰還信号として入力される。整流回路８のダイオードＤ１とＤ２とのアノード同士を接続した側は、配線２０によって通常接地される負側の直流出力端子１６に接続されると同時に、整流用ＦＥＴ６、７の一方の主端子であるソース端子に接続されている。なお、この実施形態１ではスイッチング用ＦＥＴ４をスイッチング半導体素子の一例として示しているが、トランジスタ、ＩＧＢＴなど他のスイッチング半導体素子でも勿論よい。

次に図２を用いて電源回路１００の動作について説明する。図示しない商用交流電源又は発電機の交流電圧を不図示の整流回路で直流に変換した直流電圧又は蓄電池から直流電圧が不図示の電源スイッチを通して直流入力端子１と２に印加されると、制御回路５がスイッチング用ＦＥＴ４に図２（Ａ）に示すような制御信号を与える。この制御回路５は一般的なものであり、出力電圧検出器１７からの出力電圧検出信号を受けて、出力電圧が一定になるようにスイッチング用ＦＥＴ４をパルス幅制御する。例えば時刻ｔ１で、制御回路５が図２（Ａ）に示すような制御信号をスイッチング用ＦＥＴ４のゲートーソース間に与え、スイッチング用ＦＥＴ４をオンさせたとする。この場合、スイッチング用ＦＥＴ４のドレインーソース間電圧Ｖｄ−ｓは、図２（Ｂ）に示すように十分に低い電圧値となり、トランス３の１次巻線３ａに電流が流れ、２次巻線３ｂには極性を示す黒点側に正の電圧が発生する。これと同時に、第３の巻線３ｃにも極性を示す黒点側、つまり端子ａに対して端子ｂが正となる電圧が発生する。この状態は制御信号が再びゼロになる時刻ｔ２まで続く。その電圧によって、整流回路８のダイオードＤ１は順バイアスされ、そのアノードーカソード間電圧Ｖａ−ｋは図２（Ｃ）に示すように低くなり、インダクタ９、インピーダンス素子１０及び整流回路８のダイオードＤ１を介して電流が流れる。これに伴って、インダクタ９及びインピーダンス素子１０の電圧が急速に上昇し、整流用ＦＥＴ６のゲートーソース間電圧Ｖｇ−ｓが図２（Ｄ）に示すように急激に上昇し、整流用ＦＥＴ６は急速にオンする。

これに伴い、時刻ｔ１−ｔ２では整流用ＦＥＴ６のドレインーソース間電圧Ｖｄ−ｓが図２（Ｅ）に示すように十分に低い電圧になり、電流が２次巻線３ｂの黒点側端子から平滑用チョークコイル１３、平滑用コンデンサ１４、負荷１８及び整流用ＦＥＴ６を通して２次巻線３ｂの他端側に流れる。図２（Ｆ）に整流用ＦＥＴ６を流れる電流波形を示す。通常の動作範囲では、整流用ＦＥＴ６がオンしているときには、図２（Ｇ）に示すように平滑用チョークコイル１３を流れる電流Ｉｃはほぼ直線的に増える。実施形態１では、整流用ＦＥＴ６のゲートーソース間にインダクタ９とインピーダンス素子１０とが存在するので、整流用ＦＥＴ６がオンする際に図２（Ｊ）に示すように、整流用ＦＥＴ６のゲートーソース間電圧Ｖｇ−ｓが急速に上昇し、したがって整流用ＦＥＴ６が急速にオンする。このとき、整流用ＦＥＴ７のゲートーソース間電圧Ｖｇ−ｓは、図２（Ｈ）に示すように、０Ｖよりも若干低い電圧レベルにあり、したがって整流用ＦＥＴ７はオフ状態にあるから整流用ＦＥＴ７のドレインーソース間電圧Ｖｄ−ｓは、図２（Ｉ）に示すように高い電圧レベルにある。

次に、制御回路５からの制御信号が変化して、時刻ｔ２でスイッチング用ＦＥＴ４のゲート−ソース間電圧Ｖｇ−ｓがゼロに低下すると、スイッチング用ＦＥＴ４がオフする。これに伴い、今までトランス３の第３の巻線３ｃからインダクタ９に流れていた電流Ｉｃはゼロになり、インダクタ９に蓄えられていたエネルギーがインピーダンス素子１０及び整流回路８のダイオードＤ２を通して放出されて消費される。このとき、ダイオードＤ２の導通によって、整流用ＦＥＴ６のゲート電圧は接地電位である０ＶよりもダイオードＤ２の順方向電圧降下だけ低い負の電圧になる。つまり、整流用ＦＥＴ６のゲートがソースの電圧よりもダイオードＤ２の順方向電圧降下分だけ低くなるので、整流用ＦＥＴ６のゲート容量に充電されていた電荷が急速に放電され、整流用ＦＥＴ６はより高速でオフする。したがって、整流用ＦＥＴ６のオフ時の電力損失はより小さくなる。

他方では、スイッチング用ＦＥＴ４がオフするのに伴い、第３の巻線３ｃの電圧は反転して端子ａ側が端子ｂ側よりも高くなり、整流回路８のダイオードＤ１は逆バイアスされてそのアノードーカソード間電圧Ｖａ−ｋは図２（Ｃ）に示すように高くなり、整流回路８のダイオードＤ２は順バイアスされてそのアノードーカソード間電圧Ｖａ−ｋは図２（Ｊ）に示すように低くなる。したがって、図２（Ｈ）に示すように、整流用ＦＥＴ７のゲートーソース間電圧Ｖｇ−ｓは正弦波状に高くなって、整流用ＦＥＴ７がオンする。整流用ＦＥＴ７のオンによって、整流用ＦＥＴ６がオンの期間にチョークコイル１３に蓄えられたエネルギーは負荷１８及び整流用ＦＥＴ７を通して放出される。整流用ＦＥＴ７を流れる電流の波形は図２（Ｋ）に示すようになる。したがって、平滑用チョークコイル１３を流れる電流Ｉｃは、図２（Ｇ）に示すように次にスイッチング用ＦＥＴ４がオンするまでほぼ直線的に減少する。前述したように、第３の巻線３ｃの電圧が反転したとき、端子ａの電圧は端子ｂの電圧に対して正となり、整流回路８のダイオードＤ１により阻止されるので、端子ａの正の電圧は制限用抵抗１２を介して整流用ＦＥＴ７のゲートに印加されてそのゲート容量を急峻に充電し、整流用ＦＥＴ７を高速でターンオンさせる。したがって、整流用ＦＥＴ７のオン時の電力損失をより軽減することができる。時刻ｔ３で、図２（Ａ）に示すように制御信号が再び上昇し、以後前述したような動作が繰り返される。

以上の説明から明らかなように、この実施形態１の電源回路では整流用ＦＥＴ６、７のスイッチング時における電力損失を低減することができ、また、負荷電圧の大小にかかわらず、第３の巻線を整流用ＦＥＴ６、７のスイッチングを適切に行うことのできる巻数に設定することによって、整流用ＦＥＴ６、７を安定、かつ低損失で動作させることができる。この実施形態１においては整流用ＦＥＴ６、７のどちらか一方がショットキーバリアダイオードのような順方向電圧降下の小さなダイオードでもよい。また、制御回路５の制御方式はパルス幅制御に制限されるものではない。また、実施形態１では電流検出回路及びその帰還回路については示していないが、必要に応じて備えればよい。

[実施形態２]
次に、図３によって実施形態２に係る電源回路２００について説明する。図３において、図１で用いた記号と同じ記号は図１の部材と同じ名称の部材を示すものとする。電源回路１００では整流用ＦＥＴ６、７としてＮチャネル型のＦＥＴを用いたが、電源回路２００ではＰチャネル型の整流用ＦＥＴ６、７を用いている。整流用ＦＥＴ６、７がＰチャネル型のＦＥＴである点を除いて、基本的な構成、動作は同じであるので、関連する異なる点についてだけ説明する。整流用ＦＥＴ６のゲートは、制限用抵抗１１を介して第３の巻線３ｃの端子ａ、つまり極性を示す黒点側とは別の側の端子に接続される。整流用ＦＥＴ７のゲートは、制限用抵抗１２を介して第３の巻線３ｃの端子ｂ、つまり極性を示す黒点側の端子に接続される。したがって、第３の巻線３ｃの黒点側の端子ｂが負の極性の電圧、つまり端子ａの電圧が正に変わるときに整流用ＦＥＴ６はオフするが、このときインダクタ９に蓄えられていたエネルギーがダイオードＤ２を通して放出されるので、ダイオードＤ２の順方向電圧降下分だけ、整流用ＦＥＴ６のゲートの電圧はソース電圧よりも高くなり、したがって、整流用ＦＥＴ６のゲート容量に充電されていた電荷は高速で放電され、整流用ＦＥＴ６が高速でオフする。この電源回路２００においても整流用ＦＥＴを安定に動作させることができると同時に、整流用ＦＥＴのスイッチング損失を低減することができる。なお、整流回路８のダイオードＤ１とＤ２とのカソード同士は配線３０によって、通常接地される負側の出力端子１５に接続されると共に、整流用ＦＥＴ６、７の一方の主端子であるソース端子に接続されている。

［実施形態３］
次に、図４によって実施形態３に係る電源回路３００について説明する。図４において、図１又は図３で用いた記号と同じ記号はそれら図の部材と同じ名称の部材を示すものとする。電源回路３００では、整流用ＦＥＴ６のゲートは第３の巻線３ｃの端子ｂにゲート回路３１を通して接続され、整流用ＦＥＴ７のゲートは第３の巻線３ｃの端子ａにゲート回路３２を通して接続されている。ゲート回路３１、３２は互いに同様な回路構成のもので、コンデンサ１０ａからなるインピーダンス素子１０と並列に接続された２次側制御回路３３からの制御信号Ａ、Ｂで動作するものであり、例えば図示しないスイッチ半導体素子及び制限抵抗などからなる。２次側制御回路３３はインピーダンス素子１０のコンデンサ１０ａの電圧を電源電圧として動作し、出力電圧検出回路１７からの検出電圧が過不足であるか判定して、過不足の状態が発生したらゲート回路３１、３２に信号を送出してゲート回路３１、３２をオフにし、整流用ＦＥＴ６、７のゲートを遮断して整流用ＦＥＴ６、７をオフさせるように制御するものである。２次側制御回路３３が過電流制限などを行っても勿論よい。なお、整流回路８のダイオードＤ１とＤ２とのアノード同士を接続した側は配線４０によって、通常接地される負側の直流出力端子１６に接続されている。

電源回路３００は電源回路１００の動作とほとんど同じであるので、異なる動作だけについて説明する。スイッチング用ＦＥＴ４がオンし、トランス３の第３の巻線３ｃに電圧が発生している状態においては、その電圧が正常な範囲であると２次側制御回路３３が判定したら、２次側制御回路３３が出力する制御信号Ａ、Ｂはゲート回路３１、３２をオンにする。したがって、第３の巻線３ｃの電圧が正常な範囲では、整流用ＦＥＴ６、７は前述した電源回路１００と同様に動作する。次に、第３の巻線３ｃの電圧が２次側制御回路３３に設定されている過電圧レベルを超えるとき、２次側制御回路３３は過電圧状態を示す制御信号Ａ、Ｂをゲート回路３１、３２に与えて、ゲート回路３１、３２をオフにし、整流用ＦＥＴ６、７のゲートを遮断して整流用ＦＥＴ６、７をオフにする。このとき、図示しないが、２次側制御回路３３は制御回路５にも過電圧信号を送出し、スイッチ用ＦＥＴ４をオフさせる。これにより、二次側から確実に一次側の主回路を停止させることができる。また、第３の巻線３ｃの電圧が２次側制御回路３３に設定されている最小電圧レベルよりも低下するときも、不足電圧の状態にあるものと判定して前述と同様に動作する。このような保護動作は、前述したように整流用ＦＥＴ６、７が高速で動作するので、より効果的に行われる。

[実施形態４]
次に、図５によって実施形態４に係る電源回路４００について説明する。図５において、図１、図３、図４で用いた記号と同じ記号はそれら図の部材と同じ名称の部材を示すものとする。電源回路４００は２台のＤＣ−ＤＣコンバータを並列接続した構成の電源であり、整流素子７Ｘとしてショットキーバリアダイオードのような順方向電圧降下の小さなダイオードが用いられている。整流素子７Ｘは２台のＤＣ−ＤＣコンバータで共通に用いられる。第２のトランス３’は１次巻線３’ａ、２次巻線３’ｂ、第３の巻線３’ｃを有し、１次巻線３’ａと直列にスイッチング用ＦＥＴ４’が接続されている。第２のトランス３’の２次巻線３’ｂと直列に第２の整流用ＦＥＴ６’が接続され、これらは整流素子７Ｘの両端に跨って接続されている。第３の巻線３’ｃにはダイオードＤ１’とＤ２’とからなる第２の整流回路８’が接続され、その出力側には第２のインダクタ９’と第２のインピーダンス素子１０’とが接続されている。また、第３の巻線３’ｃの極性を示す黒点側には制限用抵抗１１’を介して整流用ＦＥＴ６’のゲートが接続されている。インピーダンス素子１０’は互いに並列接続されているコンデンサ１０’ａと抵抗１０’ｂとからなる。ここでトランス３’の第３の巻線３’ｃ、第２の整流回路８’、第２のインダクタ９’及び第２のインピーダンス素子１０’は第２の整流用ＦＥＴ６’を駆動するための第２の駆動回路を構成する。なお、整流回路８のダイオードＤ１とＤ２とのアノード同士を接続した側、及び整流回路８’のダイオードＤ１’とＤ２’とのアノード同士を接続した側は配線４０によって、直流出力端子１６に接続されている。

整流用ＦＥＴ６’は、第２のトランス３’における第３の巻線３’ｃの黒点側に正の電圧が誘起されるときに、正の電圧をゲートに受けて瞬時にオンする。また、第３の巻線３’ｃの黒点側に負の電圧が誘起されるときに、第２の整流回路８’におけるダイオードＤ１’は導通せず、ダイオードＤ２’はインダクタ９’に蓄えられたエネルギーにより導通し、整流用ＦＥＴ６’のゲートに接地電位よりもダイオードＤ２’の順方向電圧降下分だけ低い負の電圧を印加する。したがって、整流用ＦＥＴ６’のゲート容量に充電されていた電荷は急峻に放電され、整流用ＦＥＴ６’は高速でオフとなる。なお、スイッチング用ＦＥＴ４とスイッチング用ＦＥＴ４’とが同時にオンオフ動作を行っても良いし、あるいは半サイクルごとに分け、その交互の半サイクル内でスイッチング用ＦＥＴ４とスイッチング用ＦＥＴ４’と別々にオンオフ動作を行っても良い。整流用ＦＥＴ６及び６’がオフになると、平滑用チョークコイル１３に蓄積されているエネルギーは整流素子７Ｘを介して放出される。なお、出力電圧検出回路及び帰還回路などについては図示するのを省略している。

[実施形態５]
次に、図６によって実施形態５に係る電源回路５００について説明する。図６において、図１、図３、図４、図５で用いた記号と同じ記号はそれら図の部材と同じ名称の部材を示すものとする。トランス３は同一方向に巻かれた二つの１次巻線３ａ、３ａ’を互いに直列に接続してなる１次巻線と、同一方向に巻かれた二つの２次巻線３ｂ、３ｂ’を互いに直列に接続してなる２次巻線とを有する。また、トランス３は第３の巻線３ｃ、第４の巻線３ｄを備える。１次巻線３ａと３ａ’との接続点には直流入力端子１に接続され、１次巻線３ａと３ａ’の他端にはＭＯＳＦＥＴのようなスイッチング用半導体素子４Ａと４Ｂの一方の主端子が接続され、他方の主端子同士は保護用抵抗６１を通して直流入力端子２に接続されている。スイッチング用半導体素子４Ａと４Ｂは、制御回路５からの制御信号によって交互にオンオフ動作を行う。

二つの２次巻線３ｂと３ｂ’との接続点は平滑用チョークコイル１３を通して一方の直流出力端子１５に接続され、２次巻線３ｂ、３ｂ’の他端はそれぞれ第１、第２の整流用ＦＥＴ６、６’のドレイン端子に接続され、ソース端子は他方の直流出力端子１６に接続されている。第４の巻線３ｄにはダイオードＤ１’、Ｄ２’からなる第２の整流回路８’が接続され、その出力側には第２のインダクタ９’と第２のインピーダンス素子１０’とが接続されている。第２の整流用ＦＥＴ６’のゲートも第１の整流用ＦＥＴ６と同様にして、ダイオードＤ１’とＤ２’とのカソード同士と第２のインダクタ９’との接続点側に接続されている。そして、第１の整流回路８のダイオードＤ２と第２の整流回路８’のダイオードＤ２’のアノード側はそれぞれの配線６０、６０’によって、負側の直流出力端子１６に接続されると共に、第１、第２の整流用ＦＥＴ６、６’のソース端子に接続されている。なお、第２のインピーダンス素子１０’は互いに並列接続されたコンデンサ１０’ａと抵抗１０’ｂとからなる。ここで、第４の巻線３ｄ、第２の整流回路８’、第２のインダクタ９’及び第２のインピーダンス素子１０’は第２の整流用ＦＥＴ６’を駆動するための第２の駆動回路を構成する。

この電源回路５００においても、整流用ＦＥＴ６、６’のオフ時にはそれぞれのインダクタ９、９’のエネルギーがダイオードＤ２、Ｄ２’を通して放出されることによって、それらダイオードＤ２、Ｄ２’の順方向電圧降下分だけゲート電圧がソース電圧よりも低くなるので、整流用ＦＥＴ６、６’のターンオフが高速かつ安定に行われる。また、それぞれの第３の巻線３ｃとインダクタ９とインピーダンス素子１０、第４の巻線３ｄとインダクタ９’とインピーダンス素子１０’の作用によって、整流用ＦＥＴ６、６’は負荷電圧の大小にかかわらず確実かつ安定にオン動作を行う。なお、２次巻線３ｂ、３ｂ’、及び第３の巻線３ｃ、第４の巻線３ｄの極性によって、整流用ＦＥＴ６と６’とは交互にオンオフ動作を行い、整流用ＦＥＴ６と６’とがオフの期間に平滑用チョークコイル１３のエネルギーは整流素子７Ｘを通して放出される。なお、この実施形態５においても整流素子７ＸとしてＦＥＴを用いても良い。この場合には、トランス３に更に巻線を付加し、前記第１又は第２の駆動回路と同様な構成の第３の駆動回路を付加すればよい。

[実施形態６]
次に、図７によって実施形態６に係る電源回路６００について説明する。図７において、図１、図３ないし図６で用いた記号と同じ記号はそれら図の部材と同じ名称の部材を示すものとする。電源回路６００では、Ｎチャネル型ＭＯＳＦＥＴからなるスイッチング半導体素子４Ａ、Ｐチャネル型ＭＯＳＦＥＴからなるスイッチング半導体素子４Ｂとコンデンサ７１と７２をブリッジ構成にしたハーフブリッジ型インバータをトランス３の１次巻き線３ａに接続している。この動作については良く知られているので説明を省略する。トランス３の２次側の回路構成は基本的には前述の電源回路５００と同様であるので説明を省くが、インピーダンス素子１０、１０’がそれぞれ互いに並列接続されたツェナーダイオード１０ａ、１０’ａと抵抗１０ｂ、１０’ｂとからなる。その２次回路の動作は前述と同じであるので説明を省く。

[実施形態７]
次に、図８によって実施形態７に係る電源回路７００について説明する。図８において、図１、図３ないし図７で用いた記号と同じ記号はそれら図の部材と同じ名称の部材を示すものとする。電源回路７００では、Ｎチャネル型ＭＯＳＦＥＴからなるスイッチング半導体素子４Ａと４Ｂ、Ｐチャネル型ＭＯＳＦＥＴからなるスイッチング半導体素子４Ｃと４Ｄをブリッジ構成にしたフルブリッジ型インバータをトランス３の１次巻線３ａに接続している。このフルブリッジ型インバータの動作については良く知られているので、説明を省略する。また、トランス３の２次側の回路構成は前述の電源回路５００と同様であり、動作も同様であるので、説明を省くが、この電源回路７００でも前述した電源回路と同様な効果を得ることができる。

以上述べたように、本発明の電源回路によれば、トランスに１次巻線、２次巻線の他に一つ以上の巻線を付加し、その巻線に、アノード同士又はカソード同士が接続された一組のダイオードを有する整流回路とインダクタとインピーダンス素子とを接続すると共に、整流用ＦＥＴのゲートを前記整流回路の出力に接続することにより、整流用ＦＥＴのオン動作の際には、そのゲートーソース間に前記インダクタとインピーダンス素子とが存在し、また整流用ＦＥＴのオフ動作の際には、そのゲートーソース間に前記ダイオードと前記インダクタとインピーダンス素子とが存在する。したがって、負荷電圧の大小にかかわらず、整流用ＦＥＴを安定かつ確実に動作させることができることは勿論のこと、整流用ＦＥＴのスイッチング動作を高速化することができ、そのスイッチング時の電力損失を低減でき、低損失の電源回路を提供することができる。なお、電源回路３００〜７００においても、電源回路２００のように整流用ＦＥＴとしてＰチャネル型のＦＥＴを用いてもよい。また、Ｎチャネル型のＦＥＴとＰチャネル型のＦＥＴとを組み合わせることもできる。

本発明の実施形態１に係る電源回路１００を示す図である。本発明の電源回路１００における各部の電圧波形又は電流波形を示す図である。本発明の実施形態２に係る電源回路２００を示す図である。本発明の実施形態３に係る電源回路３００を示す図である。本発明の実施形態４に係る電源回路４００を示す図である。本発明の実施形態５に係る電源回路５００を示す図である。本発明の実施形態６に係る電源回路６００を示す図である。本発明の実施形態７に係る電源回路７００を側面から見た部分断面図である。

符号の説明

１、２・・・直流入力端子
３、３’・・・トランス
３ａ、３ａ’・・・トランス３の１次巻線
３ｂ、３ｂ’・・・トランス３の２次巻線
３ｃ・・・トランス３の第３の巻線
３ｄ・・・トランス３の第４の巻線
４・・・スイッチング半導体素子
５・・・制御回路
５・・・制御回路
６、６’・・・整流用ＦＥＴ
７・・・整流素子（又は整流用ＦＥＴ）
８、８’・・・整流回路
９、９’・・・インダクタ
１０、１０’・・・インピーダンス素子
１１、１２・・・制限用抵抗
１３・・・平滑用チョークコイル
１４・・・平滑用コンデンサ
１５、１６・・・直流出力端子
１７・・・出力電圧検出抵抗器
１８・・・負荷
１９・・・絶縁回路
３１・・・２次側制御回路
２０、３０、４０、５０、６０、７０、７０’・・・配線

Claims

１次巻線と２次巻線と第３の巻線とを有するトランスと、前記１次巻線に直列に接続されているスイッチング半導体素子と、該スイッチング半導体素子を制御する制御回路と、前記２次巻線と直列に接続されている第１の整流素子と、前記２次巻線と前記第１の整流素子とに跨って接続されている第２の整流素子と、駆動回路と、前記第２の整流素子に跨って接続されている出力平滑用回路とを備える電源回路において、
前記第１の整流素子及び前記第２の整流素子の少なくとも一方は整流用ＦＥＴとして働くＮチャネル型の電界効果トランジスタからなり、
前記駆動回路は、前記電界効果トランジスタを駆動するものであって、前記第３の巻線と、該第３の巻線のそれぞれの端子にカソードが接続され、かつアノード同士が一緒に接続された第１のダイオードと第２のダイオードと、該第２のダイオードに並列で、かつ互いに直列に接続されたインダクタンス素子とインピーダンス素子とからなり、
前記電界効果トランジスタのゲートは、前記第３の巻線の一方の端子又は他方の端子に接続され、前記電界効果トランジスタのソースは、前記第１のダイオード及び前記第２のアノード同士の接続側に接続され、
前記スイッチング半導体素子がオフすることにより、前記第３の巻線から前記インダクタンス素子に流れていた電流がゼロになり、前記インダクタンス素子に蓄えられていたエネルギーは前記スイッチング半導体素子がオフすることで順バイアスされる前記第２のダイオードを流れ、該第２のダイオードの順方向電圧降下が前記電界効果トランジスタのゲート電圧をソース電圧よりも低下させることを特徴とする電源回路。
１次巻線と２次巻線と第３の巻線とを有するトランスと、前記１次巻線に直列に接続されているスイッチング半導体素子と、該スイッチング半導体素子を制御する制御回路と、前記２次巻線と直列に接続されている第１の整流素子と、前記２次巻線と前記第１の整流素子とに跨って接続されている第２の整流素子と、駆動回路と、前記第２の整流素子に跨って接続されている出力平滑用回路とを備える電源回路において、
前記第１の整流素子及び前記第２の整流素子の少なくとも一方は整流用ＦＥＴとして働くＰチャネル型の電界効果トランジスタからなり、
前記駆動回路は、前記電界効果トランジスタを駆動するものであって、前記第３の巻線と、該第３の巻線のそれぞれの端子にアノードが接続され、かつカソード同士が一緒に接続された第１のダイオードと第２のダイオードと、該第２のダイオードに並列で、かつ互いに直列に接続されたインダクタンス素子とインピーダンス素子とからなり、
前記電界効果トランジスタのゲートは、前記第３の巻線の一方の端子又は他方の端子に接続され、前記電界効果トランジスタのソースは、前記第１のダイオード及び前記第２のカソード同士の接続側に接続され、
前記スイッチング半導体素子がオフすることにより、前記第３の巻線から前記インダクタンス素子に流れていた電流がゼロになり、前記インダクタンス素子に蓄えられていたエネルギーは前記スイッチング半導体素子がオフすることで順バイアスされる前記第２のダイオードを流れ、該第２のダイオードの順方向電圧降下が前記電界効果トランジスタのゲート電圧をソース電圧よりも高くすることを特徴とする電源回路。