JP4717621B2

JP4717621B2 - 電源回路

Info

Publication number: JP4717621B2
Application number: JP2005360455A
Authority: JP
Inventors: 和也鈴木; 敦木道
Original assignee: Origin Electric Co Ltd
Current assignee: Origin Electric Co Ltd
Priority date: 2005-12-14
Filing date: 2005-12-14
Publication date: 2011-07-06
Anticipated expiration: 2025-12-14
Also published as: JP2007166795A

Description

本発明は、同期整流式の整流回路を備える電源回路、特に整流素子として動作する電界効果トランジスタを駆動する駆動回路の構成に関する。

近年、電子機器の小型化に伴い、電子機器にエネルギーを供給する電源回路にも小型化が要請されている。この要請に応えるために、電源としてＤＣ／ＤＣコンバータ方式が用いられており、トランスの１次巻線に接続されるインバータ部によって直流電圧を高周波交流電圧に一旦変換した後に電力損失の小さい同期整流方式の整流部で再び直流電圧に変換することが行われている。つまり、小型の電源で負荷に見合った十分なエネルギーを供給するためには、電源装置の高効率化が必要とされる。電源装置の高効率化を達成するために、整流回路としては電界効果トランジスタ（以下、ＦＥＴという。）を整流素子として用いる同期整流回路が広く知られている。

図示しないが、従来の同期整流回路としては、トランスの２次巻線の一端に整流素子として動作するＦＥＴを直列に接続し、前記２次巻線の他端にその整流用ＦＥＴのゲートを接続することによって、整流用ＦＥＴを２次巻線に現出する電圧に同期させて駆動する回路が基本的なものとして広く知られている（例えば、特許文献１参照）。また、別の駆動方式として、トランスに第３の巻線を設け、その第３の巻線に生じる電圧をダイオードなどによって直流電圧に変換し、整流用ＦＥＴのゲートに印加して駆動する方式がある（例えば、特許文献２参照）。また、トランスに第３の巻線を設け、その第３の巻線に生じる電圧をダイオードなどによって直流電圧に変換し、その直流電圧をトランジスタを介して整流用ＦＥＴのゲートに印加して駆動する方式もある（例えば、特許文献３参照）。
特開２００３−１８９６２２公報特開２００３−１２５５７９公報特開２００３−１８９６０８公報

しかし、前掲特許文献１に記載されているような電源回路にあっては、トランスの２次巻線に発生する電圧で駆動しているので、出力電圧の大きさの影響を直接的に受け、特に出力電圧が低い、例えば３．３Ｖ以下の電源回路にあっては整流用ＦＥＴを駆動するための駆動電圧が不足することがあり、不足する駆動電圧でＦＥＴを駆動すると、ＦＥＴの電力損失が大きくなり、結果として電源回路全体の電力損失が大きくなる。逆に負荷電圧がかなり大きい場合には、制限抵抗器などによる駆動回路の損失が増大するという問題がある。また、更に駆動電圧が低い領域では整流用ＦＥＴがオンせず、同期整流動作が不可能になり、また駆動損失が大きくなるという問題がある。特に、平滑用インダクタに蓄えられたエネルギーを循環させる還流用ＦＥＴはトランスのリセット電圧で駆動するために、出力電圧が低い場合には、トランスのリセット時間に起因する遅れで還流用ＦＥＴのターンオフが遅れることがあり、電力損失が大きくなる。

次に、前掲特許文献２、３に記載されているような電源回路にあっては、トランスに第３の巻線を備え、第３の巻線に発生する電圧で整流用ＦＥＴを駆動しているので、第３の巻線の巻数を適切に選択することによって、出力電圧の影響を受けずに前掲の問題点は解決することができる。しかしながら、第３の巻線の電圧をダイオード又はダイオードとトランジスタなどを介して整流用ＦＥＴのゲートに印加しているだけであるので、前掲特許文献１に記載された電源と全く同様に、平滑用インダクタに蓄えられたエネルギーを循環させる還流用ＦＥＴはトランスのリセット電圧で駆動するために、出力電圧が低い場合には、トランスのリセット時間に起因する遅れで還流用ＦＥＴのターンオフが遅れることがあり、電力損失が大きくなる。

したがって、本発明は前述の問題点を解決し、簡単な構成の駆動回路でもって還流用ＦＥＴのオフ動作を速めて電力損失を低減し、また、定格出力電圧がかなり高い場合でも平滑用インダクタに設ける２次巻線の巻数を適切に選定することによって、特別の保護部材を備えることなく還流用ＦＥＴを破損することなく安定に動作させることを主目的としている。また、整流用ＦＥＴのゲート−ソース間容量に充電された電荷の放電も高速化して、整流用ＦＥＴのターンオフ速度を高速化することもできる。

第１の発明は、直流入力端子に接続された１次巻線と２次巻線とを有するトランスと、前記１次巻線に直列に接続されているスイッチング半導体素子と、該スイッチング半導体素子を制御する制御回路と、前記２次巻線に直列接続されている第１の整流素子と、前記２次巻線と前記第１の整流素子とに跨って接続されている第２の整流素子と、前記２次巻線と負荷とに直列に接続されている１次巻線及び該１次巻線に磁気的に結合されている２次巻線を有する平滑用インダクタとを備える電源回路において、前記第１の整流素子と前記第２の整流素子の少なくとも一方は電界効果トランジスタであり、前記電界効果トランジスタを駆動する駆動回路は、前記平滑用インダクタの前記２次巻線と、該２次巻線の一方の端子（ａ）と他方の端子（ｂ）に一方の極性の端子がそれぞれ接続され、かつ他方の極性の端子同士が一緒に接続された一対のダイオードとからなる整流回路と、前記一対のダイオードの前記他方の極性の端子同士に一端が接続されるインダクタンス素子と、該インダクタンス素子の他端と前記平滑用インダクタの前記２次巻線の前記他方の端子（ｂ）との間に直列に接続されるインピーダンス素子とからなり、前記平滑用インダクタの前記２次巻線の前記他方の端子（ｂ）は、前記電界効果トランジスタのソース又はドレインに接続され、前記電界効果トランジスタのゲートは、前記一対のダイオードの一緒に接続された前記他方の極性の端子に接続され、前記第１の整流素子がオンして前記平滑用インダクタの前記１次巻線及び前記２次巻線に電流が流れるとき、前記平滑用インダクタの前記２次巻線の電圧は反転し、それまで導通していた前記一対のダイオードの内の一方が非導通になると共に、それまで非導通であった他方が導通して順方向電圧降下を生じ、該順方向電圧降下が前記電界効果トランジスタのソース電圧又はドレイン電圧よりもゲート電圧を低下させることによって、前記電界効果トランジスタを高速でオフさせることを特徴とする電源回路を提供する。

第２の発明は、前記第１の発明において、前記第１の整流素子は整流用ダイオードであり、前記直流入力端子に跨って並列に接続された第２のトランスと、該第２のトランスの１次巻線に直列に接続されている第２のスイッチング半導体素子と、前記第２のトランスの前記２次巻線に直列に接続されている第２の整流用ダイオードとを備え、前記第２のトランスの前記２次巻線は前記第２の整流用ダイオードを介して前記トランスの前記２次巻線と前記第１の整流素子とに跨って並列に接続されることを特徴とする電源回路を提供する。

第３の発明は、前記第１の発明において、前記トランスは第３の巻線を有し、前記電界効果トランジスタである前記第１の整流素子は、前記トランスの前記第３の巻線と、該第３の巻線に接続されている一対のダイオードからなる第２の整流回路と、該第２の整流回路の出力側に接続されている第２のインダクタンス素子と第２のインピーダンス素子とからなる回路によって駆動され、前記第２の整流回路の一方の前記ダイオードが導通するときに前記第１の整流素子がオンし、前記第２の整流回路の他方の前記ダイオードが導通するときにその順方向電圧降下が前記第１の整流素子のソース電圧又はドレイン電圧よりもゲート電圧を低下させることによって、前記第１の整流素子を高速でオフさせることを特徴とする電源回路を提供する。

第４の発明は、前記第１の発明ないし第３の発明のいずれかにおいて、前記インピーダンス素子はコンデンサを含み、そのコンデンサの両端には前記電界効果トランジスタを制御する２次側制御回路が接続されることを特徴とする電源回路を提供する。

本発明は、簡単な構成の駆動回路でもって平滑用インダクタに蓄えられたエネルギーを循環させる還流用ＦＥＴのターンオフ動作を高速化して電力損失を低減すると共に、定格出力電圧が低い電源回路であっても平滑用インダクタに設けた２次巻線の巻数を選定することにより、還流用ＦＥＴ、更には整流用ＦＥＴを飽和させて動作させることでそれらの電力損失を低減することができる。また、定格出力電圧がかなり高い場合でも平滑用インダクタに設けた２次巻線の巻数を適切に選定することによって、特別な保護部材を備えることなく整流用ＦＥＴを破損せずに、低損失で、安定かつ確実に動作する電源回路を提供できる。

前記第５の発明によれば、簡単な構成の駆動回路でもって整流用ＦＥＴのターンオフ動作を高速化して電力損失を低減すると共に、定格出力電圧が低い電源回路であっても平滑用インダクタに設ける２次巻線の巻数を選定することにより、整流用ＦＥＴとを飽和させて動作させることでその電力損失を低減し、また、定格出力電圧がかなり高い場合でも平滑用インダクタに設ける２次巻線の巻数を適切に選定することによって、特別な保護部材を備えることなく整流用ＦＥＴを破損せずに、低損失で、安定に動作する電源回路を提供できる。

前記第６の発明では、簡単な構成の駆動回路でもって還流用ＦＥＴと整流用ＦＥＴ双方のターンオフ動作を高速化して電力損失を低減すると共に、定格出力電圧が低い電源回路であっても平滑用インダクタに設ける２次巻線の巻数を選定することにより、還流用ＦＥＴと整流用ＦＥＴとを飽和させて動作させることでその電力損失を低減し、また、定格出力電圧がかなり高い場合でも平滑用インダクタに設ける２次巻線の巻数を適切に選定することによって、特別な保護部材を備えることなく還流用ＦＥＴと整流用ＦＥＴとを破損せずに、低損失で、安定に動作する電源回路を提供できる。

[実施形態１]
図１及び図２によって本発明に係る電源装置の実施形態１について説明する。図１は第１の電源回路１００の回路構成を示す図、図２はこの電源回路１００の各部の電圧波形又は電流波形を示す図である。図１において、直流入力端子１と２とに直列にトランス３の１次巻線３ａとスイッチング用半導体素子４とが接続されている。スイッチング用半導体素子４は一般的な電力用のＭＯＳＦＥＴなどであって、ボディダイオード（寄生ダイオード）については図示していない。直流入力端子１と２との間には、スイッチング用半導体素子４をパルス幅制御する制御回路５も接続されている。トランス３の２次巻線３ｂ側にはＮチャネル型のＭＯＳＦＥＴ６、７が備えられている。ＭＯＳＦＥＴ６は第１の整流素子として働く整流用ＦＥＴであり、２次巻線３ｂの一端側に直列に接続されている。以下では整流用ＦＥＴ６という。ＭＯＳＦＥＴ７はトランス３の２次巻線３ｂと整流用ＦＥＴ６とに跨って接続されて、第２の整流素子として働く還流用ＦＥＴである。以下では還流用ＦＥＴ７という。整流用ＦＥＴ６のゲートは第１の制限用抵抗８を介してトランス３の２次巻線３ｂの他端側に接続されている。整流用ＦＥＴ６、還流用ＦＥＴ７のボディダイオード（寄生ダイオード）については図示するのを省略している。以下の実施形態でも同様である。なお、トランス３の１次巻線３ａと２次巻線３ｂの黒点は極性を示している。

一般的な同期整流回路と同様に、整流用ＦＥＴ６、還流用ＦＥＴ７の出力側には出力平滑回路を構成する平滑用インダクタ９と平滑用コンデンサ１０とが接続され、直流出力端子１１と１２との間には出力電圧検出回路１３及び負荷１４が接続されている。出力電圧検出回路１３により検出された出力電圧検出信号は、図示しないホトカプラ又はパルストランスのような１次−２次間を絶縁する絶縁回路１５を通して制御回路５に帰還信号として入力される。平滑用インダクタ９は、１次巻線９ａとこれに磁気的に結合されている２次巻線９ｂとを有する。１次巻線９ａと２次巻線９ｂの黒点は極性を示し、２次巻線９ｂの黒点側の端子をａとし、他端の端子をｂとする。平滑用インダクタ９の２次巻線９ｂは負荷電圧、負荷電流の大きさにかかわらず、還流用ＦＥＴ７を確実に、高速でターンオフさせることができる巻数を有する。

平滑用インダクタ９の２次巻線９ｂにはダイオードＤ１とＤ２とからなる整流回路１６が接続されている。ダイオードＤ１はそのアノードが２次巻線９ｂの端子ａに接続され、ダイオードＤ２はそのアノードが２次巻線９ｂの端子ｂに接続される共に、２次巻線９ｂとダイオードＤ１とに跨って接続されており、双方のカソード同士は互いに接続されている。互いに直列接続されているインダクタンス素子１７とインピーダンス素子１８とがダイオードＤ２に跨って接続されている。そして、ダイオードＤ１とＤ２とのカソード側は第２の制限用抵抗１９を介して還流用ＦＥＴ７のゲートに接続されている。ここで、平滑用インダクタ９の２次巻線９ｂと整流回路１６とインダクタンス素子１７とインピーダンス素子１８とは、還流用ＦＥＴ７の駆動回路を構成する。

次に図２を用いて第１の電源回路１００の動作について説明する。図示しない商用交流電源又は発電機の交流電圧を不図示の整流回路で直流に変換した直流電圧又は蓄電池から直流電圧が不図示の電源スイッチを通して直流入力端子１と２に印加されると、制御回路５がスイッチング用半導体素子４に図２（Ａ）に示すような制御信号を与える。この制御回路５は一般的なものであり、出力電圧検出回路１３からの出力電圧検出信号を受けて、出力電圧が一定になるようにスイッチング用半導体素子４をパルス幅制御する。例えば時刻ｔ１で、制御回路５が図２（Ａ）に示すようなゲート−ソース間電圧Ｖｇ−ｓを制御信号としてスイッチング用半導体素子４のゲート−ソース間に与え、スイッチング用半導体素子４をオンさせたとする。この場合、スイッチング用半導体素子４のドレイン−ソース間電圧Ｖｄ−ｓは、図２（Ｂ）に示すように時刻ｔ１で十分に低い電圧値に降下し、トランス３の1次巻線３ａに電流が流れ、２次巻線３ｂには極性を示す黒点側に正の電圧が発生する。この状態は制御信号が再びゼロになる時刻ｔ２まで続く。その正の電圧は第１の制限用抵抗８を通して整流用ＦＥＴ６のゲートに印加され、整流用ＦＥＴ６はターンオンする。整流用ＦＥＴ６のドレイン−ソース間電圧Ｖｄ−ｓは、図２（Ｃ）に示すように時刻ｔ１−ｔ２で十分に低い電圧値になる。ここで、時刻ｔ１より前では還流用ＦＥＴ７がオンしていて、平滑用インダクタ９に蓄積されていたエネルギーを平滑用コンデンサ１０、負荷１４を介して循環していたものとする。

時刻ｔ１で整流用ＦＥＴ６がターンオンするのに伴い、電流が２次巻線３ｂの黒点側の端子から平滑用インダクタ９の１次巻線９ａ、平滑用コンデンサ１０、負荷１４及び整流用ＦＥＴ６を通して２次巻線３ｂの他端側に流れる。平滑用インダクタ９の１次巻線９ａを電流が流れると、その２次巻線９ｂの端子ｂが端子ａに対して正となる電圧が誘起され、この正の電圧はダイオードＤ１を逆バイアスし、非導通にする。平滑用インダクタ９の１次巻線９ａの電圧波形を図２（Ｄ）に示す。これにより今まで（時刻ｔ１前まで）２次巻線９ｂからダイオードＤ１を通してインダクタンス素子１７及びインピーダンス素子１８に供給されていた電流はゼロになり、それまでインダクタンス素子１７に蓄えられていたエネルギーはダイオードＤ２及びインピーダンス素子１８を通して放出される。ダイオードＤ２を順方向に流れる電流によって、ダイオードＤ２には順方向電圧降下が発生する。ダイオードＤ２のアノード−カソード間の電圧は図２（Ｅ）に示すようになる。このダイオードＤ２の順方向電圧降下は、還流用ＦＥＴ７のゲート電圧をソース電圧よりもその順方向電圧降下分だけ低くするので、還流用ＦＥＴ７のゲート−ソース間容量の電荷は急激に放電され、還流用ＦＥＴ７はより高速でターンオフする。したがって、還流用ＦＥＴ７のドレイン−ソース間電圧Ｖｄ−ｓは、図２（Ｆ）に示すように時刻ｔ１−ｔ２で高い電圧値になる。この状態は時刻ｔ２直前まで続く。実施形態１では、還流用ＦＥＴ７のターンオフ時における電力損失を低減できると同時に、還流用ＦＥＴ７のオフ動作の遅れがないので逆方向に流れる電流を皆無にすることができ、より電力損失を低減できる。

期間ｔ１−ｔ２では、前述したように電流が２次巻線３ｂの黒点側の一端から平滑用インダクタ９の一次巻線９ａ、平滑用コンデンサ１０、負荷１４及び整流用ＦＥＴ６を通して２次巻線３ｂの他端側に流れ、負荷１４に給電する。このとき、平滑用インダクタ９にはエネルギーが蓄積される。平滑用インダクタ９を流れる電流の波形は図２（Ｇ）に示すようになる。次に、制御回路５からの制御信号が変化して、時刻ｔ２でスイッチング用半導体素子４のゲート−ソース間電圧Ｖｇ−ｓがゼロに低下すると、スイッチング用半導体素子４がターンオフする。これに伴い、トランス３の２次巻線３ｂの電圧は消失し、整流用ＦＥＴ６はターンオフする。トランス３の２次巻線３ｂから平滑用インダクタ９の１次巻線９ａに電流が流れなくなると、平滑用インダクタ９の２次巻線９ｂには端子ｂに対して端子ａが正となる電圧が発生し、この正の電圧は整流回路１６のダイオードＤ１及び第２の制限用抵抗１９を通して還流用ＦＥＴ７のゲートに印加され、還流用ＦＥＴ７をターンオンさせる。

還流用ＦＥＴ７のオンによって、平滑用インダクタ９に蓄えられていたエネルギーは平滑用コンデンサ１０、負荷１４に放出され、図２（Ｇ）に示すように平滑用インダクタ９を流れる電流は連続する。他方、還流用ＦＥＴ７の駆動回路においては、端子ａから整流回路１６のダイオードＤ１、インダクタンス素子１７及びインピーダンス素子１８を通して端子ｂに電流が流れ、インダクタンス素子１７にエネルギーを蓄える。前述したように、インダクタンス素子１７に蓄えられたエネルギーは還流用ＦＥＴ７のオフ動作を高速化するのに役立つ。時刻ｔ３で、図２（Ａ）に示すように制御信号が変化してスイッチング半導体素子のゲート−ソース間電圧が再び上昇し、以後前述したのと同様な動作が繰り返される。この電源回路１００においては、還流用ＦＥＴ７のターンオフ動作の遅れによる電力損失を低減することができるだけでなく、２次巻線９ｂの巻数を適切に選択することによって、定格出力電圧が低い電源の場合に還流用ＦＥＴ７を安定、かつ高速でスイッチングさせることができる。

[実施形態２]
次に、図３によって実施形態２に係る電源回路２００について説明する。図３において、図１で用いた記号と同じ記号は図１の部材と同じ名称の部材を示すものとする。第２の電源回路２００の基本的な動作などは、ほとんど第１の電源回路１００と同じであるので、異なる点についてだけ説明する。実施形態２では、インピーダンス素子１８が互いに並列接続されているコンデンサ１８ａと抵抗１８ｂとからなり、インピーダンス素子１８と並列に２次側制御回路２１が接続されている。還流用ＦＥＴ７のゲートにはゲート回路２２が接続され、２次側制御回路２１はこのゲート回路２２を制御する。

２次側制御回路２１は、インピーダンス素子１８におけるコンデンサ１８ａの充電電圧を電源として動作し、出力電圧検出回路１３からの電圧検出信号を受けて、設定された過電圧設定値又は不足電圧設定値など比較して判定し、例えば、出力電圧検出回路１３からの電圧検出信号が前記過電圧設定値よりも大きな場合、又は不足電圧設定値よりも低い場合のような異常な状態が発生した場合には、遮断信号をゲート回路２２に与える。また、その場合には、必要に応じて警報信号を発生し、図示しないランプを点灯、あるいは図示しないブザーを鳴らすなどの警報を発する。ゲート回路２２は前記遮断信号を受けると、還流用ＦＥＴ７のゲートを遮断して還流用ＦＥＴ７をオフさせ、異常な状態が回復されて正常になるまで還流用ＦＥＴ７をオフに保持する。なお、１次側の制御回路５は、出力電圧検出回路１３からの電圧検出信号を受け、直流出力電圧が一定になるようにスイッチング半導体素子４をパルス幅制御する。この電源回路２００においても、還流用ＦＥＴ７のターンオフの際には、インダクタンス素子１７のエネルギーの還流によって、還流用ＦＥＴ７のゲートは整流回路１６のダイオードＤ２の順方向電圧降下分だけソースよりも低くなり、還流用ＦＥＴ７のゲート−ソース間容量の電荷は急速に放電される。したがって、この電源回路２００においても、還流用ＦＥＴ７のターンオフ動作の遅れによる電力損失を低減することができるだけでなく、２次巻線９ｂの巻数を適切に選択することによって、定格出力電圧が低い電源の場合にも還流用ＦＥＴ７を安定に、かつ高速でスイッチングさせることができる。また、２次側制御回路用に特別の電源を用意することなく、２次側制御回路の制御を行ったり、必要な警報を発生したりすることができる。

[実施形態３]
次に、図４によって実施形態３に係る電源回路３００について説明する。図４において、図１又は図３で用いた記号と同じ記号は、それら図に示した部材と同じ名称の部材を示すものとする。第３の電源回路３００の主要部分は前記第１又は第２の電源回路と同じであるので、異なる点について説明する。電源回路１００又は２００では、同期整流回路の第１の整流素子としてＭＯＳＦＥＴを用いたが、この電源回路３００ではショットキーバリアダイオードのような順方向電圧降下の小さな整流用ダイオード６Ａ、６Ｂを用いている。トランス３の他にそれとほぼ同一特性を有する第２のトランス３’を備えている。トランス３’の１次巻線３’ａにはＭＯＳＦＥＴのような第２の半導体スイッチング素子４’が直列に接続されており、それらは直流入力端子１、２に跨って接続されている。また、トランス３の２次巻線３ｂには直列に整流用ダイオード６Ａが直列に接続され、トランス３’の２次巻線３’ｂには直列に整流用ダイオード６Ｂが直列に接続されている。そして、それらは互いに並列になるように接続されている。

制御回路５は、パルス幅制御によって、スイッチング半導体素子４と４’とを交互にオンオフ動作させるか、あるいは同期させてほぼ同時にオンオフ動作させる。スイッチング半導体素子４と４’との双方、又はいずれか一方のみがオンしているときには、トランス３の２次巻線３ｂとトランス３’の２次巻線３’ｂの双方又はいずれか一方から平滑用インダクタ９、平滑用コンデンサ１０、及び整流用ダイオード６Ａと６Ｂの双方又はいずれか一方を通して電流が流れ、この期間に平滑用インダクタ９にはエネルギーが蓄えられる。次に、スイッチング半導体素子４と４’の双方がオフになると、トランス３の２次巻線３ｂとトランス３’の２次巻線３’ｂとから平滑用インダクタ９にエネルギーが供給されなくなり、平滑用インダクタ９の１次巻線９ａ、２次巻線９ｂには黒点側を正とする電圧が発生する。２次巻線９ｂの黒点側が正の電圧は、整流回路１６のダイオードＤ１を導通させ、制限用抵抗１９を介して還流用ＦＥＴ７のゲートに印加され、還流用ＦＥＴ７をオンさせると共に、インダクタンス素子１７、インピーダンス素子１８を通して電流を流す。この電流はインダクタンス素子１７にエネルギーを蓄える。

次に、スイッチング半導体素子４又は４’がオンすると、トランス３の２次巻線３ｂ又はトランス３’の２次巻線３’ｂから平滑用インダクタ９に電流が流れる。この電流によって、平滑用インダクタ９の２次巻線９ｂには黒点側を負とする電圧が発生し、この負の電圧はダイオードＤ１を逆バイアスして非導通にする。したがって、インダクタンス素子１７に蓄えられたエネルギーはインピーダンス素子１８と整流回路１６のダイオードＤ２を通して循環され、還流用ＦＥＴ７のゲートの電圧をダイオードＤ２の順方向電圧降下分だけソースよりも低くする。これにより、還流用ＦＥＴ７のゲート−ソース間容量の電荷は急速に放電され、還流用ＦＥＴ７は高速でターンオフする。この電源回路３００においても、還流用ＦＥＴ７のオフ動作の遅れによる電力損失を低減することができ、また、２次巻線９ｂの巻数を適切に選択することによって、定格出力電圧が低い電源の場合にも還流用ＦＥＴ７を安定、かつ高速でスイッチングさせることができる。なお、出力電圧検出回路及び帰還回路などについては図示するのを省略している。また、必要ならば、出力電流検出回路及びその帰還回路などを備えても勿論よい。

[実施形態４]
次に、図５によって実施形態４に係る電源回路４００について説明する。図５において、図１、図３、図４で用いた記号と同じ記号はそれら図に示した部材と同じ名称の部材を示すものとする。第４の電源回路４００の主要部分は前記第１の電源回路１００と同じであるので、異なる点について説明する。平滑用インダクタ９は黒点で示される極性が同じ向きの第１の２次巻線９ｂと第２の２次巻線９ｃとを有する。第２の２次巻線９ｃにも、第２の整流回路１６’、第２のインダクタンス素子１７’及び第２のインピーダンス素子１８’が接続されている。第２の整流回路１６’はアノードが第２の２次巻線９ｃのそれぞれの端子に接続されている第１、第２のダイオードｄ１、ｄ２を備える。第１、第２のダイオードｄ１、ｄ２のカソード同士は接続され、第２のダイオードｄ２は第２の２次巻線９ｃと第１のダイオードｄ１とに跨って接続されている。平滑用インダクタ９の第１の２次巻線９ｂと第１の整流回路１６と第１のインダクタンス素子１７と第１のインピーダンス素子１８とは、前記実施形態と同様に還流用ＦＥＴ７を駆動するための第１の駆動回路を構成する。平滑用インダクタ９の第２の２次巻線９ｃと第２の整流回路１６’と第２のインダクタンス素子１７’と第２のインピーダンス素子１８’とは整流用ＦＥＴ６を駆動するための第２の駆動回路を構成する。

半導体スイッチング素子４がターンオンすると、前述したようにトランス３の２次巻線３ｂから平滑用インダクタ９に電流が流れる。このとき平滑用インダクタ９の第１の２次巻線９ｂと第２の２次巻線９ｃとには、黒点側端子に対して反対側の端子が正となる電圧が発生する。第１の駆動回路においては前述したように、第１の２次巻線９ｂに発生するこの電圧がダイオードＤ１を逆バイアスするので、第１のインダクタンス素子１７に蓄えられていたエネルギーが第１のインピーダンス素子１８、ダイオードＤ２を通して還流される。この還流によるダイオードＤ２の順方向電圧降下は還流用ＦＥＴ７のゲート−ソース間容量を高速で急速に放電させ、還流用ＦＥＴ７を高速でターンオフさせる。同時に、前記第２の駆動回路においては、第２の２次巻線９ｃから第２の整流回路１６’のダイオードｄ１、第２のインダクタンス素子１７’、第２のインピーダンス素子１８’を通して電流が流れ、第２のインダクタンス素子１７’と第２のインピーダンス素子１８’との間に生じる電圧を、第２の制限用抵抗１９’を介して整流用ＦＥＴ６のゲート−ソース間に与え、整流用ＦＥＴ６を高速でターンオンさせる。この期間では、第１のインダクタンス素子１７のエネルギーは放電され、第２のインダクタンス素子１７’にはエネルギーが蓄えられる。

次にスイッチング半導体素子４がターンオフすると、トランス３の２次巻線３ｂから平滑用インダクタ９に電流が供給されなくなるので、平滑用インダクタ９の第１の２次巻線９ｂと第２の２次巻線９ｃとには、黒点側端子が反対側の端子に対して正となる電圧が誘起される。したがって、第１の駆動回路においては、２次巻線９ｃの黒点側端子から第１の整流回路１６のダイオードＤ１、第１のインダクタンス素子１７及び第１のインピーダンス素子１８を介して電流が流れ、還流用ＦＥＴ６のゲート−ソース間には第１のインダクタンス素子１７と第１のインピーダンス素子１８とによって生じる電圧が印加される。これに伴って、還流用ＦＥＴ７は急速にターンオンし、平滑用インダクタ９のエネルギーを循環させる。

他方、前記第２の駆動回路においては、第２の２次巻線９ｃの電圧によって第２の整流回路１６’のダイオードｄ１が逆バイアスされるので、第２の２次巻線９ｃから第２のインダクタンス素子１７’に電流が流れない。したがって、第２のインダクタンス素子１７’に蓄えられているエネルギーはダイオードｄ２及び第２のインピーダンス素子１８’を介して還流する。この還流する電流によって、ダイオードｄ１は順方向電圧降下を生じ、整流用ＦＥＴ６のゲートにはソースよりもダイオードｄ２の順方向電圧降下分だけ低い電圧が制限用抵抗１９’を介して印加される。したがって、整流用ＦＥＴ６のゲート−ソース間容量の電荷は急速に放電され、整流用ＦＥＴ６は高速でターンオフする。この電源回路４００では、整流用ＦＥＴ６、還流用ＦＥＴ７双方を高速でターンオフさせることができるので、更に一層電力損失を低減できる。また、第１、第２の２次巻線９ｂ、９ｃの巻数を適切に選択することによって、定格出力電圧が低い電源の場合にも整流用ＦＥＴ６、還流用ＦＥＴ７の双方を安定、かつ高速でスイッチングさせることができる。なお、出力電圧検出回路及び帰還回路などについては図示するのを省略している。また、必要ならば、出力電流検出回路及びその帰還回路などを備えても勿論よい。

[実施形態５]
次に、図６によって実施形態５に係る電源回路５００について説明する。図６において、図１、図３〜図５で用いた記号と同じ記号はそれら図に示した部材と同じ名称の部材を示すものとする。第５の電源回路５００の主要部分は前記第１の電源回路１００と同じであるので、異なる点についてだけ説明する。トランス３は、直流出力端子１１、１２間の定格電圧が３．３Ｖ以下、あるいは１２Ｖ以上であっても整流用ＦＥＴ６を簡素な回路構成で安定に駆動できるだけの巻数を有する第３の巻線３ｃを備えている。第３の巻線３ｃには整流回路６１が接続されている。整流回路６１は第３の巻線３ｃの端子ａ、端子ｂにそれぞれアノードが接続されているダイオード６１ａと６１ｂとからなる。ダイオード６１ａと６１ｂのカソード同士は接続されており、ダイオード６１ｂは第３の巻線３ｃとダイオード６１ａとに跨って接続されている。ダイオード６１ａと６１ｂのカソード同士の接続点側には整流用ＦＥＴ６のゲートが接続されると共に、インダクタンス素子６２がダイオード６１ａに直列になるように接続されている。インダクタンス素子６２の他端と第３の巻線３ｃの端子ｂとの間にインピーダンス素子６３が接続されている。インピーダンス素子６３は互いに並列に接続されているコンデンサ６３ａと抵抗器６３ｂとからなる。また、整流用ＦＥＴ６のソースは配線６４によって第３の巻線３ｃの端子ｂに接続されている。

制御回路５からのパルス幅制御信号によりスイッチング半導体素子４がターンオンし、トランス３の１次巻線３ａに電流が流れ始める。これに伴い、２次巻線３ｂ、第３の巻線３ｃの黒点側の端子が反対側の端子に対して正となる電圧が誘起される。このとき、前述したように、還流用ＦＥＴ７は高速でターンオフする。電流は、第３の巻線３ｃの端子ａから整流回路６１のダイオード６１ａ、インダクタンス素子６２、インピーダンス素子６３を通して端子ｂに流れる。したがって、整流用ＦＥＴ６のゲート−ソース間にはインダクタンス素子６２とインピーダンス素子６３とが存在するから、それらの電圧が整流用ＦＥＴ６のゲート−ソース間に印加され、整流用ＦＥＴ６は急速にターンオンする。これに伴い、トランス３側から平滑用インダクタ９を通して負荷電流が供給され、平滑用インダクタ９にエネルギーが蓄えられる。

次に、制御回路５からのパルス幅制御信号がゼロになってスイッチング半導体素子４がターンオフすると、第３の巻線３ｃの電圧が消失し、第３の巻線３ｃ側からインダクタンス素子６２に電流が供給されなくなるので、インダクタンス素子６２に蓄えられていたエネルギーは整流回路６１のダイオード６１ｂ及びインピーダンス６３を通して放出され、還流する。このとき、ダイオード６１ｂには順方向電圧降下が発生するから、整流用ＦＥＴ６のゲート電圧はソース電圧よりもダイオード６１ｂの順方向電圧降下分だけ低くなる。したがって、整流用ＦＥＴ６のゲート−ソース間容量の電荷は瞬時に放電され、整流用ＦＥＴ６はより高速でターンオフする。なお、この際、還流用ＦＥＴ７は前述したようにオンして平滑用インダクタ９に蓄えられているエネルギーを還流する。この電源回路５００でも、整流用ＦＥＴ６、還流用ＦＥＴ７双方を高速でターンオフさせることができるので、更に一層電力損失を低減できる。また、２次巻線９ｂ、第３の巻線３ｃの巻数を適切に選択することによって、定格出力電圧が低い電源の場合にも整流用ＦＥＴ６、還流用ＦＥＴ７の双方を安定、かつ高速でスイッチングさせることができる。なお、出力電圧検出回路及び帰還回路などについては図示するのを省略している。また、必要ならば、出力電流検出回路及びその帰還回路などを備えても勿論よい。

なお、以上述べた実施形態ではいずれもＮチャネル型のＦＥＴを用いたが、Ｐチャネル型のＦＥＴを用いても勿論よい。この変形例の場合には、整流用ＦＥＴ６、還流用ＦＥＴ７の駆動回路における整流回路のダイオードを逆向きにすればよい。例えば、実施形態４の第４の電源回路４００では、整流回路１６のダイオードＤ１、Ｄ２のカソード側を平滑用インダクタ９の２次巻線９ｂに向けて接続し、それらのアノード同士を接続すればよい。そして、ダイオードＤ１、Ｄ２のアノード同士が互いに接続された側に還流用ＦＥＴ７のゲートを接続すればよい。また、同様に、整流回路１６’のダイオードｄ１、ｄ２のカソード側を平滑用インダクタ９の第２の２次巻線９ｃに向けて接続し、それらのアノード同士を接続すればよい。このようにすることによって、整流用ＦＥＴ６、還流用ＦＥＴ７のターンオフ時にそれぞれのゲート電圧をダイオードＤ２、ダイオードｄ２の順方向電圧降下分だけ高くすることができ、その電圧によってそれぞれのゲート−ソース間ゲート容量の電荷を高速で放電することができる。また、Ｎチャネル型のＦＥＴとＰチャネル型のＦＥＴとを組み合わせて用いても勿論よい。

また、以上述べた実施形態では、トランス３の１次側回路をシングルエンデッドのインバータとして説明したが、これに限ることは無い。他の変形例として、図示しないが、例えば、４組のスイッチング半導体素子をフルブリッジ構成に接続してなる一般的なフルブリッジ型のインバータ回路、あるいは一対のスイッチング半導体素子と一対のコンデンサとをブリッジに接続してなる一般的な構成のハーフブリッジ型のインバータ回路であってもよい。また、トランス３の２次側回路も前記実施形態に制限されることはない。他の変形例として、図示しないが、プッシュプル型、例えばトランス３が互いに直列の二つの２次巻線を有し、それらの中点に平滑用インダクタを通して一方の直流出力端子に接続し、二つの２次巻線の他端にそれぞれの整流用ＦＥＴの一方の主端子を接続すると共に、他方の主端子同士を一緒にして他方の直流出力端子に接続する一般的な回路構成のものでもよい。なお、この場合には、二つの整流ＦＥＴに対して還流用ＦＥＴは共用されるので、単一でよい。また、スイッチング半導体素子４はＭＯＳＦＥＴの他にＩＧＢＴ、あるいは他のトランジスタなどであってもよい。制御回路５の制御方式はパルス幅制御に制限する必要はなく、周波数制御などであっても同様な効果を得ることができる。

図５に示した第４の電源回路４００の変形例として、還流用ＦＥＴ７を駆動するための第１の駆動回路を削除し、還流用ＦＥＴ７としてショットキーバリアダイオードのような順方向電圧降下の小さなダイオードを用いてもよい。また、還流用ＦＥＴ７のゲートをトランス３の２次巻線３ｂの黒点側端子とは反対側の端子に接続し、２次巻線３ｂの電圧で駆動してもよい。この場合には、整流用ＦＥＴ６だけが平滑用インダクタ９の第２の２次巻線９ｃと整流回路１６’とインダクタンス素子１７’とインピーダンス素子１８’とからなる駆動回路で高速のターンオフ動作が行われる。

以上述べたように、本発明の電源回路によれば、平滑用インダクタに一つ以上の２次巻線を備え、その２次巻線に、アノード同士又はカソード同士が接続された一組のダイオードを有する整流回路とインダクタンス素子とインピーダンス素子とを接続すると共に、還流用ＦＥＴのゲートを前記整流回路の出力に接続することにより、還流用ＦＥＴのオフ動作の際には、そのゲート−ソース間に前記ダイオードと前記インダクタとインピーダンス素子とが存在する。したがって、負荷電圧に大小にかかわらず、還流用ＦＥＴを安定かつ確実に動作させることができることは勿論のこと、整流用ＦＥＴのスイッチング動作、特にターンオフを高速化することができ、そのスイッチング時の電力損失を低減でき、低損失の電源回路を提供することができる。また、整流用ＦＥＴについても同様な効果を奏することができる。

本発明の実施形態１に係る電源回路１００を示す図である。本発明の電源回路１００における各部の電圧波形又は電流波形を示す図である。本発明の実施形態２に係る電源回路２００を示す図である。本発明の実施形態３に係る電源回路３００を示す図である。本発明の実施形態４に係る電源回路４００を示す図である。本発明の実施形態５に係る電源回路５００を示す図である。

符号の説明

１、２・・・直流入力端子
３、３’・・・トランス
３ａ、３ａ’・・・トランス３の１次巻線
３ｂ、３ｂ’・・・トランス３の２次巻線
３ｃ・・・トランス３の第３の巻線
４・・・スイッチング半導体素子
５・・・制御回路
６・・・整流用ＦＥＴ
６Ａ、６Ｂ・・・整流用ダイオード
７・・・還流用ＦＥＴ
８・・・制限用抵抗
９・・・平滑用インダクタ
１０・・・平滑用コンデンサ
１１、１２・・・直流出力端子
１３・・・出力電圧検出回路
１４・・・負荷
１５・・・絶縁回路
１６、１６’・・・整流回路
１７、１７’・・・インダクタンス素子
１８、１８’・・・インピーダンス素子
２１・・・２次側制御回路
２２・・・ゲート回路
６１・・・整流回路
６２・・・インダクタンス素子
６３・・・インピーダンス素子
６４・・・配線

Claims

直流入力端子に接続された１次巻線と２次巻線とを有するトランスと、前記１次巻線に直列に接続されているスイッチング半導体素子と、該スイッチング半導体素子を制御する制御回路と、前記２次巻線に直列接続されている第１の整流素子と、前記２次巻線と前記第１の整流素子とに跨って接続されている第２の整流素子と、前記２次巻線と負荷とに直列に接続されている１次巻線及び該１次巻線に磁気的に結合されている２次巻線を有する平滑用インダクタとを備える電源回路において、
前記第１の整流素子と前記第２の整流素子の少なくとも一方は電界効果トランジスタであり、
前記電界効果トランジスタを駆動する駆動回路は、前記平滑用インダクタの前記２次巻線と、該２次巻線の一方の端子（ａ）と他方の端子（ｂ）に一方の極性の端子がそれぞれ接続され、かつ他方の極性の端子同士が一緒に接続された一対のダイオードとからなる整流回路と、前記一対のダイオードの前記他方の極性の端子同士に一端が接続されるインダクタンス素子と、該インダクタンス素子の他端と前記平滑用インダクタの前記２次巻線の前記他方の端子（ｂ）との間に直列に接続されるインピーダンス素子とからなり、
前記平滑用インダクタの前記２次巻線の前記他方の端子（ｂ）は、前記電界効果トランジスタのソース又はドレインに接続され、
前記電界効果トランジスタのゲートは、前記一対のダイオードの一緒に接続された前記他方の極性の端子に接続され、
前記第１の整流素子がオンして前記平滑用インダクタの前記１次巻線及び前記２次巻線に電流が流れるとき、前記平滑用インダクタの前記２次巻線の電圧は反転し、それまで導通していた前記一対のダイオードの内の一方が非導通になると共に、それまで非導通であった他方が導通して順方向電圧降下を生じ、該順方向電圧降下が前記電界効果トランジスタのソース電圧又はドレイン電圧よりもゲート電圧を低下させることによって、前記電界効果トランジスタを高速でオフさせることを特徴とする電源回路。
請求項１において、
前記第１の整流素子は整流用ダイオードであり、
前記直流入力端子に跨って並列に接続された第２のトランスと、該第２のトランスの１次巻線に直列に接続されている第２のスイッチング半導体素子と、前記第２のトランスの前記２次巻線に直列に接続されている第２の整流用ダイオードとを備え、
前記第２のトランスの前記２次巻線は前記第２の整流用ダイオードを介して前記トランスの前記２次巻線と前記第１の整流素子とに跨って並列に接続されることを特徴とする電源回路。
請求項１において、
前記トランスは第３の巻線を有し、
前記電界効果トランジスタである前記第１の整流素子は、前記トランスの前記第３の巻線と、該第３の巻線に接続されている一対のダイオードからなる第２の整流回路と、該第２の整流回路の出力側に接続されている第２のインダクタンス素子と第２のインピーダンス素子とからなる回路によって駆動され、
前記第２の整流回路の一方の前記ダイオードが導通するときに前記第１の整流素子がオンし、
前記第２の整流回路の他方の前記ダイオードが導通するときにその順方向電圧降下が前記第１の整流素子のソース電圧又はドレイン電圧よりもゲート電圧を低下させることによって、前記第１の整流素子を高速でオフさせることを特徴とする電源回路。
請求項１ないし請求項３のいずれかにおいて、
前記インピーダンス素子はコンデンサを含み、
該コンデンサの両端には前記電界効果トランジスタを制御する２次側制御回路が接続されることを特徴とする電源回路。