JP4465713B2

JP4465713B2 - スイッチング電源装置及び同期整流回路

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Publication number: JP4465713B2
Application number: JP2004329044A
Authority: JP
Inventors: 栄治竹上
Original assignee: Ｔｄｋラムダ株式会社
Priority date: 2004-11-12
Filing date: 2004-11-12
Publication date: 2010-05-19
Anticipated expiration: 2024-11-12
Also published as: JP2006141151A

Description

本発明は、入力電圧を所望の出力電圧に変換するスイッチング電源装置に関し、このようなスイッチング電源装置などに使用され、入力に同期して整流する同期整流回路に関する。

従来、この種の同期整流回路を搭載したスイッチング電源装置としては、トランスの二次巻線に誘起される電圧の極性に同期して整流するものが知られている。とりわけ、高効率・応答特性を良くするため、スイッチング電源装置の整流部に使用される素子としてＦＥＴを用いたものがある。

しかし、このような同期整流回路をスイッチング電源装置に使用する場合には、スイッチング電源装置に使用されるインダクタンス素子に起因するサージ電圧からＦＥＴを保護する必要がある。

また、同期整流方式のスイッチング電源装置を共通する負荷に複数台（例えば２台）接続して並列運転を行った場合に、ＦＥＴの持つ電流の双方向性により、一方のスイッチング電源装置に他方のスイッチング電源装置からの出力インダクタ電流が逆流し（逆電圧が印加され）、その結果、同期整流停止時にＦＥＴに過大な電圧ストレスが印加され、ＦＥＴの故障に至る可能性があった。

上記問題を解決する手段として、特許文献１〜５に開示されるようなＦＥＴの保護を考慮した同期整流回路がある。

特許文献１には、ＦＥＴのゲート端子とトランスの二次巻線の一端との間にツェナーダイオードを接続した同期整流回路が開示されている。これは、二次巻線に誘起される電圧をツェナーダイオードを介してＦＥＴのゲート−ソース間に入力するよう構成することにより、ＦＥＴを駆動させて二次巻線の誘起電圧を同期整流すると共に、ＦＥＴのゲート−ソース電圧をツェナー電圧分レベルシフトさせてＦＥＴの破損を防ぐようにしている。

特許文献２には、ＦＥＴのゲート端子とトランスの二次巻線の一端との間にゲート駆動用コンデンサを接続し、ゲート端子とソース端子との間にツェナーダイオードを接続した同期整流回路が開示されている。これは、二次巻線に誘起される電圧をゲート駆動用コンデンサとＦＥＴのゲート容量とツェナーダイオードの静電容量で分割した電圧をゲート−ソース間に入力するよう構成することにより、ＦＥＴを駆動させて二次巻線の誘起電圧を同期整流すると共に、ＦＥＴのゲート−ソース間電圧をツェナー電圧でクランプしてＦＥＴの破損を防ぐようにしている。

特許文献３には、整流用及び転流用のＦＥＴのゲート端子それぞれに、トランスに設けた２つの二次補助巻線の一端を接続する一方、トランスの一次側に共振現象を止める手段を設けた同期整流回路が開示されている。これは、二次補助巻線に誘起される電圧を整流用ＦＥＴ及び転流用ＦＥＴのゲート−ソース間に交互に入力するように構成することにより、整流用ＦＥＴ及び転流用ＦＥＴを交互に駆動させて二次巻線の誘起電圧を同期整流すると共に、電源停止時に生じるトランスの一次側の共振現象を止めることで、２次側でのサージ電圧の発生を抑制し、ＦＥＴの破損を防ぐようにしている。

特許文献４には、整流用ＦＥＴのゲート端子とトランスの二次巻線の一端との間にコンデンサを接続し、転流用ＦＥＴのゲート端子にトランスに設けた二次補助巻線の一端を接続し、整流用ＦＥＴ及び転流用ＦＥＴのゲート電圧をそれぞれグランドレベルに落とす２つの補助ＦＥＴを設けた同期整流回路が開示されている。これは、二次巻線に誘起される電圧をコンデンサと整流用ＦＥＴのゲート容量とで分割した電圧を整流用ＦＥＴのゲート−ソース間に入力し、二次補助巻線に発生するフライバック電圧を転流用ダイオードに入力するように構成している。なお、補助ＦＥＴは、整流用ＦＥＴ及び転流用ＦＥＴのゲート電圧を瞬時に放電させて、整流用ＦＥＴと転流用ＦＥＴとを速やかに切り換える手段として設けられている。これにより、整流用ＦＥＴと転流用ＦＥＴとを交互に駆動させて二次巻線の誘起電圧を同期整流すると共に、電源停止時に第２の補助ＦＥＴがターンオフすると、転流用ＦＥＴと第１の補助ＦＥＴのゲート電圧が抵抗を介して徐々に放電し、転流用ＦＥＴがターンオフする。そして、前記コンデンサが充電されてから第１の補助ＦＥＴがターンオフすることにより、整流用ＦＥＴのゲート端子に電荷がチャージされないようにして整流用ＦＥＴの破損を防ぐようにしている。

特許文献５には、ＦＥＴのゲート端子にトランスに設けた二次補助巻線の一端を接続し、ゲート端子とソース端子との間にツェナーダイオードとダイオードとからなる直列回路を接続した同期整流回路が開示されている。これは、二次補助巻線に誘起される電圧をゲート−ソース間に入力するよう構成することにより、ＦＥＴを駆動させて二次巻線の誘起電圧を同期整流すると共に、ＦＥＴのゲート−ソース間電圧をツェナー電圧でクランプしてＦＥＴの破損を防ぐようにしている。
特開平１１−８９７４号公報特開２０００−１５６９７４号公報特開２００２−３２０３８５号公報特開２００４−１５８８６号公報特開２００４−１８７３８７号公報

しかしながら、上記特許文献１〜５に開示される同期整流回路では、ＦＥＴの駆動電圧に二次巻線又は二次補助巻線の誘起電圧を利用しているため、ＦＥＴのドレイン−ソース間電圧が当該誘起電圧に左右されてしまうという問題があった。近年は広範囲な入力電圧に対応できるいわゆるワイドレンジ化に対応したスイッチング電源装置が市場で要求されており、入力電圧の大きな変化にも対応する必要がある。このような要求から入力電圧が増加すると、それに伴い二次巻線に誘起される電圧も増加し、ドレイン−ソース間電圧がその耐圧（絶対最大定格）を越え、ＦＥＴが破損する虞があった。

また、入力電圧が一定であっても、ＦＥＴのゲート−ソース間をツェナーダイオードでクランプするものでは、例えば負荷側からの逆流など何らかの原因でクランプする電圧が当該ツェナー電圧を大きく超えてしまうと、ツェナーダイオードで消費される電力が許容損失を超えてしまい故障する虞があり、その結果、ＦＥＴも破損する虞があった。

そこで本発明は上記問題点に鑑み、スイッチ素子にかかる電圧ストレスを少ない部品点数で確実に抑制するスイッチング電源装置を提供することを目的とする。

また、同期整流停止時にスイッチ素子にかかる電圧ストレスを少ない部品点数で確実に抑制する同期整流回路を提供することを別の目的とする。

本発明における請求項１のスイッチング電源装置では、電力路を開閉する一対の開閉端子と駆動端子とを有するＦＥＴを備えたスイッチング電源装置において、前記電力路からの電力とは別の電力を前記駆動端子に断続的に入力して前記ＦＥＴをオン・オフ動作させる駆動手段と、当該オン・オフ動作停止時に前記開閉端子間に印加される電圧に応じた駆動電力を前記駆動端子に入力し、ドレイン−ソース間耐圧までは前記ＦＥＴの開動作を抑制する保護駆動手段と、前記オン・オフ動作停止時に前記駆動手段の出力をハイインピーダンスにする出力開放手段とを備え、前記保護駆動手段がダイオードと定電圧素子との直列回路からなっている。

このようにすると、ＦＥＴの駆動端子に入力される電力が、電力路からの電力とは別系統となるため、スイッチング電源装置の入力電圧が増加しても、ＦＥＴの駆動電力は変化せず、ＦＥＴの破損を防ぐことができる。また、ＦＥＴのオン・オフ動作停止時には、保護駆動手段によりＦＥＴの開閉端子間に印加される電圧に応じた駆動電力が駆動端子に入力されるため、開閉端子間の耐圧を越える電圧が印加された場合でも、それに応じて開閉端子間が導通し、開閉端子間に発生する電圧ストレスを抑制することができる。

また、ＦＥＴの駆動端子に駆動手段と保護駆動手段とを共に接続しておいても、オン・オフ動作停止時には、駆動手段が切り離された状態となるため、両者を容易に切り換えることができる。

本発明における請求項２のスイッチング電源装置では、電力路を開閉する一対の開閉端子と駆動端子とを有するＦＥＴを備えたスイッチング電源装置において、前記ＦＥＴをオン・オフ動作させる駆動手段と、当該オン・オフ動作停止時に前記開閉端子間に印加される電圧に応じた駆動電力を前記駆動端子に入力し、ドレイン−ソース間耐圧までは前記ＦＥＴの開動作を抑制する保護駆動手段と、前記オン・オフ動作停止時に前記駆動手段の出力をハイインピーダンスにする出力開放手段とを備え、前記保護駆動手段がダイオードと定電圧素子との直列回路からなっている。

このようにすると、ＦＥＴのオン・オフ動作停止時には、保護駆動手段によりＦＥＴの開閉端子間に印加される電圧に応じた駆動電力が駆動端子に入力されるため、開閉端子間の耐圧を越える電圧が印加された場合でも、それに応じて開閉端子間が導通し、開閉端子間に発生する電圧ストレスを抑制することができる。また、ＦＥＴの駆動端子に駆動手段と保護駆動手段とを共に接続しておいても、オン・オフ動作停止時には、駆動手段が切り離された状態となるため、両者を容易に切り換えることができる。

本発明における請求項３のスイッチング電源装置では、前記保護駆動手段は、前記開閉端子間に印加される電圧が所定値以上になると、前記所定値を超えた分の超過電圧に応じ増加する駆動電力を前記駆動端子に入力するものである。

このようにすると、例えば開閉端子間耐圧などの所定値までは、開閉端子間の導通を抑制することができ、無駄な電力を消費することがない。また、所定値を超えた分の超過電圧に応じて増加する駆動電力が前記駆動端子に入力されるため、開閉端子間に印加される電圧に対応した適切な駆動電力によりＦＥＴのオン動作を行うことができる。

本発明における請求項４の同期整流回路では、電力路を開閉する一対の開閉端子と駆動端子とを有するＦＥＴと、前記ＦＥＴの同期整流動作をさせる同期駆動手段と、当該同期整流動作停止時に前記同期駆動手段の出力をハイインピーダンスにする出力開放手段とを備え、ダイオードと定電圧素子との直列回路が前記開閉端子の一方と前記駆動端子との間に接続され、前記駆動端子と前記開閉端子の他方との間に抵抗が接続され、ドレイン−ソース間耐圧までは前記ＦＥＴの開動作を抑制する。

このようにすると、同期整流動作停止時には、定電圧素子によりＦＥＴの開閉端子間に印加される電圧から所定の電圧分降下させた駆動電力が駆動端子に入力されるため、開閉端子間の耐圧を越える電圧が印加された場合には、それに応じて開閉端子間が導通し、開閉端子間に発生する電圧ストレスを抑制することができる。このとき、例えば開閉端子間耐圧などの所定値までは、定電圧素子が導通しないため、無駄な電力を消費することがない。その上、所定値を超えた分の超過電圧に応じて増加する駆動電力が駆動端子に入力されるため、開閉端子間に印加される電圧に対応した適切な駆動電力によりＦＥＴのオン動作を行うことができる。

ＦＥＴの開閉端子間電圧は、定電圧素子と抵抗により分圧されるため、開閉端子間電圧が定電圧素子に設定された所定電圧を超えると、ＦＥＴの開閉端子間が導通することで、定電圧素子での損失が減少するため、定電圧素子が破損することはない。
さらに、ＦＥＴの駆動端子に同期駆動手段と保護駆動手段とを共に接続しておいても、同期整流動作停止時には、同期駆動手段が切り離された状態となるため、両者を容易に切り換えることができる。それに伴い、保護駆動手段に設けられたダイオードが、保護駆動手段を通じて流出する電流を阻止する。

本発明の請求項１によると、入力電圧の増加に容易に対応することができると共に、オン・オフ動作停止時にＦＥＴにかかる電圧ストレスを確実に抑制するスイッチング電源装置を提供することができる。

また、駆動手段と保護駆動手段とを容易に切り換えてＦＥＴを保護することができる。

本発明の請求項２によると、オン・オフ動作停止時にＦＥＴにかかる電圧ストレスを確実に抑制するスイッチング電源装置を提供することができる。

本発明の請求項３によると、無駄な電力消費を抑えながらＦＥＴを保護することができる。

本発明の請求項４によると、入力電圧の増加に容易に対応することができると共に、少ない部品で同期整流停止時に当該同期整流回路を構成する各素子にかかる電圧ストレスを確実に抑制する同期整流回路を提供することができる。

以下、添付図面を参照しながら、本発明におけるスイッチング電源及び同期整流回路の好ましい実施例を説明する。

図１は、本発明における同期整流回路を備えたスイッチング電源装置を示す回路図である。同図において、１はスイッチング電源装置としてのＤＣ−ＤＣコンバータであり、一対の入力端子２ａ，２ｂ（正極入力端子２ａ，負極入力端子２ｂ）に接続された図示しない直流電源から電力を取り出し、所望の電圧値を有する直流電力に変換し、一対の出力端子３ａ，３ｂ（正極出力端子３ａ，負極出力端子３ｂ）から図示しない任意の負荷へ出力する。本実施例では、ＤＣ−ＤＣコンバータ１をハーフブリッジ形コンバータ回路で構成している。

ＤＣ−ＤＣコンバータ１の回路構成について詳述する。正極入力端子２ａと負極入力端子２ｂとの間には、コンデンサ４，５の直列回路が接続される。また、正極入力端子２ａには、例えばＭＯＳＦＥＴからなるスイッチング素子６のドレインが接続される一方、負極入力端子２ｂには、例えばＭＯＳＦＥＴからなるスイッチング素子７のソースが接続され、スイッチング素子６のソースとスイッチング素子７のドレインとが接続される。

ＤＣ−ＤＣコンバータ１の入力側と出力側とを絶縁するトランス10は、一次巻線11と、二次巻線12とからなる。一次巻線11のドット側は、スイッチング素子６のソースとスイッチング素子７のドレインとの接続ラインに接続され、非ドット側は、コンデンサ４とコンデンサ５との接続ラインに接続される。18は、ＤＣ−ＤＣコンバータ１の入力側と出力側とを絶縁するドライブトランスであり、一次巻線13，14と、二次巻線15とからなる。一次巻線13には、抵抗17が並列接続されると共に、そのドット側はスイッチング素子７のソースひいては負極入力端子２ｂに接続され、非ドット側はスイッチング素子７のゲートに接続される。一次巻線14には、抵抗16が並列接続されると共に、その非ドット側はスイッチング素子６のソースとスイッチング素子７のドレインとの接続ラインに接続され、ドット側はスイッチング素子６のゲートに接続される。

ドライブトランス18の二次巻線15はスイッチングドライバ35の出力端子OUTA，OUTB間に接続され、スイッチングドライバ35の入力端子INA，INBには、それぞれパルス発生器27のパルス出力端子OUT3，OUT2が接続される。スイッチングドライバ35の電源端子VDD及び接地端子GNDは、それぞれパルス発生器27の電源端子VDD及び接地端子GNDと接続される。スイッチングドライバ35は、後述するように、パルス発生器27から入力されるパルス信号と同期した出力電力を二次巻線15に供給することにより、スイッチング素子６，７をスイッチング動作させる。

トランス10の二次巻線12のドット側にはチョークコイル20の一端が接続され、非ドット側にはチョークコイル21の一端が接続される。一方、チョークコイル20の他端とチョークコイル21の他端とは、共に正極出力端子３ａに接続される。正極出力端子３ａと負極出力端子３ｂとの間には平滑コンデンサ22が接続され、この平滑コンデンサ22とチョークコイル20，21とにより平滑回路が構成される。

二次巻線12と前記平滑回路との間には同期整流回路23が挿入されている。同期整流回路23は、主に、スイッチ素子としての例えばＭＯＳ型のＦＥＴ25，26と、ダイオード42のカソードとツェナーダイオード43のアノードとを接続した直列回路からなる保護駆動手段50と、ダイオード44のカソードとツェナーダイオード45のアノードとを接続した直列回路からなる保護駆動手段51と、同期駆動手段としての同期整流ドライバ34と、前記パルス発生器27とから構成されている。

ＦＥＴ25のドレインは二次巻線12の非ドット側に接続され、ソースは負極出力端子３ｂに接続される。ＦＥＴ25のゲート−ドレイン間には、ツェナーダイオード43のアノードがＦＥＴ25のゲート側、ダイオード42のアノードがドレイン側となるよう保護駆動手段50が接続される一方、ＦＥＴ25のゲート−ソース間には抵抗40が接続される。また、ＦＥＴ25のゲートには同期整流ドライバ34の出力端子OUTBが接続される。

一方、ＦＥＴ26のドレインは二次巻線12のドット側に接続され、ソースは負極出力端子３ｂに接続される。ＦＥＴ26のゲート−ドレイン間には、ツェナーダイオード45のアノードがＦＥＴ26のゲート側、ダイオード44のアノードがドレイン側となるよう保護駆動手段51が接続される一方、ＦＥＴ26のゲート−ソース間には抵抗41が接続される。また、ＦＥＴ26のゲートには同期整流ドライバ34の出力端子OUTAが接続される。なお、ダイオード42，44は、同期整流ドライバ34の出力端子OUTB，OUTAからＦＥＴ25，26のドレインへの電流流出を阻止するために設けられている。

同期整流ドライバ34の入力端子INA，INBには、それぞれ抵抗28，30を介してパルス発生器27の出力端子OUT6，OUT4が接続される。同期整流ドライバ34の電源端子VDDは、スイッチングドライバ35と同様にパルス発生器27の電源端子VDDと接続されるが、接地端子GNDは、例えばＭＯＳ型のＦＥＴ29のドレインに接続される。ＦＥＴ29のソースは、負極出力端子３ｂとパルス発生器27の接地端子GNDに接続され、ゲートは、パルス発生器27の出力端子OUT5と接続される。また、同期整流ドライバ34の接地端子GNDにはダイオード31，32のアノードが接続され、ダイオード31，32のカソードは、それぞれ同期整流ドライバ34の入力端子INA，INBに接続される。なお、同期整流ドライバ34の電源ラインとグランドラインとの間には、デカップリングコンデンサ33が接続されている。

次に、本発明における同期整流回路の作用について、図１及び図２を参照しながらＤＣ−ＤＣコンバータ１の動作と共に説明する。

図２は、ＤＣ−ＤＣコンバータ１各部の電圧・電流波形を示したものである。Ｖcntは、パルス発生器27の出力端子OUT5から出力されるコントロール信号の電圧波形であり、コンバータもしくは同期整流ドライバ34ひいては同期整流回路23のみを停止させる時にＬレベルになる信号である。コントロール信号ＶcntのＨレベルがＦＥＴ29のゲートへ出力されることにより、ＦＥＴ29がターンオンし、同期整流ドライバ34の接地端子GNDがパルス発生器27の接地端子GND，スイッチングドライバ35の接地端子GND，負極出力端子３ｂなどと接地される。コントロール信号ＶcntのＬレベルがＦＥＴ29のゲートへ出力されると、ＦＥＴ29がターンオフし、同期整流ドライバ34の接地端子GNDが切り離された状態となり、同期整流ドライバ34の出力端子OUTA，OUTBが共にハイインピーダンス（高抵抗状態）となる。従って、本実施例においては、コントロール信号Ｖcntを出力するパルス発生器27やＦＥＴ29などが出力開放手段に相当する。言い換えると、パルス発生器27やＦＥＴ29などは同期整流器ＯＮ／ＯＦＦ制御手段として機能している。同期整流ドライバ34に例えば出力イネーブル端子などが用意されている場合には、ＦＥＴ29を設けなくてもよく、コントロール信号Ｖcntを直接出力イネーブル端子に入力すればよい。

スイッチング素子６，７のゲート−ソース間電圧であるスイッチング電圧を示したものがＶgs_S1，Ｖgs_S2であり、スイッチング素子６，７が交互にスイッチング動作する様子を表している。当該スイッチング動作について詳述する。パルス発生器27では、ＤＣ−ＤＣコンバータ１の出力を安定させるために、例えばＰＷＭ制御されたスイッチングパルスが生成され、出力端子OUT3，OUT2からスイッチングドライバ35の入力端子INA，INBへそれぞれ出力される。スイッチングドライバ35は、前記スイッチングパルスを基に、出力端子OUTA，OUTB間に接続されたドライブトランス18の二次巻線15へ交流電流を流す。

二次巻線15のドット側から非ドット側へと電流が流れた場合には、ドライブトランス18の特性から、一次巻線14のドット側に正の電圧が誘起され、一次巻線13の非ドット側に負の電圧が誘起される。すなわち、スイッチング素子６のスイッチング電圧Ｖgs_S1がＨレベル（正の電圧）になる一方、スイッチング素子７のスイッチング電圧Ｖgs_S2がＬレベル以下（負の電圧）になる。反対に、二次巻線15の非ドット側からドット側へと電流が流れた場合には、一次巻線13の非ドット側に正の電圧が誘起され、一次巻線14のドット側に負の電圧が誘起される。すなわち、スイッチング素子７のスイッチング電圧Ｖgs_S1がＨレベル（正の電圧）になる一方、スイッチング素子６のスイッチング電圧Ｖgs_S2がＬレベル以下（負の電圧）になる。このようにして、スイッチング素子６，７が交互にスイッチング動作する。なお、スイッチング電圧Ｖgs_S1，Ｖgs_S2には、スイッチング素子６，７が同時にターンオンしないように、少なくとも、ある所定の時間だけ両者がＬレベルになるリセット期間が設けられている。

スイッチング素子６がターンオンのときは、正極入力端子２ａからトランス10の一次巻線11を通してコンデンサ４，５へ電流が流れ込む。このとき、一次巻線11に流れる電流はドット側から非ドット側へ流れるため、二次巻線12のドット側に電圧が誘起される。一方、スイッチング素子７がターンオンのときは、コンデンサ４，５から一次巻線11を通して負極入力端子２ｂへ電流が流れ出す。このとき、一次巻線11に流れる電流は非ドット側からドット側へ流れるため、二次巻線12の非ドット側に電圧が誘起される。この二次巻線12に誘起される交流電圧が、二次巻線12の誘起電圧Ｖtransとなる。誘起電圧Ｖtransは、後述するように、同期整流回路23により整流されると共に、チョークコイル20，21や平滑コンデンサ22により平滑され、正極出力端子３ａと負極出力端子３ｂとの間に接続された前記負荷に出力されることとなる。

同期整流回路23は、ＦＥＴ25，26を交互にターンオンさせることにより、誘起電圧Ｖtransを同期整流する。ＦＥＴ25，26のゲート−ソース間電圧である駆動電圧を示したものがＶgs_S3，Ｖgs_S4であり、ＦＥＴ25，26が交互にターンオンする様子を表している。当該同期整流動作について詳述する。パルス発生器27では、前記スイッチングパルスに同期した同期パルスが生成され、出力端子OUT6，OUT4から同期整流ドライバ34の入力端子INA，INBへそれぞれ出力される。同期整流ドライバ34は、前記同期パルスを基に、出力端子OUTB，OUTAからＦＥＴ25，26のゲートへ、駆動電圧Ｖgs_S3，Ｖgs_S4を出力する。もちろん、パルス発生器27が十分なドライブ能力を有している場合には、パルス発生器27を同期駆動手段として、出力端子OUT6，OUT4から出力される同期パルスを駆動電圧Ｖgs_S3，Ｖgs_S4としてＦＥＴ25，26のゲートへ出力してもよい。

駆動電圧Ｖgs_S3，Ｖgs_S4は、前記同期パルスによりスイッチングパルスひいてはスイッチング素子６，７のスイッチング電圧Ｖgs_S1，Ｖgs_S2と同期しており、駆動電圧Ｖgs_S3はスイッチング電圧Ｖgs_S2のオフ期間（Ｌレベル以下の期間）にＨレベルとなり、駆動電圧Ｖgs_S4はスイッチング電圧Ｖgs_S1のオフ期間にＨレベルとなるよう構成されている。言い換えると、スイッチング素子６がターンオンして誘起電圧Ｖtransが正となるときには、ＦＥＴ25がターンオンし、ＦＥＴ26がターンオフする一方、スイッチング素子７がターンオンして誘起電圧Ｖtransが負となるときには、ＦＥＴ25がターンオフし、ＦＥＴ26がターンオンする。すなわち、同期整流回路23は、その入力電圧となる誘起電圧Ｖtransに同期してＦＥＴ25，26をオン・オフ動作させることにより、同期整流動作を行う。なお、前記リセット期間時には、駆動電圧Ｖgs_S3と駆動電圧Ｖgs_S4とが共にＨレベルとなる。

ＦＥＴ25のゲートにＨレベルの駆動電圧Ｖgs_S3が入力され、ＦＥＴ26のゲートに駆動電圧Ｖgs_S4が入力されない（Ｌレベルが入力される）と、ＦＥＴ25がターンオンし、ＦＥＴ26がターンオフする。こうなると、二次巻線12→チョークコイル20→正極出力端子３ａ→（負荷）→負極出力端子３ｂ→ＦＥＴ25→二次巻線12に至る閉路が形成され、正の誘起電圧Ｖtransが整流されることとなる。同時に、チョークコイル21→正極出力端子３ａ→（負荷）→負極出力端子３ｂ→ＦＥＴ25→チョークコイル21に至る閉路も形成される。このとき、チョークコイル20ではエネルギが蓄えられる一方、チョークコイル21では蓄えられたエネルギが放出される。

同様に、ＦＥＴ26のゲートにＨレベルの駆動電圧Ｖgs_S4が入力され、ＦＥＴ25のゲートに駆動電圧Ｖgs_S3が入力されない（Ｌレベルが入力される）と、ＦＥＴ26がターンオンし、ＦＥＴ25がターンオフする。こうなると、二次巻線12→チョークコイル21→正極出力端子３ａ→（負荷）→負極出力端子３ｂ→ＦＥＴ26→二次巻線12に至る閉路が形成され、負の誘起電圧Ｖtransが整流されることとなる。同時に、チョークコイル20→正極出力端子３ａ→（負荷）→負極出力端子３ｂ→ＦＥＴ26→チョークコイル20に至る閉路も形成される。このとき、チョークコイル21ではエネルギが蓄えられる一方、チョークコイル20では蓄えられたエネルギが放出される。すなわち、ＦＥＴ25，26は整流素子であると同時に転流素子としても機能する。

なお、ILf1，ILf2はチョークコイル20，21を流れるチョークコイル電流であり、チョークコイル20，21にエネルギが蓄えられる又は放出されることにより、増減を繰り返し脈動しながら流れる。

ここで、ＦＥＴ25，26の周辺回路について詳述する。

誘起電圧Ｖtransが正となる期間は、ＦＥＴ26がターンオフしているため、当該ドレイン−ソース間に誘起電圧Ｖtransが印加される。また、ＦＥＴ26のゲートに駆動電圧Ｖgs_S4が入力されていないため、当該ゲート−ドレイン間にも誘起電圧Ｖtransが印加されることとなる。このとき、当該ゲート−ドレイン間には、保護駆動手段51が接続されているが、ツェナーダイオード45は、誘起電圧Ｖtrans程度の電圧では導通しないツェナー電圧Ｖｚが設定されているため、ＦＥＴ26のゲート電圧が上昇することはない。従って、ＦＥＴ26のオフ状態が維持される。同様に、ツェナーダイオード43は、誘起電圧Ｖtrans程度の電圧では導通しないツェナー電圧Ｖｚが設定されているため、ＦＥＴ25のゲート−ソース電圧が上昇することはない。従って、ＦＥＴ25のオフ状態が維持される。

このように、ＦＥＴ25，26のゲート−ドレイン間には、スレッシュホールド（閾値）を持つ部品であるツェナーダイオード43，45を接続しているため、通常動作時においては、ＦＥＴ25，26は、誘起電圧Ｖtransとは別系統となる同期整流ドライバ34のみで駆動する。従って、ＤＣ−ＤＣコンバータ１の入力電圧の増加に伴い二次巻線12に誘起される誘起電圧Ｖtransが増加しても、ＦＥＴ25，26のドレイン−ソース間電圧Ｖds_S3，Ｖds_S4（以下、ドレイン電圧Ｖds_S3，Ｖds_S4という）がその耐圧を越えず、ＦＥＴが破損することがない。

ところで、こうした同期整流方式のＤＣ−ＤＣコンバータ１を共通する負荷に複数台接続して並列運転を行った場合には、負荷変動などの何らかの原因で他方のＤＣ−ＤＣコンバータ１の出力電圧が上昇してしまうことがある。このような場合、一方のＤＣ−ＤＣコンバータ１のチョークコイル電流ＩLf1，ＩLf2は逆流し、負の電流になる。この時にＤＣ−ＤＣコンバータ１を停止させるとコントロール信号ＶcntはＬレベルになり、図２の期間Ｔになる。期間Ｔでは、スイッチング電圧Ｖgs_S1，Ｖgs_S2の供給が停止するに伴い、誘起電圧Ｖtransの発生が停止している。このとき、コントロール信号ＶcntもＬレベルとなるため、前述したように、同期整流ドライバ34の出力端子OUTA，OUTBが共にハイインピーダンスとなる。すなわち、同期整流ドライバ34の出力端子OUTA，OUTBが、等価的にＦＥＴ25，26のゲートから切り離された状態となる。図２の駆動電圧Ｖgs_S3のように、Ｈレベルのときに停止すると、ＦＥＴ25のゲート−ソース間電圧が抵抗40により放電され、徐々に減少していく。

以下、スイッチング動作停止時におけるＦＥＴ25，26の保護について説明する。なお、都合上ＦＥＴ25についてのみ説明するが、ＦＥＴ26については、周辺回路等の符号が変わるだけで内容はＦＥＴ25と略同じである。

正極出力端子３ａから他の出力電流が逆流し、チョークコイル20，21のチョークコイル電流ＩLf1，ＩLf2が負向きだと、ＦＥＴ25のドレイン−ソース間に他のＤＣ−ＤＣコンバータ１の出力電圧Ｖｏとチョークコイル20，21の起電力によるサージ電圧との和となるサージ電圧Ｖｓが印加されることとなる。一般に、ＭＯＳ型ＦＥＴなどでは、ゲート−ソース間の耐圧よりもドレイン−ソース間の耐圧の方が大きいため、かなりの大きさのサージ電圧Ｖｓが印加されても耐えることができるが、サージ電圧Ｖｓが誘起電圧Ｖtransよりも大きく、ＦＥＴ25のドレイン電圧Ｖds_S3がその耐圧付近にまで達してしまう場合には、保護駆動手段50によりＦＥＴ25が保護されることとなる。

ドレイン電圧Ｖds_S3がその耐圧以下の所定値すなわちツェナーダイオード43の閾値であるツェナー電圧Ｖｚに達すると、ツェナーダイオード43が導通し、当該ゲート−ソース電圧である駆動電圧Ｖgs_S3が上昇する。このとき、ツェナーダイオード43がＦＥＴ25のゲート電位に負帰還をかけ、駆動電圧Ｖgs_S3がそれ以上低下しないように作用する。すなわち、駆動電圧Ｖgs_S3は、サージ電圧Ｖｓからツェナーダイオード43のツェナー電圧Ｖｚを引いた電圧（Ｖgs_S3＝Ｖｓ−Ｖｚ）に固定され、ＦＥＴ25のゲートに入力される（ダイオード42の順方向降下電圧は考慮していない）。言い換えると、ドレイン電圧Ｖds_S3，Ｖds_S4は、ツェナー電圧Ｖｚをツェナーダイオード43，45と抵抗40，41とにより分圧した電圧となる。

その後、駆動電圧Ｖgs_S3がＦＥＴ25のゲート閾値電圧を越えると、ＦＥＴ25がターンオンするが、駆動電圧Ｖgs_S3が低い間は線形領域となるため、当該ドレイン電流は駆動電圧Ｖgs_S3に比例して増加することとなる。このようにして、ＦＥＴ25のドレイン−ソース間の耐圧を越える大きさの電圧が印加された場合には、それに応じた（比例した）駆動電圧Ｖgs_S3がゲートに入力されることにより、ドレイン−ソース間が導通するため、当該ドレイン−ソース間に発生する電圧ストレスを抑制することができる。なお、本実施例では、ドレイン電圧Ｖds_S3がツェナー電圧Ｖｚを超えても、ＦＥＴ25のドレイン−ソース間が導通することで、ツェナーダイオード43での損失が減少するため、ツェナーダイオード43が破損することはない。

以上のように本実施例では、電力路を開閉する一対の開閉端子としてのドレイン，ソースと駆動端子としてのゲートとを有するスイッチ素子としてのＦＥＴ25，26を備えたスイッチング電源装置としてのＤＣ−ＤＣコンバータ１において、前記電力路からの電力としての誘起電圧Ｖtransとは別の電力である駆動電圧Ｖgs_S3，Ｖgs_S4をゲートに断続的に入力してＦＥＴ25，26のオン・オフ動作させる駆動手段としての同期整流ドライバ34（パルス発生器27）と、当該オン・オフ動作停止時にドレイン電圧Ｖds_S3，Ｖds_S4に応じた駆動電力としての駆動電圧Ｖgs_S3，Ｖgs_S4をゲートに入力する保護駆動手段50，51とを備えている。

このようにすると、ＦＥＴ25，26のゲートに入力される電力が、誘起電圧Ｖtransとは別系統となるため、ＤＣ−ＤＣコンバータ１の入力電圧が増加しても、ＦＥＴ25，26の駆動電圧Ｖgs_S3，Ｖgs_S4は変化せず、ＦＥＴ25，26の破損を防ぐことができる。また、ＦＥＴ25，26のオン・オフ動作停止時には、保護駆動手段50，51によりＦＥＴ25，26のドレイン電圧Ｖds_S3，Ｖds_S4に応じた駆動電圧Ｖgs_S3，Ｖgs_S4がゲートに入力されるため、ドレイン−ソース間の耐圧を越えるドレイン電圧Ｖds_S3，Ｖds_S4が印加された場合でも、それに応じてドレイン−ソース間が導通し、ドレイン−ソース間に発生する電圧ストレスを抑制することができる。以上より、入力電圧の増加に容易に対応することができると共に、オン・オフ動作停止時にＦＥＴ25，26にかかる電圧ストレスを確実に抑制する同期整流回路を提供することができる。

さらに本実施例のＤＣ−ＤＣコンバータ１では、前記オン・オフ動作停止時に同期整流ドライバ34の出力をハイインピーダンスにする出力開放手段としてのパルス発生器27，ＦＥＴ29を備えている。

このようにすると、ＦＥＴ25，26のゲートに同期整流ドライバ34と保護駆動手段50，51とを共に接続しておいても、オン・オフ動作停止時には、同期整流ドライバ34が切り離された状態となるため、両者を容易に切り換えることができる。以上より、同期整流ドライバ34と保護駆動手段50，51とを容易に切り換えてＦＥＴ25，26を保護することができる。

また本実施例のＤＣ−ＤＣコンバータ１では、電力路を開閉する一対のドレイン，ソースとゲートとを有するＦＥＴ25，26を備えたＤＣ−ＤＣコンバータ１において、ＦＥＴ25，26をオン・オフ動作させる同期整流ドライバ34（パルス発生器27）と、当該オン・オフ動作停止時にドレイン電圧Ｖds_S3，Ｖds_S4に応じた駆動電圧Ｖgs_S3，Ｖgs_S4をゲートに入力する保護駆動手段50，51と、前記オン・オフ動作停止時に同期整流ドライバ34の出力をハイインピーダンスにするパルス発生器27，ＦＥＴ29とを備えている。

このようにすると、ＦＥＴ25，26のオン・オフ動作停止時には、保護駆動手段50，51によりＦＥＴ25，26のドレイン電圧Ｖds_S3，Ｖds_S4に応じた駆動電圧Ｖgs_S3，Ｖgs_S4がゲートに入力されるため、ドレイン−ソース間の耐圧を越えるドレイン電圧Ｖds_S3，Ｖds_S4が印加された場合でも、それに応じてドレイン−ソース間が導通し、ドレイン−ソース間に発生する電圧ストレスを抑制することができる。また、ＦＥＴ25，26のゲートに同期整流ドライバ34と保護駆動手段50，51とを共に接続しておいても、オン・オフ動作停止時には、同期整流ドライバ34が切り離された状態となるため、両者を容易に切り換えることができる。以上より、オン・オフ動作停止時にＦＥＴ25，26にかかる電圧ストレスを確実に抑制する同期整流回路を提供することができる。

また本実施例のＤＣ−ＤＣコンバータ１では、保護駆動手段50，51は、ＦＥＴ25，26のドレイン電圧Ｖds_S3，Ｖds_S4が所定値としてのツェナーダイオード43，45のツェナー電圧Ｖｚ以上になると、ツェナー電圧Ｖｚを超えた分の超過電圧に応じて増加する駆動電圧Ｖgs_S3，Ｖgs_S4をゲートに入力するものである。

このようにすると、例えばドレイン−ソース間耐圧などの所定値までは、ＦＥＴ25，26の開動作を抑制することができ、無駄な電力を消費することがない。また、ツェナー電圧Ｖｚを超えた分の超過電圧に応じて増加する駆動電圧Ｖgs_S3，Ｖgs_S4がゲートに入力されるため、ドレイン電圧Ｖds_S3，Ｖds_S4に対応した適切な駆動電圧Ｖgs_S3，Ｖgs_S4によりＦＥＴ25，26の開動作を行うことができる。以上より、無駄な電力消費を抑えながらＦＥＴ25，26を保護することができる。

また本実施例の同期整流回路23では、電力路を開閉する一対の開閉端子としてのドレイン，ソースと駆動端子としてのゲートとを有するスイッチ素子としてのＦＥＴ25，26と、ＦＥＴ25，26の同期整流動作をさせる同期駆動手段としての同期整流ドライバ34（パルス発生器27）と、当該同期整流動作停止時にドレイン電圧Ｖds_S3，Ｖds_S4に応じた駆動電力としての駆動電圧Ｖgs_S3，Ｖgs_S4をゲートに入力する保護駆動手段50，51とを備え、ダイオード42，44と定電圧素子としてのツェナーダイオード43，45との直列回路がドレインとゲートとの間に接続され、ゲートとソースとの間に抵抗40，41が接続されている。

このようにすると、同期整流動作停止時には、ツェナーダイオード43，45によりＦＥＴ25，26のドレイン電圧Ｖds_S3，Ｖds_S4から所定の電圧分降下させた駆動電力が駆動端子に入力されるため、ドレイン−ソース間の耐圧を越えるドレイン電圧Ｖds_S3，Ｖds_S4が印加された場合には、それに応じてドレイン−ソース間が導通し、ドレイン−ソース間に発生する電圧ストレスを抑制することができる。このとき、例えばドレイン−ソース間耐圧などの所定値までは、ツェナーダイオード43，45が導通しないため、無駄な電力を消費することがない。その上、ツェナー電圧Ｖｚを超えた分の超過電圧に応じて増加する駆動電圧Ｖgs_S3，Ｖgs_S4がゲートに入力されるため、ドレイン電圧Ｖds_S3，Ｖds_S4に対応した適切な駆動電圧Ｖgs_S3，Ｖgs_S4によりＦＥＴ25，26の開動作を行うことができる。

ＦＥＴ25，26のドレイン電圧Ｖds_S3，Ｖds_S4は、ツェナーダイオード43，45と抵抗40，41により分圧されるため、ドレイン電圧Ｖds_S3，Ｖds_S4がツェナーダイオード43，45に設定されたツェナー電圧Ｖｚを超えると、ＦＥＴ25，26のドレイン−ソース間が導通することで、ツェナーダイオード43，45での損失が減少するため、ツェナーダイオード43，45が破損することはない。

さらに、ＦＥＴ25，26のゲートに同期整流ドライバ34と保護駆動手段50，51とを共に接続しておいても、同期整流動作停止時には、同期整流ドライバ34が切り離された状態となるため、両者を容易に切り換えることができる。それに伴い、保護駆動手段50，51に設けられたダイオード42，44が、保護駆動手段50，51を通じて流出する電流を阻止する。以上より、誘起電圧Ｖtransの増加に容易に対応することができると共に、少ない部品で同期整流停止時に当該同期整流回路を構成する各素子にかかる電圧ストレスを確実に抑制する同期整流回路を提供することができる。

なお、本発明は、上記実施例に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。保護対象となるスイッチ素子は本実施例のようなＦＥＴに限らず、例えばバイポーラトランジスタなどの各種スイッチ素子の保護に本発明を適用することもでき、上記実施例においてもＦＥＴ25，26に限らず、スイッチング素子６，７に適用することも可能である。また、例えばマイコンやシステムＬＳＩなどにより、同期整流ドライバ34，スイッチングドライバ35，パルス発生器27などを一体に構成してもよい。

上記実施例では、スイッチ素子のオン・オフ動作に同期整流ドライバ34を使用しているが、このような他励ドライブに限らず、従来例のように、トランス10の二次巻線12などに接続した自励ドライブとしてもよい。この場合、出力開放手段としては、例えばＦＥＴやリレーなどが考えられる。

その他、本発明の同期整流回路23をハーフブリッジ形コンバータ回路以外の各種電源装置に使用可能であるのはもちろんのこと、整流を必要とするあらゆる製品に適用可能である。

本発明の第１実施例における同期整流回路を利用したＤＣ−ＤＣコンバータの構成を示す回路図である。同上、ＤＣ−ＤＣコンバータの各部動作を示す波形図である。

23 同期整流回路
25，26 ＦＥＴ（スイッチ素子）
27 パルス発生器（駆動手段，同期駆動手段，出力開放手段）
29 ＦＥＴ（出力開放手段）
34 同期整流ドライバ（駆動手段，同期駆動手段）
40，41 抵抗
42，44 ダイオード
43，45 ツェナーダイオード（定電圧素子）
50，51 保護駆動手段

Claims

電力路を開閉する一対の開閉端子と駆動端子とを有するＦＥＴを備えたスイッチング電源装置において、前記電力路からの電力とは別の電力を前記駆動端子に断続的に入力して前記ＦＥＴをオン・オフ動作させる駆動手段と、当該オン・オフ動作停止時に前記開閉端子間に印加される電圧に応じた駆動電力を前記駆動端子に入力し、ドレイン−ソース間耐圧までは前記ＦＥＴの開動作を抑制する保護駆動手段と、前記オン・オフ動作停止時に前記駆動手段の出力をハイインピーダンスにする出力開放手段とを備え、
前記保護駆動手段がダイオードと定電圧素子との直列回路からなることを特徴とするスイッチング電源装置。
電力路を開閉する一対の開閉端子と駆動端子とを有するＦＥＴを備えたスイッチング電源装置において、前記ＦＥＴをオン・オフ動作させる駆動手段と、当該オン・オフ動作停止時に前記開閉端子間に印加される電圧に応じた駆動電力を前記駆動端子に入力し、ドレイン−ソース間耐圧までは前記ＦＥＴの開動作を抑制する保護駆動手段と、前記オン・オフ動作停止時に前記駆動手段の出力をハイインピーダンスにする出力開放手段とを備え、
前記保護駆動手段がダイオードと定電圧素子との直列回路からなることを特徴とするスイッチング電源装置。
前記保護駆動手段は、前記開閉端子間に印加される電圧が所定値以上になると、前記所定値を超えた分の超過電圧に応じ増加する駆動電力を前記駆動端子に入力するものであることを特徴とする請求項１又は請求項２のいずれか１つに記載のスイッチング電源装置。
電力路を開閉する一対の開閉端子と駆動端子とを有するＦＥＴと、前記ＦＥＴの同期整流動作をさせる同期駆動手段と、当該同期整流動作停止時に前記同期駆動手段の出力をハイインピーダンスにする出力開放手段とを備え、ダイオードと定電圧素子との直列回路が前記開閉端子の一方と前記駆動端子との間に接続され、前記駆動端子と前記開閉端子の他方との間に抵抗が接続され、ドレイン−ソース間耐圧までは前記ＦＥＴの開動作を抑制することを特徴とする同期整流回路。