JP2004015886A - 同期整流の駆動回路 - Google Patents

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飛田　篤博
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Abstract

【課題】逆電流が流れにくくなる新規な同期整流の駆動回路を提供する。
【解決手段】一次−二次間が絶縁され、一次側に主スイッチ２を設けるとともに、二次側に整流ＦＥＴ３と転流ＦＥＴ４を備えた同期整流回路を使用した駆動回路において、前記整流ＦＥＴ３のゲート・ソース間に補助ＦＥＴ９を設け、この補助ＦＥＴ９のゲートと前記転流ＦＥＴ４のゲートとを接続し、前記転流ＦＥＴ４のオン期間に前記整流ＦＥＴ３のゲート・ソース間を短絡させるように構成してあることを特徴とする同期整流の駆動回路。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、一次−二次間が絶縁された同期整流回路を使用した駆動回路に関するものである。
【０００２】
【従来の技術】
図２に従来のフォワードコンバータの同期整流回路を示す。１はトランス、２は主スイッチ、３は整流ＦＥＴ、４は転流ＦＥＴ、５，６は駆動抵抗、７は出力チョーク、８は平滑コンデンサである。
【０００３】
入力電源と主スイッチ２の直列回路をトランス１の一次巻線に接続し、出力チョーク７と負荷の直列回路に転流ＦＥＴ４を並列に接続し、この転流ＦＥＴ４の一端をトランス１の二次巻線の一方側に直列に接続し、その他端を、整流ＦＥＴ３を介して二次巻線の他方側に接続してある。また、整流ＦＥＴ３のゲートに駆動抵抗５を接続し、この駆動抵抗５を二次巻線と出力チョーク７との間に設けた接続部に接続してある。さらに、転流ＦＥＴ４のゲートに駆動抵抗６を接続し、この駆動抵抗６をトランス１の二次巻線と他方側に接続してある。さらに、負荷と並列に平滑コンデンサ８を接続してある。
【０００４】
以上のように構成してある同期整流回路は、以下のように動作する。主スイッチ２がターンオフすると、主スイッチ２のドレイン−ソース間に電圧をもち、二次巻線電圧を反転させる。その際、この二次巻線に誘起される電圧が転流ＦＥＴ４の駆動抵抗７を介して、転流ＦＥＴ４はターンオンする。
【０００５】
しかし、この同期整流回路は、二次側において、一次側の駆動パルスが停止したときに二次側出力に電圧が残っていると、転流ＦＥＴ４のＶｄｓ間に電圧が発生すると同時に整流ＦＥＴ３のゲートにも電圧がかかるために、出力チョークからトランス１、整流ＦＥＴ３を介した逆電流が流れ始める。この逆電流や、出力チョークの励磁により発生する電圧が素子を破壊させる場合がある。
【０００６】
このような問題を解決するために、図３で示すように、整流ＦＥＴ３のゲート・ソース間にダイオード１４を接続するとともに、整流ＦＥＴ３のゲートにコンデンサ１０を接続して、簡易的にトランス１の出力を分割して駆動する方法が一般的にとられているが、この方法だと一次側が停止して転流ＦＥＴ４がオンからオフに移行したとき、出力側から流れ込む電流により励磁された出力チョーク端子間に電圧が発生し、同時にトランス１の一次及び二次巻線間に電圧が発生する。この電圧は、発生したと同時に整流ＦＥＴ３をオンさせるために、逆電流が流れやすくなるという問題があった。
【０００７】
【発明が解決しようとする課題】
本発明は、上記問題に鑑みてなされたものであり、逆電流が流れにくくなる新規な同期整流の駆動回路を提供する。
【０００８】
【課題を解決しようとする手段】
上記目的を達成するためになされた本発明は、整流ＦＥＴのゲート・ソース間に設けた補助スイッチにより、転流のオン期間に整流ＦＥＴを確実にオフさせ、また整流ＦＥＴのＶｔｈより低い閾値のＦＥＴを補助スイッチに使い、且つ補助スイッチのゲートと転流ＦＥＴのゲートを接続する事で、一次側が停止した後、ゲート電荷の放電により転流ＦＥＴがオンからオフへ移行してトランス巻き線間に電位が発生した時も、整流ＦＥＴのゲートのオフ期間を長くさせる事ができるため、逆電流が流れにくくなる。
【０００９】
【発明の実施の形態】
以下、添付図面を用いて本発明電源装置に係る実施例を説明する。図１は本発明に係るスイッチング回路の実施例である。１はトランス、２は主スイッチ、３は整流ＦＥＴ、４は転流ＦＥＴ、５，６は駆動抵抗、７は出力チョーク、８は平滑コンデンサ、９は補助ＦＥＴ、１０はコンデンサ、１１は第二の補助ＦＥＴ、１２はダイオード、１３は放電用抵抗である。
【００１０】
この同期整流の駆動回路は、入力電源と主スイッチ２の直列回路をトランス１の一次巻線に接続し、出力チョーク７と負荷の直列回路に転流ＦＥＴ４を並列に接続し、この転流ＦＥＴ４の一端をトランス１の二次巻線の一方側に直列に接続し、その他端を、整流ＦＥＴ３を介して二次巻線の他方側に接続してある。また、整流ＦＥＴ３のゲートに駆動抵抗５を接続し、この駆動抵抗５を二次巻線と出力チョーク７との間に設けた接続部に接続してある。さらに、転流ＦＥＴ４のゲートに駆動抵抗６を接続し、この駆動抵抗６をトランス１の二次巻線と他方側に接続してある。さらに、負荷と並列に平滑コンデンサ８を接続してある。
【００１１】
この同期整流の駆動回路は、整流ＦＥＴ３のゲート・ソース間に補助ＦＥＴ９を設け、この補助ＦＥＴ９のゲートと転流ＦＥＴ４のゲートとを接続してあり、転流ＦＥＴ４のオン期間に整流ＦＥＴ３のゲート・ソース間を短絡させるようにしてある。また、本実施例では、整流ＦＥＴ３のゲートにコンデンサ１０の一方の電極を接続し、このコンデンサ１０の他方の電極をトランス１の二次巻線に接続してある。さらに、転流ＦＥＴ４のゲートにカソードが向くようにダイオード１２を接続してある。
【００１２】
転流ＦＥＴ４のゲート・ソース間に主スイッチ２と同期する第二の補助ＦＥＴ１１を設けてある。また、この第二の補助ＦＥＴ１１のドレインを転流ＦＥＴ４のゲートに接続してあるとともに。この第二の補助ＦＥＴ１１のソースを転流ＦＥＴ４のソースに接続してある。さらに、第二の補助ＦＥＴ１１のソース・ドレインと並列に放電用の抵抗１３を接続してある。
【００１３】
本実施例に係るスイッチング回路は、以上のように構成してあり、以下のように作用する。一次側の主スイッチ２がオンしているとき、二次側の整流ＦＥＴ３がオンされ負荷に電力を供給する。また、主スイッチ２がターンオフすると、トランス１のフライバック電圧が転流ＦＥＴ４のゲート−ソース間に接続されている三次巻線に発生し、ダイオード１２を介して転流ＦＥＴ４のゲートに電荷がチャージされ転流ＦＥＴ４がオンする。これと同時に整流ＦＥＴ３のゲートに接続されているコンデンサ１０の、トランス１の二次巻き線側の接続端が整流ＦＥＴ３と転流ＦＥＴ４のソースレベルに落ちる為、整流ＦＥＴ３のゲート電位が低下し、また補助ＦＥＴ９が同時にオンする為、整流ＦＥＴ３のゲート電位はソース電位にクランプされる。
【００１４】
次に、一次側の主スイッチ２がオンした時、これと同期して駆動される第二の補助ＦＥＴ１１がオンする事で転流ＦＥＴ４のゲート電荷がディスチャージされて転流ＦＥＴ４はオフする。また同じ転流ＦＥＴ４のゲートに接続されている補助ＦＥＴ９のゲート電荷もディスチャージされるため、補助ＦＥＴ９はオフし、整流ＦＥＴ３のゲート電位はトランス１の二次巻線に発生する電圧をコンデンサ１０と整流ＦＥＴ３の入力容量とで分圧された電位が発生し、整流ＦＥＴ３はオンへ移行する。
【００１５】
ここで、一次側の主スイッチ２のスイッチングが停止し、オフしたままになると、第二の補助ＦＥＴ１１もオフした状態を維持するため、転流ＦＥＴ４と補助ＦＥＴ９のゲートにチャージされた電荷は、これに接続された放電用の抵抗１３によりディスチャージされ、徐々に電位が低下し、転流ＦＥＴ４の閾値に達すると転流ＦＥＴ４がオフへ移行しはじめ、転流ＦＥＴ４のドレイン電圧は上昇しはじめる。このとき、転流ＦＥＴ４よりも閾値の低い補助ＦＥＴ９はさらにオンしつづける為、転流ＦＥＴ４のドレイン−ソース間に電圧が発生してコンデンサ１０に充電しはじめても、整流ＦＥＴ３のゲート電位は補助ＦＥＴ９によりソース電位にクランプされており整流ＦＥＴ３はオフしたままとなる。コンデンサ１０に電荷がチャージされた後に補助ＦＥＴ９が遅れてオフしても、整流ＦＥＴ３のゲートに電荷はチャージされないため、整流ＦＥＴ３がオンせず、逆電流が流れにくくなる。
【００１６】
【発明の効果】
本発明によれば、整流ＦＥＴのゲート・ソース間に設けた補助スイッチにより、転流のオン期間に整流ＦＥＴを確実にオフさせ、また整流ＦＥＴのＶｔｈより低い閾値のＦＥＴを補助スイッチに使い、且つ補助スイッチのゲートと転流ＦＥＴのゲートを接続する事で、一次側が停止した後、ゲート電荷の放電により転流ＦＥＴがオンからオフへ移行してトランス巻き線間に電位が発生した時も、整流ＦＥＴのゲートをオフさせる事ができるため、逆電流が流れにくくなる効果がある。
【図面の簡単な説明】
【図１】本発明に係る一実施例を示す回路図である。
【図２】従来例を示す回路図である。
【図３】図２とは別の従来例を示す回路図である。
【符号の説明】
１　トランス
２　主スイッチ
３　整流ＦＥＴ
４　転流ＦＥＴ
５　整流ＦＥＴ３の駆動抵抗
６　転流ＦＥＴ４の駆動抵抗
７　出力チョーク
８　平滑コンデンサ
９　補助ＦＥＴ
１０　コンデンサ
１１　第二の補助ＦＥＴ
１２　ダイオード
１３　放電用抵抗
１４　ダイオード

Claims (5)

  1. 一次−二次間が絶縁され、一次側に主スイッチを設けるとともに、二次側に整流ＦＥＴと転流ＦＥＴを備えた同期整流回路を使用した駆動回路において、前記整流ＦＥＴのゲート・ソース間に補助ＦＥＴを設け、この補助ＦＥＴのゲートと前記転流ＦＥＴのゲートとを接続し、前記転流ＦＥＴのオン期間に前記整流ＦＥＴのゲート・ソース間を短絡させるように構成してあることを特徴とする同期整流の駆動回路。
  2. 前記整流ＦＥＴのゲートにコンデンサの一方の電極を接続し、このコンデンサの他方の電極を前記トランスの二次巻線に接続してあることを特徴とする請求項１に記載の同期整流の駆動回路。
  3. 前記転流ＦＥＴのゲートにカソードが向くようにダイオードを接続してあることを特徴とする請求項１又は２に記載の同期整流の駆動回路。
  4. 前記転流ＦＥＴのゲート・ソース間に前記主スイッチと同期する第二の補助ＦＥＴを設け、この第二の補助ＦＥＴのドレインを前記転流ＦＥＴのゲートに接続し、同じく第二の補助ＦＥＴのソースを前記転流ＦＥＴのソースに接続してあることを特徴とする請求項１乃至３のいずれかに記載の同期整流の駆動回路。
  5. 前記第二の補助ＦＥＴのソース・ドレインと並列に放電用の抵抗を接続してあることを特徴とする請求項４に記載の同期整流の駆動回路。
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