JP2002153054A

JP2002153054A - スイッチング電源回路

Info

Publication number: JP2002153054A
Application number: JP2000344145A
Authority: JP
Inventors: Naoki Takahashi; 直樹高橋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-11-10
Filing date: 2000-11-10
Publication date: 2002-05-24
Also published as: US6529390B2; US20020057586A1

Abstract

(57)【要約】【課題】本発明はスイッチング電源回路に関し、同期
整流の不安定な動作や破壊の問題点を解決し、低電圧電
源にも共通に使用できる簡単な回路構成のスイッチング
電源を提供することを目的としている。【解決手段】スイッチング電源で、トランスの２次側
の同期整流動作を行なう整流用ＦＥＴと、転流用ＦＥＴ
とを含んで構成される制御回路からなる同期整流型電源
回路において、トランスに設けた３次巻線と接続され、
前記整流用ＦＥＴと転流用ＦＥＴのオン／オフ動作を確
実に行なうためのスイッチング制御回路１０を設けて構
成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は同期整流型スイッチ
ング電源回路に関する。ＬＳＩの低電圧化と大容量化に
より、電源がオンボード化され高効率を求められてい
る。スイッチング電源の効率改善として２次側整流回路
を同期整流回路にすることが一般的になっているが、同
期整流は並列運転や多種電源の使用により電源の回り込
みや吸い込み等で２次側から１次側へ電力変換する逆コ
ンバータになることがある。本発明は、低電圧化の多種
出力電源でも共通に使用可能な回路構成で、同期整流回
路の問題を解決する。

【０００２】

【従来の技術】同期整流方式の電源回路には、以下のよ
うな方式が用いられる。（第１の方式）図１８は従来回
路の第１の構成例を示す図である。フォワード式スイッ
チング電源で、トランスＴの２次側の正極側にフォワー
ド側（整流用）ＦＥＴＱ１のゲートと転流側ＦＥＴＱ２
のドレインと転流用ＦＥＴＱ２のゲートを制御する制御
用ＦＥＴＱ３のゲートが接続されている。ＦＥＴＱ３の
ドレインと転流用ＦＥＴＱ２のゲートが接続されてい
る。

【０００３】トランスＴの２次側の負荷側には、制御用
ＦＥＴＱ３のソースとフォワード側ＦＥＴＱ１のドレイ
ンが接続され、ＦＥＴＱ１とＦＥＴＱ２のソースが接続
されて出力の負荷端子に接続されている。Ｌはチョーク
コイル、Ｃは平滑コンデンサである。トランスＴの１次
側に接続されたＤ９、Ｄ１０は、冗長用ダイオードで、
複数の電圧が印加される。Ｑ０はトランスＴの１次側に
接続された１次側スイッチング用ＦＥＴ（メインスイッ
チ）である。なお、トランスＴに付された記号●は巻線
の方向（極性）を示している（以下、同じ）。

【０００４】図１９に示すタイムチャートの期間ｔ３−
ｔ４間でトランスＴの２次巻線電圧は０Ｖとなり、転流
用ＦＥＴＱ２のゲート電圧が低下し損失が大きくなるた
め（点線部）、ＦＥＴＱ３の内部ダイオードで放電を阻
止し、期間ｔ２−ｔ４はＦＥＴＱ２のゲート電圧を保持
する。期間ｔ１−ｔ２はＦＥＴＱ３の短絡動作により転
流ＦＥＴＱ２をオフする。図１９において、（ａ）はト
ランスＴの２次側電圧、（ｂ）は整流用ＦＥＴＱ１のゲ
ート−ソース間電圧Ｖｇｓ、（ｃ）は転流用ＦＥＴＱ２
のゲート−ソース間電圧Ｖｇｓである。

【０００５】この回路方式は、出力側に電圧が印加され
ると、フォワード側ＦＥＴＱ１のゲートにバイアスがか
かり、ＦＥＴＱ１動作オンと、トランスＴの飽和による
ＦＥＴＱ１動作オフが交互に起こり、スイッチング動作
を繰り返す一般的な自励発振回路として、２次側から１
次側に電力変換を開始する逆コンバータになる。自励発
振を停止させるには、外部印加電圧を停止させるしかな
い。

【０００６】この回路では、出力電圧が低電圧電源にな
ると、トランスＴの両端電圧も低い電圧になり、ＦＥＴ
を駆動させる電圧がないため、別巻線からの供給が必要
である。

【０００７】（第２の方式）図２０は従来回路の第２の
構成例を示す図である。図１８と同一のものは、同一の
符号を付して示す。図に示す構成例は、フォワード式ス
イッチング電源であり、トランスＴに２次巻線ｎ２とと
３次巻線ｎ３を設けている。３次巻線ｎ３の両端に同期
整流用のＦＥＴＱ１、Ｑ２のゲートと、ダイオードＤ１
とＤ２のカソードが接続されている。

【０００８】一方、ＦＥＴＱ１、Ｑ２のソースとダイオ
ードＤ１、Ｄ２のアノードが接続され、負極側出力端子
に接続される。２次巻線ｎ２の正極側にＦＥＴＱ２のド
レインを接続し、平滑回路のＬＣを通り、正極側出力端
子につながる。２次巻線ｎ２の片側はＦＥＴＱ１のドレ
インに接続されている。

【０００９】スイッチングにより、３次巻線ｎ３の正極
側のＦＥＴゲート電圧は、内部ＦＥＴゲート容量を充電
してＦＥＴＱ１をオンさせ、巻線負極側に接続されてい
るダイオードＤ２を順方向に電流を流し、正極側の電流
ルートとなる。また、ダイオードＤ２の順電圧でＦＥＴ
Ｑ２のゲート−ソース電圧をリセットさせ、停止する。
１次側スイッチングによりトランスＴの端子電圧が交互
に変わり、前記の動作を交互に行なう。

【００１０】この回路方式は、２次巻線の電圧波形で
は、期間ｔ２−ｔ３で転流側ＦＥＴＱ２が制御できない
ので、帰還ｔ２−ｔ１間はフラットなトランス電圧波形
が必要となり、更なる外付け回路が必要で、損失が大き
くなる。

【００１１】しかしながら、この回路は、ダイオードで
ＦＥＴのゲート−ソース電圧をリセットする方式である
が、実際ダイオードの動作は完全にゲート電圧をリセッ
トできないので、同期整流の両ＦＥＴＱ１、Ｑ２が同時
オンや不安定な動作を繰り返すという問題がある。

【００１２】図２１は第２の従来回路の各部の動作波形
を示すタイムチャートである。（Ａ）は理想動作を、
（Ｂ）は実際の動作をそれぞれ示す。それぞれのタイム
チャートにおいて、（ａ）はトランスＴの２次電圧、
（ｂ）はＦＥＴＱ１のゲート・ソース間電圧Ｖｇｓを、
（ｃ）はＦＥＴＱ２のＶｇｓをそれぞれ示す。（Ａ）に
示す理想動作の場合、Ｑ１とＱ２は交互にオン／オフを
繰り返し、同期整流を正しく行なっている。これに対し
て、（Ｂ）に示す実際の動作の場合、Ｑ１、Ｑ２のＶｇ
ｓが一種のフローティング状態になり、ゲート電位が定
まらず、正確にＱ１、Ｑ２のオン／オフを行なうことが
できない。

【００１３】（第３の方式）図２２は従来回路の第３の
構成例を示す図である。この例では、フライバック式電
源で、トランスの２次巻線ｎ２と３次巻線ｎ３を直列に
接続して、３次巻線でＦＥＴＱ１を駆動するようにした
ものである。フライバック式では、スイッチングオフ時
間に３次巻線電圧でＱ１をオンさせて、２次巻線の励磁
エネルギーを出力する。スイッチングオン期間は、３次
巻線ｎ３の電極反転によりＦＥＴＱ１のゲートを引き抜
き、オフにする。この回路は、出力端子から外部電圧を
印加するとＦＥＴＱ１が動作し、自励発振を行なう。

【００１４】

【発明が解決しようとする課題】同期整流方式は、整流
にＦＥＴを使用した整流方式であり、従来のダイオード
整流方式より高効率化と小型化が可能であるため、電源
にはＦＥＴを使用した同期整流回路が主流になってい
る。ＦＥＴはゲートに電圧を印加すると、整流方向に電
流が流れるが、逆方向にも流れるため、以下の問題で電
源破損になることがある。

【００１５】図２３は外部電圧による逆コンバート動作
の説明図で、図１８と同一のものは、同一の符号を付し
て示す。この回路方式では、出力端子から外部電圧Ｖ１
が印加されている。従来の回路方式では、出力端子にＦ
ＥＴのゲート電圧を接続しており、同期整流ＦＥＴＱ
１、Ｑ２が印加電圧Ｖ１で駆動をはじめると、同期整流
部は、トランスＴのインダクタンスの飽和動作でＲＣＣ
電源回路に同様なため自励発振を継続する。

【００１６】自励発振になると、スイッチング制御回路
やメインＦＥＴを停止してもＦＥＴ内部ダイオードＤ３
０で回路が接続され、２次側から１次側へ逆コンバータ
として動作を継続する。逆流電流は、トランスＴを励磁
して２次側から１次側へ電力変換され、１次側に冗長ダ
イオードＤ１０が接続された構成だとＤ１０で流れが阻
止されるので、逆コンバートしたエネルギーは、１次側
の電圧を上昇させ、１次側の回路部品を破壊する。

【００１７】この破壊を起こす原因として考えられる条
件は、電源出力の並列接続である。図２４は電源並列時
の動作説明図である。４０は電源装置であり、この例で
は＃０から＃２までの３台の電源装置が接続されてい
る。複数台の電源装置４０の内のある１台（図では＃２
の電源装置）が不良になり、異常検出を行なって正常電
源の出力端子から電圧が回り込み、逆コンバート状態と
なる。そして、異常な電源装置は、停止することなく逆
コンバート動作を継続させ、出力が大容量の電源を接続
していると、吸い込み電流も大きくなり、回路部品の破
壊に至る。また、不良電源装置が出力電圧を上昇させる
動作をすると、正常電源装置へ流れ込むことになる。出
力電圧のバラツキでも吸い込みは発生する。

【００１８】また、ＬＳＩのバスは、保護用に保護ダイ
オードが接続されているものもあり、電源の電圧差があ
ると、高い方の電圧から低い方の電圧へ保護ダイオード
を介して順方向に電流が流れる。図２５は回り込みの説
明図である。ＬＳＩは電圧Ａと電圧Ｂで動作しているも
のとすると、高い方の電圧Ｂから低い方の電圧Ａへ保護
ダイオードを介して電流が流れる。

【００１９】電圧Ａ、Ｂの電圧差がある状態は、電圧Ａ
又はＢが出力制御異常になり、電圧差が発生したり、電
源起動や停止時に電圧Ａ、Ｂのどちらかが起動していな
い期間がある場合等、電圧差が発生する状態が多く、同
期整流回路は逆流する環境が多い。

【００２０】以上のように、同期整流回路は、逆流可能
な回路であるが、逆流を検出して抑制する回路がないた
め、電源を破壊することになる。この回路の動作上の問
題点は、同期整流回路がスイッチング制御回路の停止で
も動作を継続する他励発振回路であることと、逆流を抑
制できない回路である点である。

【００２１】ＬＳＩの低電圧化で多種の出力電圧電源が
必要ななってくると、同期整流回路は、低電圧でＦＥＴ
を駆動できず、駆動用電源回路を作ることになる。出力
電圧毎に異なる回路構成の開発も問題であり、出力電圧
に関係なく共通回路で構成できる同期整流回路が必要と
なってきている。

【００２２】本発明はこのような課題に鑑みてなされた
ものであって、同期整流の不安定な動作や破壊の問題点
を解決し、低電圧電源にも共通に使用できる簡単な回路
構成のスイッチング電源回路を提供することを目的とし
ている。

【００２３】

【課題を解決するための手段】（１）図１は本発明の原
理回路図である。図１６と同一のものは、同一の符号を
付して示す。図において、Ｑ０は１次側のオン／オフス
イッチ（メインスイッチ）として動作するＦＥＴ（１次
側スイッチングＦＥＴ）、Ｔはトランスである。トラン
スＴには、１次巻線ｎ１と、２次巻線ｎ２と、３次巻線
ｎ３とが設けられている。Ｑ１は整流用ＦＥＴで、２次
巻線ｎ２に直列に接続されている。そのゲートには、３
次巻線から制御信号が与えられるようになっている。Ｑ
３は３次巻線と接続された制御用ＦＥＴで、そのゲート
には３次巻線ｎ３の正極性電圧が印加されるようになっ
ている。

【００２４】Ｑ２は転流用ＦＥＴであり、２次巻線の正
極性側にドレインが、負極性側にソースが接続されてい
る。制御用ＦＥＴＱ３のドレインは、転流用ＦＥＴＱ２
のゲートに接続されている。Ｌはチョークコイル、Ｃは
コンデンサであり、チョークコイルＬとコンデンサＣと
で平滑回路を構成している。１０は、３次巻線ｎ３の正
極性側及び各ＦＥＴとそれぞれ接続され、整流用ＦＥＴ
Ｑ１と転流用ＦＥＴＱ２のオン／オフ動作を確実に行な
うためのスイッチング制御回路で、本発明の特徴となる
部分である。

【００２５】このように構成された回路によれば、スイ
ッチング制御回路１０が、整流用ＦＥＴＱ１と転流用Ｆ
ＥＴＱ２のオン／オフ動作を確実に行なうことで、同期
整流の不安定な動作や破壊の問題点を解決し、低電圧電
源にも共通に使用できる簡単な回路構成のスイッチング
電源を提供することができる。

【００２６】（２）請求項２記載の発明は、前記スイッ
チング制御回路１０は、整流用ＦＥＴＱ１のゲート・ソ
ース間に接続されたＦＥＴと、転流用ＦＥＴのゲート・
ソース間に接続されたＦＥＴと、これらＦＥＴを駆動す
る駆動回路より構成されることを特徴とする。

【００２７】このように構成すれば、スイッチング制御
回路１０が、整流用ＦＥＴＱ１と転流用ＦＥＴＱ２のオ
ン／オフ動作を確実に行なうことで、同期整流の不安定
な動作や破壊の問題点を解決することができる。

【００２８】（３）請求項３記載の発明は、トランスの
１次側に逆流を検出する電流検出手段を設け、該電流検
出手段が電流の逆流を検出したら１次側スイッチングＦ
ＥＴをオフにすることを特徴としている。

【００２９】このように構成すれば、電流検出手段が逆
コンバート動作を始めたことを検出すると、１次側メイ
ンスイッチ（１次側スイッチングＦＥＴ）の動作を停止
させ、回路破壊を防止することができる。

【００３０】この発明において、前記スイッチング制御
回路は、整流用ＦＥＴのゲート・ソース間に接続された
ＦＥＴと、転流用ＦＥＴのゲート・ソース間に接続され
たＦＥＴと、これらＦＥＴを駆動する駆動回路と、整流
用ＦＥＴのソースと制御用ＦＥＴのソース間に接続され
たダイオードより構成されるようにすれば、前記ダイオ
ードで、転流用ＦＥＴのゲート電圧をクランプし、高速
動作を行なうことが可能となる。

【００３１】また、この発明において、フライバック方
式スイッチング電源で、トランスの２次側の同期整流動
作を行なう整流用ＦＥＴと、該整流用ＦＥＴを制御する
２個の制御用ＦＥＴとこれら制御用ＦＥＴを駆動する駆
動回路からなるスイッチング回路を設けた電源回路にお
いて、前記制御用ＦＥＴはトランスに設けた３次巻線と
接続され、第１の制御用ＦＥＴは整流用ＦＥＴのゲート
・ソース間に接続され、第２の制御用ＦＥＴは、整流用
ＦＥＴのソースと第１の制御用ＦＥＴのゲートに接続さ
れ、該第２の制御用ＦＥＴのドレイン・ソース間にはコ
ンデンサを接続するようにすれば、スイッチング毎に整
流用ＦＥＴのゲートの放電とコンデンサへの充放電ルー
トを制御し、高速に動作させることができる。

【００３２】また、この発明において、前記電流検出手
段の両端の電圧がしきい値以上になったらオンにするト
ランジスタを設け、該トランジスタがオンすることによ
り、１次側スイッチングＦＥＴををオフにするようにす
れば、１次側のスイッチングＦＥＴをオフにして動作を
停止させ、回路破壊を防止することができる。

【００３３】また、この発明において、前記電流検出手
段としてカレントトランスを用い、該カレントトランス
の２次側の出力電流を電圧に変換し、トランス１次側を
流れる順方向電流と逆方向電流の値がしきい値を超えた
時には、１次側スイッチングＦＥＴのオンになる間隔を
絞り込むようにすれば、トランス１次側を流れる電流が
しきい値を超えたときに、１次側スイッチングＦＥＴの
オンになる間隔を絞って出力が小さくなるように制御す
ることで回路動作を安定化させることができる。

【００３４】また、この発明において、前記電流検出手
段としてカレントトランスを用い、該カレントトランス
の２次側の順方向電流と逆方向電流を電圧に変換する抵
抗を有し、これら抵抗の両端に発生する電圧の差分で１
次側スイッチングＦＥＴを制御するようにすれば、過電
流検出又は逆電流検出の場合において、１次側スイッチ
ングＦＥＴのオン時間を制御して回路動作を安定化させ
ることができる。

【００３５】また、この発明において、前記電流検出手
段としてカレントトランスを用い、外部印加電圧による
逆流を検出すると、自己電圧を増加させて、逆電流を阻
止する回路手段を設けるようにすれば、逆流を検出した
ら自己電圧を増加させて逆電流を阻止することができ
る。

【００３６】また、この発明において、トランスに補助
巻線を追加することで、補助巻線電圧で擬似的に出力電
圧をモニタできるため、過電圧検出等の保護回路により
スイッチングＦＥＴを停止させることができる。

【００３７】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を詳細に説明する。図２は本発明の全体回路
の一実施の形態例を示す図である。図において、Ｑ０は
メインスイッチ（１次側スイッチングＦＥＴ）、ＲはＦ
ＥＴＱ０に直列に接続された電流検出用の抵抗、２０は
出力電圧を受けて、出力電圧値が一定となるように一時
側スイッチングＦＥＴＱ０の導通時間を制御するＰＷＭ
制御回路である。

【００３８】トランスＴの２次側において、ｎ２は２次
巻線、ｎ３は３次巻線である。Ｑ１は２次巻線ｎ２の負
極側と直列に接続された整流用ＦＥＴ、Ｑ４は該ＦＥＴ
Ｑ１のゲート−ソース間に接続される制御用ＦＥＴ、Ｑ
３は３次巻線ｎ３の負極側と接続される制御用ＦＥＴ、
Ｑ２はトランス２次巻線ｎ２の両端に接続される転流用
ＦＥＴ、Ｑ５はＦＥＴＱ２のゲート−ソース間に接続さ
れる制御用ＦＥＴである。

【００３９】整流用ＦＥＴＱ１のゲートには３次巻線ｎ
３の正極側が接続され、制御用ＦＥＴＱ３のゲートには
同じく３次巻線ｎ３の正極側が接続され、制御用ＦＥＴ
Ｑ５のゲートには、同じく３次巻線ｎ３の正極側が接続
されている。ここで、制御用ＦＥＴＱ４とＱ５とで構成
される回路が図１のスイッチング制御回路１０に相当し
ている。ＰＷＭ制御回路２０には出力電圧がフィードバ
ックされ、また過電流検出信号が入力され、ＰＷＭ制御
回路２０は、１次側スイッチングＦＥＴのゲートに制御
信号として与えられる。このように構成された回路の動
作を説明すれば、以下の通りである。

【００４０】この回路が逆コンバータにならないために
は、以下の条件が必要である。出力端子から同期整流用ＦＥＴのゲートにバイアスを
かけるルートがないこと。外部電圧印加状態で、同期整流側が自励発振ではな
く、１次側のスイッチングに同期する他励発振であるこ
と。吸い込み電流（逆電流）を検出すると、発振を停止さ
せること。

【００４１】次に、同期整流の不安定動作改善のために
以下の条件が必要である。スイッチングオフからオンになる瞬間（時刻ｔ１）に
転流用ＦＥＴＱ２の動作が遅く短絡状態であると、トラ
ンスＴの２次巻線の発生電圧が短絡され、スイッチング
動作が不安定になる。また、短絡電流により効率が低下
する。同期整流のＦＥＴ（整流用ＦＥＴＱ１と転流用ＦＥＴ
Ｑ２）が同時にオンしないように交互の動作を確実に制
御する。出力電圧に拘らず、共通な回路を使用することができ
ること。

【００４２】図２に示す回路は、上記欠点を全て解決し
ている。先ず、整流用ＦＥＴＱ１のゲート電圧は、３次
巻線ｎ３により駆動されるため、バイアスがかからず、
自励発振することはない（，）。逆コンバータにな
ると、ＰＷＭ制御による他励発振でもＰＷＭ制御回路２
０が動作可能な電圧が発生しているため、逆コンバート
動作を継続する。そこで、電流検出抵抗Ｒで電流方向を
監視し、逆流を検出するとＰＷＭ制御を停止させる
（）。

【００４３】同期整流ＦＥＴＱ１，Ｑ２のオン／オフ動
作を確実にするため、ＦＥＴＱ４、Ｑ５を追加し、ＦＥ
ＴＱ１，Ｑ２のゲート電圧を制御する。ｔ１−ｔ２間
は、トランス３次巻線ｎ３からの電圧で、ＦＥＴＱ３と
整流用ＦＥＴＱ１と制御用ＦＥＴＱ５が動作する。ＦＥ
ＴＱ５は、内部ダイオードと短絡動作により転流用ＦＥ
ＴＱ２のゲート電圧を高速にリセットし、かつリセット
を維持し、ＦＥＴＱ１の充電ルートを確保する。

【００４４】整流用ＦＥＴＱ１は、ＦＥＴＱ４により急
速に動作オフにされ、Ｑ４の内部ダイオードと短絡によ
り電流ルートができる。ＦＥＴＱ３は、動作オフになり
内部ダイオードの方向に電流を流し、転流用ＦＥＴＱ２
のゲート電圧が発生し、Ｑ２はオンになる。ＦＥＴＱ５
は、時刻ｔ１に変化した瞬間に転流用ＦＥＴＱ２の遅れ
をなくすことにより、ＦＥＴＱ１の内部ダイオードを経
由した貫通電流が流れるのを防止する（，）。

【００４５】図２に示す回路の全体の動作の流れは、以
下の通りである。１次側スイッチングＦＥＴＱ０がオン
になると、トランス３次巻線ｎ３に電圧が発生する。こ
の結果、ＦＥＴＱ１、Ｑ３、Ｑ５が同期してオンにな
り、転流用ＦＥＴＱ２のリセット、整流用ＦＥＴＱ１の
ゲート充電パスを作り、ＦＥＴＱ４がオフになる。

【００４６】１次側スイッチングＦＥＴＱ０がオフにな
ると、ＦＥＴＱ３の内部ダイオードを経由して転流用Ｆ
ＥＴＱ２をオンにし、ＦＥＴＱ４が整流用ＦＥＴＱ１を
リセットする。

【００４７】また、ＦＥＴＱ２のゲートの充電パスをつ
くり、ＦＥＴＱ５はオフし、高速に転流用ＦＥＴＱ２を
オンにするため、ＦＥＴＱ２からＦＥＴＱ１へ流れる貫
通電流は阻止されることで、不安定な動作を抑制できる
回路である。同期整流用ＦＥＴＱ１、Ｑ２のゲート・ソ
ース間に接続したＦＥＴＱ４，Ｑ５の動作で同期整流Ｆ
ＥＴＱ１、Ｑ２を確実に交互に動作することができる。

【００４８】図３は本発明の第１の実施の形態例を示す
回路図である。図２と同一のものは、同一の符号を付し
て示す。この回路の動作を、図１５の動作波形を用いて
説明すれば、以下の通りである。

【００４９】期間ｔ１−ｔ２図１３はトランス２次側のスイッチング波形を示す図で
ある。１次側スイッチングＦＥＴＱ０がスイッチングオ
ン時（ｔ１−ｔ２）に、３次巻線電圧は、ＦＥＴＱ５の
ゲート−ソース間にバイアスをかけるが、３次巻線電圧
が変化した瞬間（ｔ１）にＦＥＴＱ３がオンし、ＦＥＴ
Ｑ１のゲートの充電電流は、ＦＥＴＱ５の内部ダイオー
ドを経由するために、内部ダイオードの順電圧でクラン
プされ、３次巻線電圧はＦＥＴＱ５のゲート・ソース間
に印加されたことになり、ＦＥＴＱ５がオンとなり、Ｆ
ＥＴＱ１のゲートを効率よく急速に充電する。これによ
り、整流用ＦＥＴＱ１はオンになる。

【００５０】ＦＥＴＱ５のソース−ドレイン間は短絡状
態のため、転流用ＦＥＴＱ２はオフとなり、ＦＥＴＱ
１，Ｑ２は交互に動作する。２次巻線はＦＥＴＱ１オン
により出力端子に電流を流し、平滑コイルＬとコンデン
サＣを通り出力電圧を供給する。

【００５１】この期間に出力端子に外部より電圧が印加
されると、電流は平滑コイルＬを経由してトランスＴの
正極側から負極側へ通り、整流用ＦＥＴＱ１を流れる。
２次巻線の極性は変化しないので、３次巻線は正常動作
と同様に電圧が発生し、ＦＥＴＱ３，Ｑ５の動作は上記
動作を継続する。

【００５２】入力端子側に冗長ダイオードがある場合
は、入力電圧の有無に関係なく、印加電圧により１次側
電力変換され、ＰＷＭ制御回路にも電流を供給する。ダ
イオードがない場合には、入力電圧でクランプされ、逆
流はなく、入力断で動作も停止する。

【００５３】期間ｔ２−ｔ４３次巻線ｎ３の電圧が反転し、ＦＥＴＱ４のゲート−ド
レイン間に電圧が発生するが、ｔ２の瞬間に転流用ＦＥ
ＴＱ２のゲートを充電する電流が流れると、ＦＥＴＱ４
内部ダイオードに順電流が流れ、ソース−ドレイン間電
圧がダイオード順方向電圧でクランプされ、ＦＥＴＱ４
のゲート−ソース間に３次巻線電圧が印加されたことに
なり、転流用ＦＥＴＱ２ゲート電圧を効率よく急速に充
電する。この結果、転流用ＦＥＴＱ２はオンになる。

【００５４】ＦＥＴＱ４のソース−ドレイン間は短絡状
態のため、整流用ＦＥＴＱ１はオフとなり、ＦＥＴＱ
１，Ｑ２の動作は反転する。ｔ２−ｔ３間は、ＦＥＴＱ
３の内部ダイオードでＦＥＴＱ２の放電を阻止するた
め、ＦＥＴＱ２のゲート電圧を低下させることなく、従
ってｔ２−ｔ４間で転流用ＦＥＴＱ２をオンすることが
可能である。

【００５５】ｔ２−ｔ４間の電流は、チョークコイルＬ
の励磁エネルギーを正極出力端子に流し、転流用ＦＥＴ
Ｑ２を経由してコイルに戻る。この期間で、出力端子に
外部電圧が印加されると、電流は転流用ＦＥＴＱ２に流
れ続ける。

【００５６】スイッチング継続ＰＷＭ制御によりメインＦＥＴＱ０をオン／オフさせる
ことで、、を相互に繰り返し、動作を継続する。本
発明の同期整流回路のスイッチング周期は、同期整流回
路の自励発振ではないので、ＰＷＭ制御回路２０を停止
させることで、全体の動作は停止する。

【００５７】制御ＦＥＴの動作同期整流用ＦＥＴＱ１，Ｑ２のゲート−ソース間に接続
した制御用ＦＥＴＱ４，Ｑ５の動作により、同期整流用
ＦＥＴＱ１，Ｑ２の交互の動作を高速で安定な動作で駆
動させることができる。図２６はスイッチングオン／オ
フ時の電流方向を示す図であり、（ａ）はスイッチング
する時の電流方向を、（ｂ）はスイッチングオフ時の電
流方向をそれぞれ示す。図１５のスイッチングオンのｔ
１ポイントでは、３次巻線ｎ３の巻線電圧により整流用
ＦＥＴＱ１のゲート−ソースを充電する方向に電流が流
れる。

【００５８】転流用ＦＥＴＱ２のゲート容量（Ｃｉｓ
ｓ）は、ＦＥＴＱ５の内部ダイオードの順電圧でクラン
プされ、充電容量を整流するＦＥＴＱ１のゲートに充電
する。そして、ＦＥＴＱ５のゲート電圧が上昇し動作す
るため、転流用ＦＥＴＱ２のゲートを短絡し停止させる
動作となる。

【００５９】スイッチングオフ時のｔ２ポイントでは、
３次巻線ｎ３の電圧が反転し、ＦＥＴＱ３の内部ダイオ
ードを経由して転流用ＦＥＴＱ２のゲート−ソースを充
電する電流が流れる。整流用ＦＥＴＱ１のゲート容量Ｃ
ｉｓｓは、ＦＥＴＱ４の内部ダイオードの順電圧でクラ
ンプされ充電容量を転流用ＦＥＴＱ１のゲートに充電す
る。そして、ＦＥＴＱ４のゲート電圧が上昇し、動作す
るための整流用ＦＥＴＱ１のゲートを短絡し停止させる
動作となる。

【００６０】従って、ＦＥＴＱ４，Ｑ５は下記動作を行
なう。（ａ）内部ダイオードで瞬間的な電流ルートを作る。（ｂ）同期整流用ＦＥＴのゲート電圧をクランプする。（ｃ）同期整流用ＦＥＴを確実に停止させる。

【００６１】以上の動作により、高速に同期制御を行な
うことができる。以上、詳細に説明したように、この実
施の形態例によれば、スイッチング制御回路（ＦＥＴＱ
３〜Ｑ５及びその駆動回路より構成）１０が、整流用Ｆ
ＥＴＱ１と転流用ＦＥＴＱ２のオン／オフ動作を確実に
行なうことで、同期整流の不安定な動作や破壊の問題点
を解決することができる。

【００６２】図４は本発明の第２の実施の形態例を示す
回路図である。図２と同一のものは、同一の符号を付し
て示す。図において、Ｑ０はトランスＴの１次巻線をス
イッチングする１次側スイッチングＦＥＴ（メインスイ
ッチ）、ＲはトランスＴの１次側と直列に接続され、逆
コンバート動作時の逆電流を検出する検出手段としての
抵抗、３１は抵抗Ｒに流れる電流を検出する電流検出回
路、３２は該電流検出回路３１の出力を受けて、１次側
スイッチングＦＥＴＱ０のゲートを制御するＰＷＭ制御
停止回路である。Ｄ１５はダイオード、Ｆ１はフェーズ
で、トランスＴの１次巻線に直列に接続されている。こ
のように構成された回路の動作を説明すれば、以下の通
りである。

【００６３】前述したような、外部印加電圧により自励
発振しない同期整流回路を使用したスイッチング電源回
路において、通常動作時には、抵抗ＲはトランスＴの１
次側に流れる過電流を検出する回路として働き、過電流
が発生した時には、電流検出回路３１でこの過電流を検
出し、ＰＷＭ制御停止回路３２から１次側スイッチング
ＦＥＴＱ０の動作を停止させる。

【００６４】この回路で、２次側から電圧が印加された
場合、トランスＴの１次側には逆電流が発生する。この
逆電流を電流検出回路３１で検出してＰＷＭ制御停止回
路３２に与える。ＰＷＭ制御停止回路３２は、１次側ス
イッチングＦＥＴＱ０のゲートを制御してそのスイッチ
ング動作を停止させる。

【００６５】この実施の形態例によれば、電流検出回路
３１が逆コンバート動作を始めたことを検出すると、１
次側メインスイッチ（１次側スイッチングＦＥＴ）Ｑ０
の動作を停止させ、回路破壊を防止することができる。

【００６６】図５は本発明の第３の実施の形態例を示す
回路図である。図３と同一のものは、同一の符号を付し
て示す。トランスＴの２次巻線ｎ２は、１次側スイッチ
ングＦＥＴＱ０がスイッチングオン時に、正極となる端
子に転流側ＦＥＴＱ２のドレインとコイルＬを経由して
正極出力端子に接続される。３次巻線ｎ３の片側は、Ｆ
ＥＴＱ４のゲートとダイオードＤ１のカソードを接続す
る。

【００６７】ＦＥＴＱ１のゲートは、３次側巻線ｎ３の
正極側端子に、ＦＥＴＱ３のゲートと、ＦＥＴＱ４のド
レインと、ＦＥＴＱ５のゲートも３次巻線ｎ３の正極側
に接続されている。転流用ＦＥＴＱ２のゲートは、ＦＥ
ＴＱ３のドレインとＦＥＴＱ５のドレインに接続されて
いる。

【００６８】ＦＥＴＱ５とＦＥＴＱ４とＦＥＴＱ１とＦ
ＥＴＱ２のソースと、ダイオードＤ１アノードは負極出
力端子に接続されている。このように構成された回路の
動作を説明すれば、以下の通りである。

【００６９】図２７はスイッチオン／オフ時の電流方向
を示す図である。（ａ）はスイッチングオン時の電流方
向を、（ｂ）はスイッチングオフ時の電流方向を示す。
ＦＥＴＱ３のゲート動作電圧が高い特性のＦＥＴだとス
イッチングオンのｔ１ポイント（図１３参照）では動作
しないため、ＦＥＴＱ１の充電を阻止してしまう。ダイ
オードＤ１を３次巻線側に接続することでスイッチング
オン時の充電ルートにする。

【００７０】図１５のスイッチングオンｔ１ポイントで
は、ダイオードＤ１に順方向に流れる３次巻線を経由し
て整流用ＦＥＴＱ１のゲートを充電する。その後、ＦＥ
ＴＱ３，Ｑ５が動作し、転流用ＦＥＴＱ２のゲート容量
ＣｉｓｓをＦＥＴＱ１に流すルートとなり、転流ＦＥＴ
Ｑ２が停止する。

【００７１】スイッチングオフ時のｔ２ポイントでは、
３次巻線電圧が反転し、ＦＥＴＱ３の内部ダイオードを
経由して転流用ＦＥＴＱ２のゲート−ソースを充電する
電流が流れる。整流用ＦＥＴＱ１のゲート容量は、ＦＥ
ＴＱ４の内部ダイオードの順電圧でクランプされ、充電
容量を転流用ＦＥＴＱ２のゲートに充電する。

【００７２】そして、トランスリセット期間中（ｔ２−
ｔ３）は、ＦＥＴＱ４のゲート電圧の上昇で整流用ＦＥ
ＴＱ１のゲートを短絡し、停止させる動作となる。期間
ｔ３−ｔ４での発生電圧はないが、転流用ＦＥＴＱ２の
ゲート電圧はＦＥＴＱ３で阻止されるため、ＦＥＴＱ２
はオンを継続し、出力電流を流すことが可能になる。従
って、ダイオードＤ１によって、同期整流の動作を高速
に制御することが可能となる。

【００７３】図６は本発明の第４の実施の形態例を示す
回路図である。図３と同一のものは、同一の符号を付し
て示す。この回路は、フライバック式のスイッチング電
源回路を示している。図において、Ｑ１は整流用ＦＥ
Ｔ、Ｑ４は該ＦＥＴＱ１のゲート−ソース間に接続され
た制御用ＦＥＴ、Ｑ５はＦＥＴＱ４のゲート−ソース間
に接続された制御用ＦＥＴである。トランスＴの３次巻
線ｎ３の一端はＦＥＴＱ５のドレインに接続され、他端
はＦＥＴＱ１のゲートに接続されている。

【００７４】Ｃ１はＦＥＴＱ５のドレイン−ソース間に
接続されたコンデンサ、Ｃは出力ラインに接続された平
滑用コンデンサである。この回路はフライバック方式の
電源であるため、チョークコイルは必要がない。このよ
うに構成された回路の動作を説明すれば、以下の通りで
ある。

【００７５】１次側スイッチングＦＥＴＱ０がオフの
時、３次巻線ｎ３の正極側には、整流用ＦＥＴＱ１、制
御用ＦＥＴＱ４のドレイン、制御用ＦＥＴＱ５のゲート
が接続される。この結果、整流用ＦＥＴＱ１はオンな
り、Ｑ５もオンになりコンデンサＣ１に蓄積されていた
電荷を放電させる。この時、Ｑ４はオフである。

【００７６】次に、１次側スイッチングＦＥＴＱ０がオ
ンの時、ＦＥＴＱ１、Ｑ５はオフになる。この時、コン
デンサＣ１に充電された電圧は、ＦＥＴＱ４のゲートの
電位を一定値に維持しＦＥＴＱ４はオフになる。

【００７７】このように構成された回路において、ＦＥ
ＴＱ４，Ｑ５はスイッチング毎にＦＥＴＱ１のゲートの
放電とコンデンサＣ１に蓄積された電荷の充放電ルート
を制御し、高速に動作させることができる。また、同期
整流用ＦＥＴのゲート−ソース間に接続したＦＥＴＱ４
と交互に動作するＦＥＴＱ５により、同期整流ＦＥＴＱ
１を確実に動作させることができる。

【００７８】図７は本発明の第５の実施の形態例を示す
回路図である。図４と同一のものは、同一の符号を付し
て示す。図において、Ｑ０は１次側スイッチングＦＥ
Ｔ、Ｑ１０は電流検出抵抗Ｒの両端にベース−エミッタ
が接続されたトランジスタである。３３は該トランジス
タＱ１０のコレクタと接続されるＩＣ回路で、該ＩＣ回
路３３は１次側スイッチングＦＥＴＱ０のゲートに与え
られている。このように構成された回路の動作を説明す
れば、以下の通りである。

【００７９】通常の動作時には、抵抗Ｒの両端の発生電
圧で過電流検出を行なうが、トランジスタＱ１０は動作
しない。ここで、同期整流回路からの逆コンバート動作
により、逆電流が流れた場合、トランジスタＱ１０はオ
ンになる。ＩＣ回路３３は、このトランジスタＱ１０の
オン動作を検出すると、１次側スイッチングＦＥＴＱ０
の動作を停止させる。

【００８０】この実施の形態例によれば、電流検出抵抗
Ｒの両端の電圧がしきい値以上になったら、１次側スイ
ッチングＦＥＴＱ０をオフにして動作を停止させ、回路
破壊を防止することができる。

【００８１】図８は本発明の第６の実施の形態例を示す
回路図である。図において、Ｑ０は１次側スイッチング
ＦＥＴである。ＣＴはトランスＴの１次側と直列に接続
されるカレントトランスである。Ｄ１１とＤ１２はカレ
ントトランス２次側に接続された整流用ダイオードであ
る。Ｒ１、Ｒ２はこれらダイオードＤ１１、Ｄ１２と直
列に接続される抵抗である。

【００８２】Ｖｒｅｆ１、Ｖｒｅｆ２は基準電圧、３４
は抵抗Ｒ１に発生した電圧と基準電圧Ｖｒｅｆ１とを比
較する第１のコンパレータ（ｃｏｍｐ１）、３５は抵抗
Ｒ２に発生した電圧と基準電圧Ｖｒｅｆ２とを比較する
第２のコンパレータ（ｃｏｍｐ２）である。３６はこれ
らコンパレータ３４、３５の出力をリセット入力に受け
るラッチである。コンパレータ３４、３５はワイアドオ
ア接続となっている。該ラッチ３６の出力で１次側スイ
ッチングＦＥＴＱ０を制御するようになっている。この
ように構成された回路の動作を説明すれば、以下のとお
りである。

【００８３】図９は図８の回路の動作波形を示す図であ
る。（ａ）は通常運転時、（ｂ）は逆流動作時である。
通常運転時において、過電流が流れた場合、ＣＭＰ１は
ダイオードＤ１１がオンになり、抵抗Ｒ１に発生する電
圧ＶＲ１と基準電圧Ｖｒｅｆ１とを比較する。電圧ＶＲ
１が基準電圧Ｖｒｅｆ１より大きい場合には、コンパレ
ータｃｏｍｐ１の出力によりＰＷＭ−ＯＣラッチ回路３
６スイッチング幅を狭くし、出力電流を抑制する。

【００８４】また、ＣＴに逆流電流が流れた時には、ダ
イオードＤ１２がオンになり、ｃｏｍｐ２は、抵抗Ｒ２
に発生する電圧ＶＲ２と基準電圧Ｖｒｅｆ２とを比較す
る。抵抗Ｒ２に発生する電圧ＶＲ２が基準電圧Ｖｒｅｆ
２より大きい場合には、コンパレータｃｏｍｐ２の出力
によりＰＷＭ−ＯＣラッチ回路３６でスイッチングを停
止する。

【００８５】スイッチングオフ期間での検出は、既にＰ
ＷＭが“Ｌ”レベルのため動作しない。その結果、同期
整流回路も動作を停止し、逆流を防止させることにな
る。波形のＶＲ１は通常運転時の１次側に流れる電流波
形を示し、ＶＲ２の波形はスイッチングオフ時に発生す
るカレントトランスＣＴのリセット電圧である。

【００８６】逆電流動作の場合は、スイッチングオン期
間にＶＲ２にマイナス電位が現れ、スイッチングオフ期
間にＶＲ１にリセット電圧が発生する。この実施の形態
例によれば、トランス１次側を流れる電流がしきい値を
超えたときに、１次側スイッチングＦＥＴのオンになる
間隔を絞って出力が小さくなるように制御することで回
路動作を安定化させることができる。

【００８７】図１０は本発明の第７の実施の形態例を示
す回路図である。図８と同一のものは、同一の符号を付
して示す。コンパレータ（ｃｏｍｐ）３７の正入力端子
には、抵抗Ｒ１に発生する電圧が接続され、負入力端子
には、抵抗Ｒ２に発生する電圧が接続されている。但
し、負入力端子には、抵抗Ｒ２に発生する電圧に基準電
圧Ｖｒｅｆ１を加えたものが接続されている。３６は、
ｃｏｍｐ３７の出力をリセット入力に受けて１次側スイ
ッチングＦＥＴＱ０を駆動するラッチである。このよう
に構成された回路の動作を説明すれば、以下の通りであ
る。

【００８８】カレントトランスＣＴの交流波形を、ダイ
オードＤ１１，Ｄ１２で正電位と負電位に整流し、電流
検出抵抗Ｒ１，Ｒ２でそれぞれ検出電圧を設定する。過
電流検出抵抗Ｒ１の電圧と、逆電流検出抵抗Ｒ２の電圧
差が開き、基準電圧Ｖｒｅｆ１を超えると、ラッチ３６
がｃｏｍｐ３７の出力をラッチする。そして、ラッチ３
６の出力は、１次側スイッチングＦＥＴＱ０のオン時間
を制御する。この結果、ラッチ３６は、１次側スイッチ
ングＦＥＴＱ０のスイッチング幅を絞り込む動作とな
り、過電流又は逆電流を抑制することができる。

【００８９】この実施の形態例によれば、過電流検出又
は逆電流検出の場合において、１次側スイッチングＦＥ
ＴＱ０のオン時間を制御して回路動作を安定化させるこ
とができる。

【００９０】図１１は、本発明の第８の実施の形態例を
示す図である。図８と同一のものは、同一の符号を付し
て示す。図に示す回路は、１次側電流検出にカレントト
ランスＣＴを使用し、交流波形をダイオードＤ１１，Ｄ
１２でそれぞれ正極側と負極側の波形に整流し、各々の
電流値を電圧値に変換する検出抵抗Ｒ１，Ｒ２が接続さ
れている。３８は、検出抵抗Ｒ２に発生する負極電圧Ｖ
Ｒ２と、基準電圧Ｖｒｅｆ２との差を増幅するアンプ
（ａｍｐ）、３９は検出抵抗Ｒ１に発生する正極電圧Ｖ
Ｒ１と基準電圧Ｖｒｅｆ１とを比較するコンパレータ
（ｃｏｍｐ）である。

【００９１】Ｄ１３はアンプ３８の出力と接続されるダ
イオード、Ｒ３は該ダイオードＤ１３と接続される抵
抗、Ｒ４，Ｒ５は出力電圧を分圧する分圧抵抗である。
４０は抵抗Ｒ３から入力される信号と出力の分圧信号と
の差分と、基準電圧Ｖｒｅｆ３との差を増幅するアンプ
（ＥＡ）である。４１は、一方の入力にアンプ４０の出
力を、他方の入力に三角波を入力するＰＷＭ信号発生
器、３６は該ＰＷＭ信号発生器４１の出力を受けるラッ
チで、該ラッチ３６の出力は１次側スイッチングＦＥＴ
Ｑ０を制御する。該ラッチ３６のリセット入力には、コ
ンパレータ３９の出力が接続されている。アンプ４０、
ＰＷＭ信号発生器４１及び該ＰＷＭ信号発生器４１の出
力を受けるラッチ３６でＰＷＭ制御回路５０を構成して
いる。このように構成された回路の動作を説明すれば、
以下の通りである。

【００９２】図１２は第８の実施の形態例の動作説明
図、図１３は第８の実施の形態例の各部の動作波形を示
す図である。通常動作において、１次側電流が増加する
と、検出抵抗Ｒ１にかかる電圧ＶＲ１が増加する。コン
パレータ３９は、この電圧と基準電圧Ｖｒｅｆ１とを比
較し、その出力でＰＷＭ−ＯＣラッチ回路３６でスイッ
チング幅を絞り込み出力電流を抑制する。

【００９３】カレントトランスＣＴの交流波形電圧を、
ダイオードＤ１１、Ｄ１２で正電位と負電位に整流し、
検出抵抗Ｒ１，Ｒ２でそれぞれの検出電圧を設定する。
ここで、逆電流検出抵抗Ｒ２の電圧ＶＲ２が基準電圧Ｖ
ｒｅｆ２より高くなると（図１２参照）、アンプ３８の
出力が“Ｌ”レベルになり、ダイオードＤ１３を経由し
て出力電圧からのフィードバック電圧ＶＦＢの電圧が低
下するように補正する。

【００９４】その結果、ＰＷＭ制御回路５０内のエラー
アンプ４０で誤差増幅した出力ＶＰと三角波がＰＷＭコ
ンパレータ４１で比較され、スイッチング幅が広がるこ
とになる。定格出力電圧のデューティよりデューティが
広がるため、出力電圧は高く出力される。

【００９５】逆電流動作になると、逆電流がなくなるま
で出力電圧を上昇させることで、出力側に印加された電
圧と同電位まで出力電圧を上昇させたことになり、出力
電圧がバランスすることになる。

【００９６】この実施の形態例によれば、逆流を検出し
たら自己電圧を増加させて逆電流を阻止することがで
き、並列運転が可能となる。図１４は本発明の第９の実
施の形態例を示す回路図である。トランス１次側は、ダ
イオードＤ１５とフューズＦ１の直列回路と接続され、
ループを形成している。４５は１次側電圧の異常を検出
する電圧検出回路、４６は該電圧検出回路４５の出力を
受けて、１次側スイッチングＦＥＴＱ０の導通を制御す
るＰＷＭ制御回路である。

【００９７】このように構成された回路において、電圧
検出回路４５が１次側電圧の異常を検出すると、ＰＷＭ
制御回路４６は１次側スイッチングＦＥＴＱ０をオフに
する。

【００９８】この実施の形態例によれば、１次側電圧が
異常電圧（定格値を超えた場合）を検出すると１次側ス
イッチングＦＥＴＱ０をオフにして電源回路を保護する
ことができる。

【００９９】図１６は本発明の第１０の実施の形態例を
示す回路図である。図３、図４と同一のものは、同一の
符号を付して示す。Ｒ１０は転流用ＦＥＴＱ２のゲート
に接続された抵抗、Ｄ２０は該抵抗Ｒ１０の両端に接続
されるダイオードである。抵抗Ｒ１０とダイオードＤ２
０より構成される回路の他端は制御用ＦＥＴＱ３のドレ
インに接続されている。Ｒ１１は制御用ＦＥＴＱ３のゲ
ートに接続された抵抗である。Ｒ１２は整流用ＦＥＴＱ
１のゲートに接続される抵抗、Ｄ２１は抵抗Ｒ１２の両
端に接続されるダイオードである。抵抗Ｒ１２とダイオ
ードＤ２１より構成される回路の他端は３次巻線ｎ３の
一端に接続されている。

【０１００】ｎ４はトランスＴの４次巻線（補助巻
線）、Ｄ１４は４次巻線ｎ４とトランジスタＱ１２間に
接続されるダイオード、Ｒ２０はトランスの１次巻線ｎ
１と直列に接続される抵抗、Ｑ１１は該抵抗Ｒ２０の一
端にそのエミッタが接続されるトランジスタである。該
トランジスタＱ１１のベースは共通電位に接続されてい
る。Ｑ１２はそのベースがトランジスタＱ１１のコレク
タに接続されるトランジスタである。Ｒ２１は、トラン
ジスタＱ１１のコレクタとトランスＴの１次巻線の一端
に接続された抵抗である。ＺＤ１はトランジスタＱ１２
のベースと共通電位間に接続されたツェナーダイオード
で、その一端はトランジスタＱ１１のコレクタに接続さ
れている。トランジスタＱ１２のエミッタは、ＰＷＭ用
ＩＣに接続されている。

【０１０１】このように構成された回路において、同期
整流用ＦＥＴＱ１とＱ２のゲートには、ゲート電流抑制
抵抗Ｒ１０とＲ１２、ゲート引き抜きダイオードＤ２０
とＤ２１を追加し、同期整流用ＦＥＴＱ１、Ｑ２の動作
速度を高速化している。ゲート電流抑制抵抗Ｒ１０、Ｒ
１２は、ＦＥＴＱ１、Ｑ２のリンギング動作を抑制し、
ＦＥＴＱ１、Ｑ２のスイッチングノイズを低減すること
ができる。ゲート引き抜きダイオードＤ２０、Ｄ２１
は、ゲート抵抗Ｒ１０、Ｒ１２をバイパスして同期整流
用ＦＥＴＱ１、Ｑ２のゲート電流を引き抜くことで、高
速にＦＥＴＱ１、Ｑ２をオフにすることができる。

【０１０２】次に、トランスＴの１次側における逆電流
検出は、抵抗Ｒ２０を１次側巻線に直列に接続し、抵抗
Ｒ２０の両端にかかる電圧をトランジスタＱ１１のベー
ス−エミッタ間電圧Ｖｂｅで検出する。この結果、トラ
ンジスタＱ１１はオンになり、トランジスタＱ１２はオ
フになる。この結果、トランスＴの補助巻線ｎ４からド
ロッパ電源（トランジスタＱ１２とツェナーダイオード
ＺＤ１で構成される回路）の動作を停止させ、ＰＷＭ用
ＩＣ４０は、動作を停止する。

【０１０３】ここで、２次側に接続された外部電源を外
すと正常動作に戻り、ＰＷＭ動作を開始する。図１７は
本発明の第１１の実施の形態例を示す回路図である。図
１６と同一のものは、同一の符号を付して示す。この回
路は、トランス２次側の回路は、図１６に示す回路と同
じである。一次側巻線の両端には、ツェナーダイオード
ＺＤ１と抵抗Ｒ２２、Ｒ２３の直列回路が構成され、抵
抗Ｒ２２、Ｒ２３による分圧電圧は、トランジスタＱ１
３のベースに与えられている。トランジスタＱ１３のエ
ミッタは共通電位に接続されている。トランジスタＱ１
２のエミッタはＰＷＭ用ＩＣ４０に接続されている。

【０１０４】また、トランスＴの補助巻線ｎ４はトラン
ジスタＱ１２のコレクタに接続されている。トランジス
タＱ１２とツェナーダイオードＺＤ１によりドロッパ電
源を構成している。

【０１０５】逆流コンバータでは、入力電圧が上昇する
ので、入力側電圧検出回路をツェナーダイオードＺＤ２
と抵抗Ｒ２２、Ｒ２３で構成し、分圧電圧がある値以上
になると、トランジスタＱ１３はオンとなり、トランジ
スタＱ１２のベースを引き抜く。この結果、トランジス
タＱ１２はオフになり、ＰＷＭ用ＩＣ４０に電圧を供給
しなくなりＰＷＭ用ＩＣ４０の動作が停止する。

【０１０６】ＰＷＭ用ＩＣ４０を停止させる手段として
は、ＰＷＭ用ＩＣ４０のソフトスタート回路の停止や、
リモート制御端子等、ＩＣによって制御方法が異なるの
で、ＩＣにあった停止を行なうことができる。

【０１０７】このように、本発明によれば、簡単な回路
構成で実現でき、同期整流の不安定な動作や破壊の問題
点を解決し、更に低電圧電源にも共通に使用できる。ま
た、ＬＳＩの高速化により低電圧電源や、大電流電源が
必須となっており、低電圧出力を制御する同期整流制御
が困難になっているが、本発明の同期整流回路は、出力
電圧に影響されない。近年は、１チップに高速ＦＥＴが
２個搭載された部品が多く製品化されて、同期整流の実
装面積も小スペースで構成することが可能である。ま
た、電源開発を標準回路で開発できることで、開発工数
の削減にも効果がある。

【０１０８】（付記１）スイッチング電源で、トラン
スの２次側の同期整流動作を行なう整流用ＦＥＴと、転
流用ＦＥＴとを含んで構成される制御回路からなる同期
整流型電源回路において、トランスに設けた３次巻線と
接続され、前記整流用ＦＥＴと転流用ＦＥＴのオン／オ
フ動作を確実に行なうためのスイッチング制御回路を設
けたことを特徴とするスイッチング電源回路。（付記２）前記スイッチング制御回路は、整流用ＦＥ
Ｔのゲート・ソース間に接続されたＦＥＴと、転流用Ｆ
ＥＴのゲート・ソース間に接続されたＦＥＴと、これら
ＦＥＴを駆動する駆動回路より構成されることを特徴と
する付記１記載のスイッチング電源回路。（付記３）トランスの１次側に逆流を検出する電流検
出手段を設け、該電流検出手段が電流の逆流を検出した
ら１次側スイッチングＦＥＴをオフにすることを特徴と
する付記１記載のスイッチング電源回路。（付記４）前記スイッチング制御回路は、整流用ＦＥ
Ｔのゲート・ソース間に接続されたＦＥＴと、転流用Ｆ
ＥＴのゲート・ソース間に接続されたＦＥＴと、これら
ＦＥＴを駆動する駆動回路と、整流用ＦＥＴのソースと
制御用ＦＥＴのソース間に接続されたダイオードより構
成されることを特徴とする付記１記載のスイッチング電
源回路。

【０１０９】（付記５）フライバック方式スイッチン
グ電源で、トランスの２次側の同期整流動作を行なう整
流用ＦＥＴと、該整流用ＦＥＴを制御する２個の制御用
ＦＥＴとこれら制御用ＦＥＴを駆動する駆動回路からな
るスイッチング回路を設けた電源回路において、前記制
御用ＦＥＴはトランスに設けた３次巻線と接続され、第
１の制御用ＦＥＴは整流用ＦＥＴのゲート・ソース間に
接続され、第２の制御用ＦＥＴは、整流用ＦＥＴのソー
スと第１の制御用ＦＥＴのゲートに接続され、該第２の
制御用ＦＥＴのドレイン・ソース間にはコンデンサを接
続することを特徴とするスイッチング電源回路。

【０１１０】（付記６）前記電流検出手段の両端の電
圧がしきい値以上になったらオンにするトランジスタを
設け、該トランジスタがオンすることにより、１次側ス
イッチングＦＥＴををオフにすることを特徴とする付記
３記載のスイッチング電源回路。

【０１１１】（付記７）前記電流検出手段としてカレ
ントトランスを用い、該カレントトランスの２次側の出
力電流を電圧に変換し、トランス１次側を流れる順方向
電流と逆方向電流の値がしきい値を超えた時には、１次
側スイッチングＦＥＴのオンになる間隔を絞り込むこと
を特徴とする付記３記載のスイッチング電源回路。

【０１１２】（付記８）前記電流検出手段としてカレ
ントトランスを用い、該カレントトランスの２次側の順
方向電流と逆方向電流を電圧に変換する抵抗を有し、こ
れら抵抗の両端に発生する電圧の差分で１次側スイッチ
ングＦＥＴを制御することを特徴とする付記３記載のス
イッチング電源回路。

【０１１３】（付記９）前記電流検出手段としてカレ
ントトランスを用い、外部印加電圧による逆流を検出す
ると、自己電圧を増加させて、逆電流を阻止する回路手
段を設けたことを特徴とする付記３記載のスイッチング
電源回路。

【０１１４】（付記１０）トランスに補助巻線を追加
し、該補助巻線電圧で擬似的に出力電圧をモニタし、過
電圧検出の保護回路によりスイッチングＦＥＴを停止さ
せることを特徴とする付記１記載のスイッチング電源回
路。

【０１１５】

【発明の効果】以上説明したように、本発明によれば以
下の効果が得られる。（１）請求項１記載の発明によれば、スイッチング制御
回路が、整流用ＦＥＴと転流用ＦＥＴのオン／オフ動作
を確実に行なうことで、同期整流の不安定な動作や破壊
の問題点を解決し、低電圧電源にも共通に使用できる簡
単な回路構成のスイッチング電源を提供することができ
る。

【０１１６】（２）請求項２記載の発明によれば、スイ
ッチング制御回路が、整流用ＦＥＴと転流用ＦＥＴのオ
ン／オフ動作を確実に行なうことで、同期整流の不安定
な動作や破壊の問題点を解決することができる。

【０１１７】（３）請求項３記載の発明によれば、電流
検出手段が逆コンバート動作を始めたことを検出する
と、１次側メインスイッチの動作を停止させ、回路破壊
を防止することができる。

【０１１８】また、この発明によれば、ダイオードで、
転流用ＦＥＴのゲート電圧をクランプし、高速動作を行
なうことが可能となる。また、この発明によれば、スイ
ッチング毎に整流用ＦＥＴのゲートの放電とコンデンサ
への充放電ルートを制御し、高速に動作させることがで
きる。

【０１１９】また、この発明によれば、電流検出手段の
両端の電圧がしきい値以上になったら、１次側のスイッ
チングＦＥＴをオフにして動作を停止させ、回路破壊を
防止することができる。

【０１２０】また、この発明によれば、トランス１次側
を流れる電流がしきい値を超えたときに、１次側スイッ
チングＦＥＴのオンになる間隔を絞って出力が小さくな
るように制御することで回路動作を安定化させることが
できる。

【０１２１】また、この発明によれば、過電流検出又は
逆電流検出の場合において、１次側スイッチングＦＥＴ
のオン時間を制御して回路動作を安定化させることがで
きる。

【０１２２】また、この発明によれば、逆流を検出した
ら自己電圧を増加させて逆電流を阻止することができ
る。また、この発明によれば、過電圧を検出して保護回
路によりスイッチングＦＥＴを停止することができる。

【０１２３】このように、本発明によれば、同期整流の
不安定な動作や破壊の問題点を解決し、低電圧電源にも
共通に使用できる簡単な回路構成のスイッチング電源を
提供することができる。

【図面の簡単な説明】

【図１】本発明の原理回路図である。

【図２】本発明の全体回路の一実施の形態例を示す図で
ある。

【図３】本発明の第１の実施の形態例を示す回路図であ
る。

【図４】本発明の第２の実施の形態例を示す回路図であ
る。

【図５】本発明の第３の実施の形態例を示す回路図であ
る。

【図６】本発明の第４の実施の形態例を示す回路図であ
る。

【図７】本発明の第５の実施の形態例を示す回路図であ
る。

【図８】本発明の第６の実施の形態例を示す回路図であ
る。

【図９】図８の回路の動作波形を示す図である。

【図１０】本発明の第７の実施の形態例を示す回路図で
ある。

【図１１】本発明の第８の実施の形態例を示す回路図で
ある。

【図１２】第８の実施の形態例の動作説明図である。

【図１３】第８の実施の形態例の動作波形を示す図であ
る。

【図１４】本発明の第９の実施の形態例を示す回路図で
ある。

【図１５】トランス２次巻線の動作波形を示す図であ
る。

【図１６】本発明の第１０の実施の形態例を示す回路図
である。

【図１７】本発明の第１１の実施の形態例を示す回路図
である。

【図１８】従来回路の第１の構成例を示す図である。

【図１９】第１の従来回路の各部の動作波形を示すタイ
ムチャートである。

【図２０】従来回路の第２の構成例を示す図である。

【図２１】第２の従来回路の各部の動作波形を示すタイ
ムチャートである。

【図２２】従来回路の第３の構成例を示す図である。

【図２３】外部電圧による逆コンバート動作の説明図で
ある。

【図２４】電源並列時の動作説明図である。

【図２５】回り込みの説明図である。

【図２６】スイッチングオン／オフ時の電流方向を示す
図である。

【図２７】スイッチングオン／オフ時の電流方向を示す
図である。

【符号の説明】

１０スイッチング制御回路Ｑ０〜Ｑ３ＦＥＴＴトランスＬチョークコイルＣコンデンサ

フロントページの続きＦターム(参考） 5H006 AA04 AA05 CA02 CA12 CA13 CB03 CB07 CC02 DB01 FA02 5H730 AA14 AA20 BB23 BB43 BB57 DD04 DD26 DD32 EE02 EE07 EE08 EE13 EE39 EE72 FD01 FD11 FG05 XX04 XX15 XX16 XX24

Claims

【特許請求の範囲】

【請求項１】スイッチング電源で、トランスの２次側
の同期整流動作を行なう整流用ＦＥＴと、転流用ＦＥＴ
とを含んで構成される制御回路からなる同期整流型電源
回路において、トランスに設けた３次巻線と接続され、前記整流用ＦＥ
Ｔと転流用ＦＥＴのオン／オフ動作を確実に行なうため
のスイッチング制御回路を設けたことを特徴とするスイ
ッチング電源回路。
【請求項２】前記スイッチング制御回路は、整流用Ｆ
ＥＴのゲート・ソース間に接続されたＦＥＴと、転流用
ＦＥＴのゲート・ソース間に接続されたＦＥＴと、これ
らＦＥＴを駆動する駆動回路より構成されることを特徴
とする請求項１記載のスイッチング電源回路。
【請求項３】トランスの１次側に逆流を検出する電流
検出手段を設け、該電流検出手段が電流の逆流を検出し
たら１次側スイッチングＦＥＴをオフにすることを特徴
とする請求項１記載のスイッチング電源回路。