JP2002142455A - Ｄｃ／ｄｃコンバータ - Google Patents
Ｄｃ／ｄｃコンバータInfo
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- JP2002142455A JP2002142455A JP2000332313A JP2000332313A JP2002142455A JP 2002142455 A JP2002142455 A JP 2002142455A JP 2000332313 A JP2000332313 A JP 2000332313A JP 2000332313 A JP2000332313 A JP 2000332313A JP 2002142455 A JP2002142455 A JP 2002142455A
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Abstract
(57)【要約】
【課題】 軽負荷時の損失を防止するＤＣ／ＤＣコンバ
ータを実現することを目的にする。 【解決手段】 本発明は、１次側回路から２次側回路に
電圧変換を行うトランスに設けられた第１、第２のドラ
イブ巻線により駆動する第１、第２のスイッチを備えた
整流回路により、二次側回路の整流を行うフォワード型
のＤＣ／ＤＣコンバータに改良を加えたものである。本
装置は、出力の軽負荷を検出し、軽負荷時に第１、第２
のスイッチをオフする軽負荷検出部を設けたことを特徴
とする装置である。
ータを実現することを目的にする。 【解決手段】 本発明は、１次側回路から２次側回路に
電圧変換を行うトランスに設けられた第１、第２のドラ
イブ巻線により駆動する第１、第２のスイッチを備えた
整流回路により、二次側回路の整流を行うフォワード型
のＤＣ／ＤＣコンバータに改良を加えたものである。本
装置は、出力の軽負荷を検出し、軽負荷時に第１、第２
のスイッチをオフする軽負荷検出部を設けたことを特徴
とする装置である。
Description
【０００１】
【発明の属する技術分野】本発明は、フォワード型のＤ
Ｃ／ＤＣコンバータに関し、軽負荷時の損失を防止する
ＤＣ／ＤＣコンバータに関するものである。
Ｃ／ＤＣコンバータに関し、軽負荷時の損失を防止する
ＤＣ／ＤＣコンバータに関するものである。
【０００２】
【従来の技術】スイッチング電源等の電源装置において
は、直流入力電圧を絶縁して負荷回路に電力を供給する
装置として、ＤＣ／ＤＣコンバータが用いられている。
このような構成のＤＣ／ＤＣコンバータは、絶縁トラン
スの一次側巻線と二次側巻線の極性の違いによって、フ
ォワード型とフライバック型が存在し、例えばフォワー
ド型のＤＣ／ＤＣコンバータとして、米国特許ＵＳＰ４
４４１１４６，ＵＳＰ４９５９７６４等に開示されてい
るようなものが知られている。このような装置を図６に
示し説明する。
は、直流入力電圧を絶縁して負荷回路に電力を供給する
装置として、ＤＣ／ＤＣコンバータが用いられている。
このような構成のＤＣ／ＤＣコンバータは、絶縁トラン
スの一次側巻線と二次側巻線の極性の違いによって、フ
ォワード型とフライバック型が存在し、例えばフォワー
ド型のＤＣ／ＤＣコンバータとして、米国特許ＵＳＰ４
４４１１４６，ＵＳＰ４９５９７６４等に開示されてい
るようなものが知られている。このような装置を図６に
示し説明する。
【０００３】図６において、Ｃ１〜Ｃ３はコンデンサ、
Ｑ１〜Ｑ４はｎ型のＭＯＳＦＥＴ、Ｎｐ，Ｎｓ，Ｎｆ
ｗ，Ｎｆｌ，Ｎｉは巻線、Ｌ１はコイル、ＲＬは負荷回
路、Ａはエラーアンプ、ＣＴＬは制御部である。巻線Ｎ
ｐ，Ｎｓ，Ｎｆｗ，Ｎｆｌ，ＮｉはトランスＴ１を構成
し、ＭＯＳＦＥＴＱ３，Ｑ４は整流回路を構成する。こ
こで、巻数比は、Ｎｐ≧Ｎｓ＞Ｎｉとする。
Ｑ１〜Ｑ４はｎ型のＭＯＳＦＥＴ、Ｎｐ，Ｎｓ，Ｎｆ
ｗ，Ｎｆｌ，Ｎｉは巻線、Ｌ１はコイル、ＲＬは負荷回
路、Ａはエラーアンプ、ＣＴＬは制御部である。巻線Ｎ
ｐ，Ｎｓ，Ｎｆｗ，Ｎｆｌ，ＮｉはトランスＴ１を構成
し、ＭＯＳＦＥＴＱ３，Ｑ４は整流回路を構成する。こ
こで、巻数比は、Ｎｐ≧Ｎｓ＞Ｎｉとする。
【０００４】コンデンサＣ１は、一端をコンデンサＣ２
の一端、巻線Ｎｐの一端に接続する。コンデンサＣ２
は、他端をＭＯＳＦＥＴＱ２のドレインに接続する。巻
線Ｎｐは１次側巻線で、他端をＭＯＳＦＥＴＱ１のドレ
インに接続する。ＭＯＳＦＥＴＱ２はサブスイッチで、
ソースをＭＯＳＦＥＴＱ１のドレインに接続する。ＭＯ
ＳＦＥＴＱ１はメインスイッチで、ソースをコンデンサ
Ｃ１の他端に接続する。
の一端、巻線Ｎｐの一端に接続する。コンデンサＣ２
は、他端をＭＯＳＦＥＴＱ２のドレインに接続する。巻
線Ｎｐは１次側巻線で、他端をＭＯＳＦＥＴＱ１のドレ
インに接続する。ＭＯＳＦＥＴＱ２はサブスイッチで、
ソースをＭＯＳＦＥＴＱ１のドレインに接続する。ＭＯ
ＳＦＥＴＱ１はメインスイッチで、ソースをコンデンサ
Ｃ１の他端に接続する。
【０００５】巻線Ｎｓは２次側巻線で、一端をＭＯＳＦ
ＥＴＱ３のソースに接続し、他端をＭＯＳＦＥＴＱ４の
ソースに接続する。巻線Ｎｆｗはドライブ巻線で、一端
をＭＯＳＦＥＴＱ３のソースに接続し、他端をＭＯＳＦ
ＥＴＱ３のゲートに接続する。巻線Ｎｆｌはドライブ巻
線で、一端をＭＯＳＦＥＴＱ４のソースに接続し、他端
をＭＯＳＦＥＴＱ４のゲートに接続する。
ＥＴＱ３のソースに接続し、他端をＭＯＳＦＥＴＱ４の
ソースに接続する。巻線Ｎｆｗはドライブ巻線で、一端
をＭＯＳＦＥＴＱ３のソースに接続し、他端をＭＯＳＦ
ＥＴＱ３のゲートに接続する。巻線Ｎｆｌはドライブ巻
線で、一端をＭＯＳＦＥＴＱ４のソースに接続し、他端
をＭＯＳＦＥＴＱ４のゲートに接続する。
【０００６】ＭＯＳＦＥＴＱ３，Ｑ４は第１、第２のス
イッチで、ドレインを巻線Ｎｉの一端に接続する。巻線
Ｎｉは、他端をコイルＬ１の一端に接続する。コイルＬ
１はインダクタンス素子で、他端をコンデンサＣ３の一
端に接続する。コンデンサＣ３は出力コンデンサで、他
端を巻線Ｎｓの他端に接続する。負荷回路ＲＬはコンデ
ンサＣ３に並列に接続する。
イッチで、ドレインを巻線Ｎｉの一端に接続する。巻線
Ｎｉは、他端をコイルＬ１の一端に接続する。コイルＬ
１はインダクタンス素子で、他端をコンデンサＣ３の一
端に接続する。コンデンサＣ３は出力コンデンサで、他
端を巻線Ｎｓの他端に接続する。負荷回路ＲＬはコンデ
ンサＣ３に並列に接続する。
【０００７】エラーアンプＡは、マイナス端をコンデン
サＣ１の一端に接続し、プラス端を、基準電圧を介し
て、コンデンサＣ１の他端に接続する。制御部ＣＴＬ
は、エラーアンプＡの出力に基づいて、ＭＯＳＦＥＴＱ
１，Ｑ２のゲートに出力を行う。
サＣ１の一端に接続し、プラス端を、基準電圧を介し
て、コンデンサＣ１の他端に接続する。制御部ＣＴＬ
は、エラーアンプＡの出力に基づいて、ＭＯＳＦＥＴＱ
１，Ｑ２のゲートに出力を行う。
【０００８】このような装置を以下に説明する。図７，
８は図６に示す装置の動作を示したタイミングチャート
で、図８は図７の拡大図である。図７，８において、
（ａ）はＭＯＳＦＥＴＱ１のドレイン−ソース電圧Ｖｄ
ｓ、（ｂ）はＭＯＳＦＥＴＱ１のドレイン電流Ｉｄ、
（ｃ）はＭＯＳＦＥＴＱ２のドレイン電流Ｉｄ、（ｄ）
はコイルＬ１の電流ＩＬ、（ｅ）はＭＯＳＦＥＴＱ２の
ゲート−ソース電圧Ｖｇｓ、（ｆ）はＭＯＳＦＥＴＱ１
のゲート−ソース電圧Ｖｇｓ、（ｇ）はＭＯＳＦＥＴＱ
３のゲート−ソース電圧Ｖｇｓ、（ｈ）はＭＯＳＦＥＴ
Ｑ４のゲート−ソース電圧Ｖｇｓである。そして、
（ｉ）は巻線Ｎｓの電流ＩＮｓ、（ｊ）は巻線Ｎｓの電
圧ＶＮｓ、（ｋ）は巻線Ｎｉの電圧ＶＮｉ、（ｌ）はコ
イルＬ１の電圧ＶＬ１、（ｍ）はＭＯＳＦＥＴＱ４のド
レイン電流Ｉｄ、（ｎ）はコンデンサＣ１の出力電流Ｉ
ｇ、（ｏ）はコイルＣ２の電圧ＶＣ２、（ｐ）は出力電
圧Ｖｏである。
８は図６に示す装置の動作を示したタイミングチャート
で、図８は図７の拡大図である。図７，８において、
（ａ）はＭＯＳＦＥＴＱ１のドレイン−ソース電圧Ｖｄ
ｓ、（ｂ）はＭＯＳＦＥＴＱ１のドレイン電流Ｉｄ、
（ｃ）はＭＯＳＦＥＴＱ２のドレイン電流Ｉｄ、（ｄ）
はコイルＬ１の電流ＩＬ、（ｅ）はＭＯＳＦＥＴＱ２の
ゲート−ソース電圧Ｖｇｓ、（ｆ）はＭＯＳＦＥＴＱ１
のゲート−ソース電圧Ｖｇｓ、（ｇ）はＭＯＳＦＥＴＱ
３のゲート−ソース電圧Ｖｇｓ、（ｈ）はＭＯＳＦＥＴ
Ｑ４のゲート−ソース電圧Ｖｇｓである。そして、
（ｉ）は巻線Ｎｓの電流ＩＮｓ、（ｊ）は巻線Ｎｓの電
圧ＶＮｓ、（ｋ）は巻線Ｎｉの電圧ＶＮｉ、（ｌ）はコ
イルＬ１の電圧ＶＬ１、（ｍ）はＭＯＳＦＥＴＱ４のド
レイン電流Ｉｄ、（ｎ）はコンデンサＣ１の出力電流Ｉ
ｇ、（ｏ）はコイルＣ２の電圧ＶＣ２、（ｐ）は出力電
圧Ｖｏである。
【０００９】また、図９〜１４は図６に示す装置の動作
を説明する図で、等価回路で示される。図９は各部電圧
の極性を示し、図１０〜１４は、それぞれ、時刻ｔ３−
ｔ４期間、時刻ｔ４−ｔ５期間、時刻ｔ５−ｔ６期間、
時刻ｔ６−ｔ７期間、時刻ｔ７−ｔ８期間の動作を示
す。
を説明する図で、等価回路で示される。図９は各部電圧
の極性を示し、図１０〜１４は、それぞれ、時刻ｔ３−
ｔ４期間、時刻ｔ４−ｔ５期間、時刻ｔ５−ｔ６期間、
時刻ｔ６−ｔ７期間、時刻ｔ７−ｔ８期間の動作を示
す。
【００１０】（１）時刻ｔ０−ｔ１、ｔ１−ｔ２、ｔ２
−ｔ３期間 コンデンサＣ１は、図示しない交流電源からの電圧を直
流電圧にする平滑コンデンサで、直流電源として動作す
る。そして、エラーアンプＡが出力電圧Ｖｏと基準電圧
と比較し、比較結果により、制御部ＣＴＬがＭＯＳＦＥ
ＴＱ１，Ｑ２を交互にオン、オフする。これにより、出
力電圧Ｖｏを一定に保つ。そして、コンデンサＣ１の直
流電圧を、トランスＴ１を介して、電圧変換する。
−ｔ３期間 コンデンサＣ１は、図示しない交流電源からの電圧を直
流電圧にする平滑コンデンサで、直流電源として動作す
る。そして、エラーアンプＡが出力電圧Ｖｏと基準電圧
と比較し、比較結果により、制御部ＣＴＬがＭＯＳＦＥ
ＴＱ１，Ｑ２を交互にオン、オフする。これにより、出
力電圧Ｖｏを一定に保つ。そして、コンデンサＣ１の直
流電圧を、トランスＴ１を介して、電圧変換する。
【００１１】このとき、ＭＯＳＦＥＴＱ１がオンのと
き、トランスＴ１（ドライブ巻線Ｎｆｗ，Ｎｆｌ）によ
り、ＭＯＳＦＥＴＱ３がオンとなり、ＭＯＳＦＥＴＱ４
はオフとなる。逆に、ＭＯＳＦＥＴＱ１がオフのとき、
トランスＴ１により、ＭＯＳＦＥＴＱ３がオフとなり、
ＭＯＳＦＥＴＱ４がオンとなる。
き、トランスＴ１（ドライブ巻線Ｎｆｗ，Ｎｆｌ）によ
り、ＭＯＳＦＥＴＱ３がオンとなり、ＭＯＳＦＥＴＱ４
はオフとなる。逆に、ＭＯＳＦＥＴＱ１がオフのとき、
トランスＴ１により、ＭＯＳＦＥＴＱ３がオフとなり、
ＭＯＳＦＥＴＱ４がオンとなる。
【００１２】ＭＯＳＦＥＴＱ３がオンのとき、巻線Ｎｓ
の電流ＩＮｓにより、コンデンサＣ３は充電され、ＭＯ
ＳＦＥＴＱ４がオンのとき、巻線Ｎｉ、コイルＬ１のイ
ンダクタンスにより、コンデンサＣ３は充電される。ま
た、巻線Ｎｉにより、リプル電流をゼロにする。
の電流ＩＮｓにより、コンデンサＣ３は充電され、ＭＯ
ＳＦＥＴＱ４がオンのとき、巻線Ｎｉ、コイルＬ１のイ
ンダクタンスにより、コンデンサＣ３は充電される。ま
た、巻線Ｎｉにより、リプル電流をゼロにする。
【００１３】そして、コンデンサＣ３が負荷回路ＲＬに
電力を供給する。なお、時刻ｔ０−ｔ３期間は一般的動
作なので、詳細な動作説明は省略する。
電力を供給する。なお、時刻ｔ０−ｔ３期間は一般的動
作なので、詳細な動作説明は省略する。
【００１４】（２）時刻ｔ３−ｔ４期間（図１０） ＭＯＳＦＥＴＱ２のオン期間中にＭＯＳＦＥＴＱ２の出
力容量はボディーダイオードの順方向電圧まで放電され
ている。このため、時刻ｔ３時に、ＭＯＳＦＥＴＱ２が
オフとなり、クランプコンデンサＣ２からトランスＴ１
の巻線Ｎｐの方向に電流が流れ、ＭＯＳＦＥＴＱ２の出
力容量をコンデンサＣ２の電圧と平衡するまで充電す
る。このため、ＭＯＳＦＥＴＱ１のドレイン−ソース電
圧Ｖｄｓは入力平滑コンデンサＣ１の電圧Ｖｇまで低下
する。そして、巻線Ｎｐに電流が流れることにより、巻
線ＮｆｌがＭＯＳＦＥＴＱ４をオンとし、コンデンサＣ
３が放電される。
力容量はボディーダイオードの順方向電圧まで放電され
ている。このため、時刻ｔ３時に、ＭＯＳＦＥＴＱ２が
オフとなり、クランプコンデンサＣ２からトランスＴ１
の巻線Ｎｐの方向に電流が流れ、ＭＯＳＦＥＴＱ２の出
力容量をコンデンサＣ２の電圧と平衡するまで充電す
る。このため、ＭＯＳＦＥＴＱ１のドレイン−ソース電
圧Ｖｄｓは入力平滑コンデンサＣ１の電圧Ｖｇまで低下
する。そして、巻線Ｎｐに電流が流れることにより、巻
線ＮｆｌがＭＯＳＦＥＴＱ４をオンとし、コンデンサＣ
３が放電される。
【００１５】（３）時刻ｔ４−ｔ５期間（図１１） 時刻ｔ４になり、制御部ＣＴＬは、エラーアンプＡの出
力により、軽負荷（無負荷も含む）を検出し、ＭＯＳＦ
ＥＴＱ１，Ｑ２をオフとする。これは、スイッチング損
失を減少させるためで、ＭＯＳＦＥＴＱ２もオフするの
は、クランプコンデンサＣ２に蓄積されているエネルギ
ーが、ＭＯＳＦＥＴＱ２、トランスＴ１の巻線Ｎｐから
なる経路で短絡され、損失が発生するからである。
力により、軽負荷（無負荷も含む）を検出し、ＭＯＳＦ
ＥＴＱ１，Ｑ２をオフとする。これは、スイッチング損
失を減少させるためで、ＭＯＳＦＥＴＱ２もオフするの
は、クランプコンデンサＣ２に蓄積されているエネルギ
ーが、ＭＯＳＦＥＴＱ２、トランスＴ１の巻線Ｎｐから
なる経路で短絡され、損失が発生するからである。
【００１６】時刻ｔ４のタイミングで、クランプ回路
（コンデンサＣ２、ＭＯＳＦＥＴＱ２）から巻線Ｎｐに
流れていた電流は流れなくなるが、巻線Ｎｐの漏れイン
ダクタンスによって電流が流れつづけようとする。この
ため、ＭＯＳＦＥＴＱ１のボディーダイオードがオン
し、巻線Ｎｐ経由で入力平滑コンデンサＣ１に電流が流
れる。
（コンデンサＣ２、ＭＯＳＦＥＴＱ２）から巻線Ｎｐに
流れていた電流は流れなくなるが、巻線Ｎｐの漏れイン
ダクタンスによって電流が流れつづけようとする。この
ため、ＭＯＳＦＥＴＱ１のボディーダイオードがオン
し、巻線Ｎｐ経由で入力平滑コンデンサＣ１に電流が流
れる。
【００１７】ＭＯＳＦＥＴＱ１のドレイン−ソースＶｄ
ｓは、ＭＯＳＦＥＴＱ１のボディーダイオードがオンに
なるため、ボディーダイオードの順方向電圧まで低下す
る。
ｓは、ＭＯＳＦＥＴＱ１のボディーダイオードがオンに
なるため、ボディーダイオードの順方向電圧まで低下す
る。
【００１８】この電流により各巻線の極性が反転し、巻
線ＮｆｗがＭＯＳＦＥＴＱ３をオンにする。一度、ＭＯ
ＳＦＥＴＱ３がオンしてしまうと、（巻線Ｎｓの巻数）
＞（巻線Ｎｉの巻数）であるため、２次側平滑コンデン
サＣ３から巻線Ｎｓ，Ｎｐ経由で１次側平滑コンデンサ
Ｃ１への放電が起こる。
線ＮｆｗがＭＯＳＦＥＴＱ３をオンにする。一度、ＭＯ
ＳＦＥＴＱ３がオンしてしまうと、（巻線Ｎｓの巻数）
＞（巻線Ｎｉの巻数）であるため、２次側平滑コンデン
サＣ３から巻線Ｎｓ，Ｎｐ経由で１次側平滑コンデンサ
Ｃ１への放電が起こる。
【００１９】そして、コンデンサＣ１の充電に伴い、コ
ンデンサＣ１の充電電流すなわちＭＯＳＦＥＴＱ１のド
レイン電流Ｉｄは最終的には０となる。
ンデンサＣ１の充電電流すなわちＭＯＳＦＥＴＱ１のド
レイン電流Ｉｄは最終的には０となる。
【００２０】（４）時刻ｔ５−ｔ６期間（図１２） 時刻ｔ５のタイミングでは、まだＭＯＳＦＥＴＱ３がオ
ンしているため、コイルＬ１に流れていた電流ＩＬが巻
線Ｎｉ，Ｎｓ経由で巻線Ｎｐに流れ、時刻ｔ３−ｔ４期
間に逆方向に充電されていたＭＯＳＦＥＴＱ２の出力容
量をＭＯＳＦＥＴＱ２のボディーダイオードの順方向電
圧まで充電する。
ンしているため、コイルＬ１に流れていた電流ＩＬが巻
線Ｎｉ，Ｎｓ経由で巻線Ｎｐに流れ、時刻ｔ３−ｔ４期
間に逆方向に充電されていたＭＯＳＦＥＴＱ２の出力容
量をＭＯＳＦＥＴＱ２のボディーダイオードの順方向電
圧まで充電する。
【００２１】ＭＯＳＦＥＴＱ２の出力容量が充電される
と、ＭＯＳＦＥＴＱ２のボディーダイオードがオンとな
るため、コンデンサＣ２を充電する。充電にともないコ
イルＬ１の電流ＩＬは減少する。
と、ＭＯＳＦＥＴＱ２のボディーダイオードがオンとな
るため、コンデンサＣ２を充電する。充電にともないコ
イルＬ１の電流ＩＬは減少する。
【００２２】（５）時刻ｔ６−ｔ７期間（図１３） コンデンサＣ２、ＭＯＳＦＥＴＱ２の出力容量、巻線Ｎ
ｐの共振により、コンデンサＣ２から巻線Ｎｐ方向に電
流が流れ出し、各巻線の極性が反転し、巻線Ｎｆｌによ
り、ＭＯＳＦＥＴＱ４がオンになるため電流ＩＬが逆方
向に流れ出す。
ｐの共振により、コンデンサＣ２から巻線Ｎｐ方向に電
流が流れ出し、各巻線の極性が反転し、巻線Ｎｆｌによ
り、ＭＯＳＦＥＴＱ４がオンになるため電流ＩＬが逆方
向に流れ出す。
【００２３】（６）時刻ｔ７−ｔ８期間（図１４） コンデンサＣ２、ＭＯＳＦＥＴＱ２の出力容量、巻線Ｎ
ｐの共振により、再び各巻線の極性が反転するため、巻
線Ｎｆｗにより、ＭＯＳＦＥＴＱ３がオンとなる。
ｐの共振により、再び各巻線の極性が反転するため、巻
線Ｎｆｗにより、ＭＯＳＦＥＴＱ３がオンとなる。
【００２４】この期間の動作は時刻ｔ３−ｔ４期間と同
様であり、時刻ｔ８のタイミングにおける各電圧、電流
の極性は時刻ｔ４と同じになるため、振動が持続するこ
とになる。
様であり、時刻ｔ８のタイミングにおける各電圧、電流
の極性は時刻ｔ４と同じになるため、振動が持続するこ
とになる。
【００２５】
【発明が解決しようとする課題】このように、軽負荷時
の損失対策として、ＤＣ／ＤＣコンバータを間欠動作さ
せているが、ＤＣ／ＤＣコンバータの停止時に異常振動
の発生により、２次側平滑コンデンサＣ３に蓄えられて
いるエネルギーが１次側に回生されることにより、出力
電圧Ｖｏが早く低下する。このため、軽負荷時の損失が
増加し、間欠動作のＤＣ／ＤＣコンバータの停止期間が
短くなってしまうという問題点があった。
の損失対策として、ＤＣ／ＤＣコンバータを間欠動作さ
せているが、ＤＣ／ＤＣコンバータの停止時に異常振動
の発生により、２次側平滑コンデンサＣ３に蓄えられて
いるエネルギーが１次側に回生されることにより、出力
電圧Ｖｏが早く低下する。このため、軽負荷時の損失が
増加し、間欠動作のＤＣ／ＤＣコンバータの停止期間が
短くなってしまうという問題点があった。
【００２６】そこで、本発明の目的は、軽負荷時の損失
を防止するＤＣ／ＤＣコンバータを実現することにあ
る。
を防止するＤＣ／ＤＣコンバータを実現することにあ
る。
【００２７】
【課題を解決するための手段】本発明は、１次側回路か
ら２次側回路に電圧変換を行うトランスに設けられた第
１、第２のドライブ巻線により駆動する第１、第２のス
イッチを備えた整流回路により、二次側回路の整流を行
うフォワード型のＤＣ／ＤＣコンバータにおいて、出力
の軽負荷を検出し、軽負荷時に前記第１、第２のスイッ
チをオフする軽負荷検出部を設けたことを特徴とするも
のである。
ら２次側回路に電圧変換を行うトランスに設けられた第
１、第２のドライブ巻線により駆動する第１、第２のス
イッチを備えた整流回路により、二次側回路の整流を行
うフォワード型のＤＣ／ＤＣコンバータにおいて、出力
の軽負荷を検出し、軽負荷時に前記第１、第２のスイッ
チをオフする軽負荷検出部を設けたことを特徴とするも
のである。
【００２８】
【発明の実施の形態】以下図面を用いて本発明の実施の
形態を説明する。図１は本発明の一実施例を示した構成
図である。ここで、図６と同一のものは同一符号を付し
説明を省略する。
形態を説明する。図１は本発明の一実施例を示した構成
図である。ここで、図６と同一のものは同一符号を付し
説明を省略する。
【００２９】図１において、Ｄ１〜Ｄ４はダイオード、
ＳＷ１，ＳＷ２は第３、第４のスイッチ、Ｒｓは電流検
出抵抗、１は軽負荷検出回路である。
ＳＷ１，ＳＷ２は第３、第４のスイッチ、Ｒｓは電流検
出抵抗、１は軽負荷検出回路である。
【００３０】ダイオードＤ１は、アノードをＭＯＳＦＥ
ＴＱ３のゲートに接続し、カソードを巻線Ｎｆｗの他端
に接続する。ダイオードＤ２は、アノードをＭＯＳＦＥ
ＴＱ４のゲートに接続し、カソードを巻線Ｎｆｌの他端
に接続する。ダイオードＤ３，Ｄ４は、それぞれアノー
ドをＭＯＳＦＥＴＱ３，Ｑ４のソースに接続し、カソー
ドをＭＯＳＦＥＴＱ３，Ｑ４のドレインに接続する。ス
イッチＳＷ１，ＳＷ２は、それぞれダイオードＤ１，Ｄ
２に並列に設けられる。
ＴＱ３のゲートに接続し、カソードを巻線Ｎｆｗの他端
に接続する。ダイオードＤ２は、アノードをＭＯＳＦＥ
ＴＱ４のゲートに接続し、カソードを巻線Ｎｆｌの他端
に接続する。ダイオードＤ３，Ｄ４は、それぞれアノー
ドをＭＯＳＦＥＴＱ３，Ｑ４のソースに接続し、カソー
ドをＭＯＳＦＥＴＱ３，Ｑ４のドレインに接続する。ス
イッチＳＷ１，ＳＷ２は、それぞれダイオードＤ１，Ｄ
２に並列に設けられる。
【００３１】電流検出抵抗Ｒｓは、コンデンサＣ３の他
端と負荷回路ＲＬの他端との間に設けられる。軽負荷検
出回路１は、比較器Ｕにより構成される。比較器Ｕは、
プラス端子を負荷回路ＲＬの他端に接続し、マイナス端
子を、基準電圧を介して、コンデンサＣ１の他端に接続
し、出力がハイレベルのとき、スイッチＳＷ１，ＳＷ２
をオンし、ロウレベルのとき、オフする。
端と負荷回路ＲＬの他端との間に設けられる。軽負荷検
出回路１は、比較器Ｕにより構成される。比較器Ｕは、
プラス端子を負荷回路ＲＬの他端に接続し、マイナス端
子を、基準電圧を介して、コンデンサＣ１の他端に接続
し、出力がハイレベルのとき、スイッチＳＷ１，ＳＷ２
をオンし、ロウレベルのとき、オフする。
【００３２】このような装置の動作を以下で説明する。
図２は図１に示す装置の動作を説明するタイミングチャ
ートである。なお、（ａ）〜（ｐ）は図７，８と同一で
ある。
図２は図１に示す装置の動作を説明するタイミングチャ
ートである。なお、（ａ）〜（ｐ）は図７，８と同一で
ある。
【００３３】時刻ｔ１のとき、負荷が軽くなり、出力電
流が減少して、検出抵抗Ｒｓの両端の電圧も減少する。
この結果、軽負荷検出回路１（比較器Ｕ）が基準電圧よ
り低くなるので、ロウレベルを出力する。これにより、
スイッチＳＷ１，ＳＷ２がオフとなり、巻線Ｎｆｗ、Ｎ
ｆｌをＭＯＳＦＥＴＱ３，Ｑ４から切り離す。
流が減少して、検出抵抗Ｒｓの両端の電圧も減少する。
この結果、軽負荷検出回路１（比較器Ｕ）が基準電圧よ
り低くなるので、ロウレベルを出力する。これにより、
スイッチＳＷ１，ＳＷ２がオフとなり、巻線Ｎｆｗ、Ｎ
ｆｌをＭＯＳＦＥＴＱ３，Ｑ４から切り離す。
【００３４】このとき、巻線Ｎｆｗ、Ｎｆｌの切り離し
は、ＭＯＳＦＥＴＱ１，Ｑ２の制御タイミング、つま
り、軽負荷状態への移行と無関係に行われるため、ＭＯ
ＳＦＥＴＱ３，Ｑ４をオンにする電圧が巻線Ｎｆｗ、Ｎ
ｆｌに発生していると、スイッチＳＷ１，ＳＷ２のオフ
により、ＭＯＳＦＥＴＱ３，Ｑ４のゲートに蓄積された
電荷が放電できず、ＭＯＳＦＥＴＱ３，Ｑ４がオン状態
を維持し、２次側回路を短絡してしまう。そこで、ダイ
オードＤ１，Ｄ２により、ＭＯＳＦＥＴＱ３，Ｑ４のゲ
ートの電荷を放電させ、オフとする。
は、ＭＯＳＦＥＴＱ１，Ｑ２の制御タイミング、つま
り、軽負荷状態への移行と無関係に行われるため、ＭＯ
ＳＦＥＴＱ３，Ｑ４をオンにする電圧が巻線Ｎｆｗ、Ｎ
ｆｌに発生していると、スイッチＳＷ１，ＳＷ２のオフ
により、ＭＯＳＦＥＴＱ３，Ｑ４のゲートに蓄積された
電荷が放電できず、ＭＯＳＦＥＴＱ３，Ｑ４がオン状態
を維持し、２次側回路を短絡してしまう。そこで、ダイ
オードＤ１，Ｄ２により、ＭＯＳＦＥＴＱ３，Ｑ４のゲ
ートの電荷を放電させ、オフとする。
【００３５】また、同期整流は、ＭＯＳＦＥＴＱ３，Ｑ
４のボディーダイオード及びダイオードＤ３，Ｄ４によ
り、継続される。
４のボディーダイオード及びダイオードＤ３，Ｄ４によ
り、継続される。
【００３６】時刻ｔ２のとき、エラーアンプＡがロウレ
ベルを出力し、この出力により、制御部ＣＴＬは軽負荷
状態と判断し、ＭＯＳＦＥＴＱ１，Ｑ２をオフする。し
かし、ＭＯＳＦＥＴＱ３，Ｑ４は、スイッチＳＷ１，Ｓ
Ｗ２によりすでにオフとなっているので、共振は継続し
ない。
ベルを出力し、この出力により、制御部ＣＴＬは軽負荷
状態と判断し、ＭＯＳＦＥＴＱ１，Ｑ２をオフする。し
かし、ＭＯＳＦＥＴＱ３，Ｑ４は、スイッチＳＷ１，Ｓ
Ｗ２によりすでにオフとなっているので、共振は継続し
ない。
【００３７】このように、軽負荷検出回路１が軽負荷を
検出し、整流回路を構成するスイッチＳＷ１，ＳＷ２を
オフして、ＭＯＳＦＥＴＱ３，Ｑ４の動作を停止させる
ので、ＤＣ／ＤＣコンバータ停止時の１次側回路の共振
によるＭＯＳＦＥＴＱ３，Ｑ４の誤動作を防止し、２次
側回路から共振に必要なエネルギーを１次側回路に供給
することを防止できる。つまり、軽負荷時の損失を防止
することができる。
検出し、整流回路を構成するスイッチＳＷ１，ＳＷ２を
オフして、ＭＯＳＦＥＴＱ３，Ｑ４の動作を停止させる
ので、ＤＣ／ＤＣコンバータ停止時の１次側回路の共振
によるＭＯＳＦＥＴＱ３，Ｑ４の誤動作を防止し、２次
側回路から共振に必要なエネルギーを１次側回路に供給
することを防止できる。つまり、軽負荷時の損失を防止
することができる。
【００３８】なお、ダイオードＤ３，Ｄ４を設けた例を
示したが、ＭＯＳＦＥＴＱ３，Ｑ４のボディーダイオー
ドにより、整流が行われるため、ダイオードＤ３，Ｄ４
はない構成でもよい。ＭＯＳＦＥＴＱ３，Ｑ４のボディ
ーダイオードでの損失が通常の整流ダイオードより劣る
としても、軽負荷時なので特に問題とならない。
示したが、ＭＯＳＦＥＴＱ３，Ｑ４のボディーダイオー
ドにより、整流が行われるため、ダイオードＤ３，Ｄ４
はない構成でもよい。ＭＯＳＦＥＴＱ３，Ｑ４のボディ
ーダイオードでの損失が通常の整流ダイオードより劣る
としても、軽負荷時なので特に問題とならない。
【００３９】次に、第２の実施例を図３に示し説明す
る。ここで、図１と同一のものは同一符号を付して説明
を省略する。
る。ここで、図１と同一のものは同一符号を付して説明
を省略する。
【００４０】図３において、Ｎｆｗ’はドライブ巻線、
Ｑ５はｎ型のＭＯＳＦＥＴ、Ｑ６，Ｑ７はＰＮＰトラン
ジスタ、Ｑ８はＮＰＮトランジスタ、Ｒ１〜Ｒ５は抵
抗、Ｄ５〜Ｄ７はダイオード、Ｕ１は比較器である。巻
線Ｎｐ，Ｎｓ，Ｎｆｗ’，Ｎｆｌ，ＮｉはトランスＴ２
を構成し、ＭＯＳＦＥＴＱ４，Ｑ５は整流回路を構成す
る。そして、トランジスタＱ６，Ｑ７、抵抗Ｒ１〜Ｒ
４、ダイオードＤ２，Ｄ５〜Ｄ７は同期整流停止回路２
を構成し、トランジスタＱ８、抵抗Ｒ５、比較器Ｕ１は
軽負荷検出回路３を構成する。
Ｑ５はｎ型のＭＯＳＦＥＴ、Ｑ６，Ｑ７はＰＮＰトラン
ジスタ、Ｑ８はＮＰＮトランジスタ、Ｒ１〜Ｒ５は抵
抗、Ｄ５〜Ｄ７はダイオード、Ｕ１は比較器である。巻
線Ｎｐ，Ｎｓ，Ｎｆｗ’，Ｎｆｌ，ＮｉはトランスＴ２
を構成し、ＭＯＳＦＥＴＱ４，Ｑ５は整流回路を構成す
る。そして、トランジスタＱ６，Ｑ７、抵抗Ｒ１〜Ｒ
４、ダイオードＤ２，Ｄ５〜Ｄ７は同期整流停止回路２
を構成し、トランジスタＱ８、抵抗Ｒ５、比較器Ｕ１は
軽負荷検出回路３を構成する。
【００４１】ＭＯＳＦＥＴＱ５は、ＭＯＳＦＥＴＱ３の
代わりに設けられ、ドレインを巻線Ｎｓの他端に接続
し、ソースをＭＯＳＦＥＴＱ４のソースに接続する。巻
線Ｎｆｗ’は、巻線Ｎｆｗの代わりに設けられ、一端を
巻線Ｎｓの他端に接続し、他端をトランジスタＱ６のエ
ミッタに接続する。
代わりに設けられ、ドレインを巻線Ｎｓの他端に接続
し、ソースをＭＯＳＦＥＴＱ４のソースに接続する。巻
線Ｎｆｗ’は、巻線Ｎｆｗの代わりに設けられ、一端を
巻線Ｎｓの他端に接続し、他端をトランジスタＱ６のエ
ミッタに接続する。
【００４２】トランジスタＱ６は、コレクタをＭＯＳＦ
ＥＴＱ５のゲートに接続する。抵抗Ｒ１はトランジスタ
Ｑ６のエミッタとベース間に設けられる。ダイオードＤ
５は、アノードをトランジスタＱ６のコレクタに接続
し、カソードをトランジスタＱ６のエミッタに接続す
る。
ＥＴＱ５のゲートに接続する。抵抗Ｒ１はトランジスタ
Ｑ６のエミッタとベース間に設けられる。ダイオードＤ
５は、アノードをトランジスタＱ６のコレクタに接続
し、カソードをトランジスタＱ６のエミッタに接続す
る。
【００４３】トランジスタＱ７は、スイッチＳＷ２の代
わりに設けられ、コレクタをダイオードＤ２のアノード
に接続し、エミッタをダイオードＤ２のカソードに接続
する。抵抗Ｒ２はトランジスタＱ７のエミッタとベース
間に設けられる。
わりに設けられ、コレクタをダイオードＤ２のアノード
に接続し、エミッタをダイオードＤ２のカソードに接続
する。抵抗Ｒ２はトランジスタＱ７のエミッタとベース
間に設けられる。
【００４４】抵抗Ｒ３，Ｒ４は、それぞれ、一端をトラ
ンジスタＱ６，Ｑ７のベースに接続する。ダイオードＤ
６，Ｄ７は、それぞれ、アノードを抵抗Ｒ３，Ｒ４の他
端に接続する。
ンジスタＱ６，Ｑ７のベースに接続する。ダイオードＤ
６，Ｄ７は、それぞれ、アノードを抵抗Ｒ３，Ｒ４の他
端に接続する。
【００４５】トランジスタＱ８は、コレクタをダイオー
ドＤ６，Ｄ７のカソードに接続し、エミッタをコンデン
サＣ３の他端に接続する。抵抗Ｒ５は一端をトランジス
タＱ８のベースに接続する。比較器Ｕ１は出力を抵抗Ｒ
５の他端に接続し、プラス端子を負荷回路ＲＬの他端に
接続し、マイナス端子を、基準電圧を介して、コンデン
サＣ３の他端に接続する。
ドＤ６，Ｄ７のカソードに接続し、エミッタをコンデン
サＣ３の他端に接続する。抵抗Ｒ５は一端をトランジス
タＱ８のベースに接続する。比較器Ｕ１は出力を抵抗Ｒ
５の他端に接続し、プラス端子を負荷回路ＲＬの他端に
接続し、マイナス端子を、基準電圧を介して、コンデン
サＣ３の他端に接続する。
【００４６】このような装置は、ＭＯＳＦＥＴＱ３の代
わりに、ＭＯＳＦＥＴＱ５を設け、これに伴い、巻線Ｎ
ｆｗの代わりに巻線Ｎｆｗ’が設けられている。そし
て、第３、第４のスイッチＳＷ１，ＳＷ２の具体的構成
として、トランジスタＱ６，Ｑ７による例を示し、軽負
荷検出部の具体的構成として、軽負荷検出回路３を示し
たものである。従って、図１に示す装置と動作は同一で
あるので、説明を省略する。
わりに、ＭＯＳＦＥＴＱ５を設け、これに伴い、巻線Ｎ
ｆｗの代わりに巻線Ｎｆｗ’が設けられている。そし
て、第３、第４のスイッチＳＷ１，ＳＷ２の具体的構成
として、トランジスタＱ６，Ｑ７による例を示し、軽負
荷検出部の具体的構成として、軽負荷検出回路３を示し
たものである。従って、図１に示す装置と動作は同一で
あるので、説明を省略する。
【００４７】そして、第３の実施例を図４に示し以下に
説明する。ここで、図３と同一のものは同一符号を付し
説明を省略する。
説明する。ここで、図３と同一のものは同一符号を付し
説明を省略する。
【００４８】図４において、Ｑ９，Ｑ１０はｐ型のＭＯ
ＳＦＥＴ、Ｕ２は比較器である。トランジスタＱ９，Ｑ
１０、抵抗Ｒ１〜Ｒ４、ダイオードＤ６，Ｄ７は同期整
流停止回路４を構成し、トランジスタＱ８、抵抗Ｒ５、
比較器Ｕ２は軽負荷検出回路５を構成する。
ＳＦＥＴ、Ｕ２は比較器である。トランジスタＱ９，Ｑ
１０、抵抗Ｒ１〜Ｒ４、ダイオードＤ６，Ｄ７は同期整
流停止回路４を構成し、トランジスタＱ８、抵抗Ｒ５、
比較器Ｕ２は軽負荷検出回路５を構成する。
【００４９】ＭＯＳＦＥＴＱ９は、トランジスタＱ６、
ダイオードＤ５の代わりに設けられ、ソースを巻線Ｎｆ
ｗ’の他端に接続し、ドレインをＭＯＳＦＥＴＱ５のゲ
ートに接続し、ゲートを抵抗Ｒ３の一端に接続する。
ダイオードＤ５の代わりに設けられ、ソースを巻線Ｎｆ
ｗ’の他端に接続し、ドレインをＭＯＳＦＥＴＱ５のゲ
ートに接続し、ゲートを抵抗Ｒ３の一端に接続する。
【００５０】ＭＯＳＦＥＴＱ１０は、トランジスタＱ
７、ダイオードＤ２の代わりに設けられ、ソースを巻線
Ｎｆｌの他端に接続し、ドレインをＭＯＳＦＥＴＱ４の
ゲートに接続し、ゲートを抵抗Ｒ４の他端に接続する。
７、ダイオードＤ２の代わりに設けられ、ソースを巻線
Ｎｆｌの他端に接続し、ドレインをＭＯＳＦＥＴＱ４の
ゲートに接続し、ゲートを抵抗Ｒ４の他端に接続する。
【００５１】比較器Ｕ２は、抵抗Ｒｓ、比較器Ｕ１の代
わりに設けられ、出力を抵抗Ｒ５の他端に接続し、プラ
ス端子をエラーアンプＡの出力端に接続し、マイナス端
子を、基準電圧を介して、負荷回路ＲＬの他端に接続す
る。
わりに設けられ、出力を抵抗Ｒ５の他端に接続し、プラ
ス端子をエラーアンプＡの出力端に接続し、マイナス端
子を、基準電圧を介して、負荷回路ＲＬの他端に接続す
る。
【００５２】このような装置は、第３、第４のスイッチ
の具体的構成として、ＭＯＳＦＥＴＱ９，Ｑ１０による
例を示し、ＭＯＳＦＥＴＱ３，Ｑ４のボディーダイオー
ドが、ダイオードＤ２，Ｄ５の代わりをするので、不要
となる。また、エラーアンプＡの出力電圧が出力電力に
比例するため、軽負荷検出回路５の検出点をエラーアン
プＡの出力電圧としている。従って、本実施例と図１に
示す装置と動作は同一であるので、説明を省略する。
の具体的構成として、ＭＯＳＦＥＴＱ９，Ｑ１０による
例を示し、ＭＯＳＦＥＴＱ３，Ｑ４のボディーダイオー
ドが、ダイオードＤ２，Ｄ５の代わりをするので、不要
となる。また、エラーアンプＡの出力電圧が出力電力に
比例するため、軽負荷検出回路５の検出点をエラーアン
プＡの出力電圧としている。従って、本実施例と図１に
示す装置と動作は同一であるので、説明を省略する。
【００５３】また、第４の実施例を図５に示し説明す
る。ここで、図３，４と同一のものは同一符号を付し説
明を省略する。
る。ここで、図３，４と同一のものは同一符号を付し説
明を省略する。
【００５４】図５において、トランジスタＱ６、ＭＯＳ
ＦＥＴＱ１０、抵抗Ｒ１〜Ｒ４、ダイオードＤ５〜Ｄ７
は同期整流停止回路６を構成し、巻線Ｎｐ，Ｎｓ，Ｎｆ
ｗ’，ＮｆｌはトランスＴ３を構成する。すなわち、同
期整流停止回路６は、第３のスイッチをトランジスタＱ
５で構成し、第４のスイッチをＭＯＳＦＥＴＱ１０で構
成したものである。トランスＴ３は、トランスＴ２に巻
線Ｎｉをなくしたものである。動作については、巻線Ｎ
ｉによるリプル電流をゼロにすることがなくなるだけ
で、通常動作は通常のＤＣ／ＤＣコンバータと同一であ
り、軽負荷時の動作は、図１に示す装置と同一なので説
明を省略する。
ＦＥＴＱ１０、抵抗Ｒ１〜Ｒ４、ダイオードＤ５〜Ｄ７
は同期整流停止回路６を構成し、巻線Ｎｐ，Ｎｓ，Ｎｆ
ｗ’，ＮｆｌはトランスＴ３を構成する。すなわち、同
期整流停止回路６は、第３のスイッチをトランジスタＱ
５で構成し、第４のスイッチをＭＯＳＦＥＴＱ１０で構
成したものである。トランスＴ３は、トランスＴ２に巻
線Ｎｉをなくしたものである。動作については、巻線Ｎ
ｉによるリプル電流をゼロにすることがなくなるだけ
で、通常動作は通常のＤＣ／ＤＣコンバータと同一であ
り、軽負荷時の動作は、図１に示す装置と同一なので説
明を省略する。
【００５５】なお、本発明はこれに限定されるものでは
なく、スイッチをＭＯＳＦＥＴＱ１〜Ｑ５により構成し
た例を示したが、トランジスタやリレー等で構成しても
よい。但し、図１に示すように、ＭＯＳＦＥＴのボディ
ーダイオードを利用できないので、ボディーダイオード
と同一方向に、ダイオードを設けなければならないこと
は言うまでもない。
なく、スイッチをＭＯＳＦＥＴＱ１〜Ｑ５により構成し
た例を示したが、トランジスタやリレー等で構成しても
よい。但し、図１に示すように、ＭＯＳＦＥＴのボディ
ーダイオードを利用できないので、ボディーダイオード
と同一方向に、ダイオードを設けなければならないこと
は言うまでもない。
【００５６】また、図５に示すように、巻線Ｎｉをなく
す構成を示したが、巻線Ｎｉを残し、コイルＬ１をなく
す構成でもよい。
す構成を示したが、巻線Ｎｉを残し、コイルＬ１をなく
す構成でもよい。
【００５７】そして、インダクタンス素子（巻線Ｎｉ、
コイルＬ１）をＭＯＳＦＥＴＱ４のソースとコンデンサ
Ｃ３の他端との間に設ける構成にしてもよい。
コイルＬ１）をＭＯＳＦＥＴＱ４のソースとコンデンサ
Ｃ３の他端との間に設ける構成にしてもよい。
【００５８】
【発明の効果】本発明によれば、軽負荷検出部が軽負荷
を検出し、整流回路を構成する第１、第２のスイッチの
動作を停止させるので、ＤＣ／ＤＣコンバータ停止時の
１次側回路の共振による第１、第２のスイッチの誤動作
を防止し、２次側回路から共振に必要なエネルギーを１
次側回路に供給することを防止できる。つまり、軽負荷
時の損失を防止することができる。
を検出し、整流回路を構成する第１、第２のスイッチの
動作を停止させるので、ＤＣ／ＤＣコンバータ停止時の
１次側回路の共振による第１、第２のスイッチの誤動作
を防止し、２次側回路から共振に必要なエネルギーを１
次側回路に供給することを防止できる。つまり、軽負荷
時の損失を防止することができる。
【図１】本発明の一実施例を示した構成図である。
【図２】図１に示す装置の動作を示したタイミングチャ
ートである。
ートである。
【図３】本発明の第２の実施例を示した構成図である。
【図４】本発明の第３の実施例を示した構成図である。
【図５】本発明の第４の実施例を示した構成図である。
【図６】従来のＤＣ／ＤＣコンバータの構成を示した図
である。
である。
【図７】図６に示す装置の動作を示したタイミングチャ
ートである。
ートである。
【図８】図７に示す装置の拡大図である。
【図９】図６に示す装置の動作を説明する図である。
【図１０】図６に示す装置の動作を説明する図である。
【図１１】図６に示す装置の動作を説明する図である。
【図１２】図６に示す装置の動作を説明する図である。
【図１３】図６に示す装置の動作を説明する図である。
【図１４】図６に示す装置の動作を説明する図である。
１，３，５ 軽負荷検出回路 ２，４ 同期整流停止回路 Ｃ１〜Ｃ３ コンデンサ ＣＴＬ 制御部 Ｄ１〜Ｄ５ ダイオード Ｌ１ コイル Ｎｐ，Ｎｓ，Ｎｆｗ，Ｎｆｗ’，Ｎｆｌ，Ｎｉ 巻線 Ｑ１〜Ｑ５，Ｑ９，Ｑ１０ ＭＯＳＦＥＴ Ｑ６，Ｑ７ トランジスタ Ｒｓ 抵抗 ＳＷ１，ＳＷ２ スイッチ Ｔ１〜Ｔ３ トランス
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０２Ｍ 7/21 Ｈ０２Ｍ 7/21 Ａ
Claims (8)
- 【請求項１】 １次側回路から２次側回路に電圧変換を
行うトランスに設けられた第１、第２のドライブ巻線に
より駆動する第１、第２のスイッチを備えた整流回路に
より、二次側回路の整流を行うフォワード型のＤＣ／Ｄ
Ｃコンバータにおいて、 出力の軽負荷を検出し、軽負荷時に前記第１、第２のス
イッチをオフする軽負荷検出部を設けたことを特徴とす
るＤＣ／ＤＣコンバータ。 - 【請求項２】 １次側巻線と２次側巻線と第１のドライ
ブ巻線と第２のドライブ巻線とを備えたトランスと、 電源からの電力を前記１次側巻線に断続的に通電させる
メインスイッチと、 前記１次側巻線に並列に接続され、コンデンサとサブス
イッチの直列回路と、 前記メインスイッチと前記サブスイッチとを交互にオン
オフさせる制御信号を出力する制御部と、 前記第１のドライブ巻線により駆動する第１のスイッチ
と前記第２のドライブ巻線により駆動する第２のスイッ
チとを備え、前記２次側巻線の発生する電流を整流する
整流回路と、 この整流回路の出力を入力する出力コンデンサと、 前記２次側巻線と前記出力コンデンサとの間に設けられ
るインダクタンス素子とを有するフォワード型のＤＣ／
ＤＣコンバータにおいて、 出力の軽負荷を検出し、軽負荷時に前記第１、第２のス
イッチをオフする軽負荷検出部を設けたことを特徴とす
るＤＣ／ＤＣコンバータ。 - 【請求項３】 インダクタンス素子は、コイル、また
は、トランスに設けられた第３の巻線の少なくとも一つ
を具備することを特徴とする請求項２記載のＤＣ／ＤＣ
コンバータ。 - 【請求項４】 軽負荷検出部は、軽負荷時に、第１、第
２のスイッチをダイオード整流に切り換えることを特徴
とする請求項１〜３記載のＤＣ／ＤＣコンバータ。 - 【請求項５】 第１のドライブ巻線と第１のスイッチと
の間に設けられる第３のスイッチと、 第２のドライブ巻線と第２のスイッチとの間に設けられ
る第４のスイッチとを具備し、軽負荷検出部は、軽負荷
時に前記第３、第４のスイッチをオフすることを特徴と
する請求項１〜４記載のＤＣ／ＤＣコンバータ。 - 【請求項６】 第３、第４のスイッチにダイオードを並
列に設けたことを特徴とする請求項５記載のＤＣ／ＤＣ
コンバータ。 - 【請求項７】 第１、第２のスイッチは、ＭＯＳＦＥＴ
であることを特徴とする請求項１〜６記載のＤＣ／ＤＣ
コンバータ。 - 【請求項８】 第１、第２のスイッチにダイオードを並
列に設けたことを特徴とする請求項１〜７載のＤＣ／Ｄ
Ｃコンバータ。
Priority Applications (3)
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|---|---|---|---|
| JP2000332313A JP3781174B2 (ja) | 2000-10-31 | 2000-10-31 | Ｄｃ／ｄｃコンバータ |
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| CN01137782A CN1351409A (zh) | 2000-10-31 | 2001-10-31 | Dc/dc逆变器和dc/dc逆变器的控制方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000332313A JP3781174B2 (ja) | 2000-10-31 | 2000-10-31 | Ｄｃ／ｄｃコンバータ |
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|---|---|
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| JP3781174B2 JP3781174B2 (ja) | 2006-05-31 |
Family
ID=18808537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000332313A Expired - Fee Related JP3781174B2 (ja) | 2000-10-31 | 2000-10-31 | Ｄｃ／ｄｃコンバータ |
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| Country | Link |
|---|---|
| JP (1) | JP3781174B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007166887A (ja) * | 2005-11-18 | 2007-06-28 | Denso Corp | Ｄｃ／ｄｃコンバータの制御方法 |
| CN1324796C (zh) * | 2002-08-12 | 2007-07-04 | 栢怡国际股份有限公司 | 开关式电源变换器的控制方法 |
| JP2014143909A (ja) * | 2013-01-22 | 2014-08-07 | Power Integrations Inc | 同期フライバック変換器における使用のための二次コントローラ、電力変換器、および同期フライバック変換器を制御する方法 |
| CN113162419A (zh) * | 2021-03-24 | 2021-07-23 | 西安微电子技术研究所 | 一种基于峰值电流控制的轻载环流抑制电路 |
-
2000
- 2000-10-31 JP JP2000332313A patent/JP3781174B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1324796C (zh) * | 2002-08-12 | 2007-07-04 | 栢怡国际股份有限公司 | 开关式电源变换器的控制方法 |
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| JP4553881B2 (ja) * | 2005-11-18 | 2010-09-29 | 株式会社デンソー | Ｄｃ／ｄｃコンバータの制御方法 |
| JP2014143909A (ja) * | 2013-01-22 | 2014-08-07 | Power Integrations Inc | 同期フライバック変換器における使用のための二次コントローラ、電力変換器、および同期フライバック変換器を制御する方法 |
| JP2018126058A (ja) * | 2013-01-22 | 2018-08-09 | パワー・インテグレーションズ・インコーポレーテッド | 同期フライバック変換器における使用のための二次コントローラ、電力変換器、および同期フライバック変換器を制御する方法 |
| JP2020103037A (ja) * | 2013-01-22 | 2020-07-02 | パワー・インテグレーションズ・インコーポレーテッド | 同期フライバック変換器における使用のための二次コントローラ、電力変換器、および同期フライバック変換器を制御する方法 |
| US11088621B2 (en) | 2013-01-22 | 2021-08-10 | Power Integrations, Inc. | Secondary controller for use in synchronous flyback converter |
| US11824453B2 (en) | 2013-01-22 | 2023-11-21 | Power Integrations, Inc. | Secondary controller for use in synchronous flyback converter |
| CN113162419A (zh) * | 2021-03-24 | 2021-07-23 | 西安微电子技术研究所 | 一种基于峰值电流控制的轻载环流抑制电路 |
| CN113162419B (zh) * | 2021-03-24 | 2023-11-14 | 西安微电子技术研究所 | 一种基于峰值电流控制的轻载环流抑制电路 |
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